JP2014120930A

JP2014120930A - あいまい記録１連のビット列記録回路およびそれを用いたリング網

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Publication number: JP2014120930A
Application number: JP2012274704A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野
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Priority date: 2012-12-17
Filing date: 2012-12-17
Publication date: 2014-06-30

Abstract

【課題】アドレス空間の広いメモリを使用可能とする１連のビット列記録回路およびそれを用いたリング網を提供する。
【解決手段】あいまい記録１連のビット列記録回路は、メモリについて、第１、第２、第３の３つのメモリを持ち、あいまい記録１連のビット列記録回路に１連のビット列を記録する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、第１のメモリの第１の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、第２のメモリの第２の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、第３のメモリの第３の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込む。
【選択図】図１

Description

本発明は、ＭＡＣソースアドレス、ＭＡＣデスティネーションアドレスのような１連のビット列を記録するあいまい記録１連のビット列記録回路およびそれを用いたリング網に関する。

１連のビット列記憶回路の従来技術としては、特開２０００−１５１６１７「テーブル作成検索装置」がある。この従来例を図８により説明する。この従来例は、ＭＡＣアドレスの記憶回路に関するもので、行列アドレス８００とＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１とインデックスエリアＩＡ８０２を持つＲＡＭ等で構成される第１のテーブルと行列アドレス８２０とＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１とインデックスエリアＩＡ８２２を持つＲＡＭ等で構成される第２のテーブルからなる。第１、第２テーブルのＭＡＣアドレスは１６進表示で示している。

まず、到着パケットのソースＭＡＣアドレスの記憶方法を説明する。

到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に４８ビットのＭＡＣアドレスが既に記憶されていなければ、そこに記憶し、記憶されている場合で、そのインデックスエリアＩＡに記憶アドレスが無い場合は、第２のテーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のアドレスに既にＭＡＣアドレスが記憶されていない書き込みアドレスを探し、そこにＭＡＣアドレスを記憶し（例えば８２６）、その記憶したアドレス（例えば２）を第１テーブルのインデックスエリアＩＡ８０２に記憶する（例えば８０８）。次に到着したＭＡＣアドレスの下位１６ビットの示す第１テーブルのアドレス（例えば８０３）のインデックスエリアＩＡ８０２に既にアドレスが記憶されている場合には、第２テーブルのそのアドレス（例えば２）の示すインデックスエリアＩＡ１２２のエリア８３０に記憶アドレスが無い場合には、第２テーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１の記憶されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記憶し、そのアドレス（例えば３）を前記インデックスエリアＩＡ８２２の８３０に記憶する。一方、インデックエリアＩＡ８２２の８３０に既にアドレスが記憶されている場合には、そのアドレス（例えば３）の示すインデックスエリアＩＡ８２２の８３１に記憶アドレスが無い場合には、ＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のデータが記憶されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記憶し、そのアドレス（例えば４）を前記インデックスエリア８３１に記憶する。

次に、到着パケットのデスティネーションＭＡＣアドレスがテーブルにあるか確認する方法を説明する。

到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスと一致しない場合には、そのインデックスエリアＩＡ８０８に記憶されている第２テーブルのアドレス（例えば２）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３０に記憶されている第２テーブルのアドレス（例えば３）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３１に記憶に記憶されている第２テーブルのアドレス（例えば４）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致する場合には、到着したパケットのデスティネーションＭＡＣアドレスが記憶されていると判断する。

また、１連のビット列記憶回路の別の従来技術としては、特開２００２−３３４１１４「テーブル管理方法及び装置」がある。この従来例を図９により説明する。図８において、９００は受信ＭＡＣアドレス、９０１はＣＲＣ等のハッシュ関数、９０２はハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）、エントリテーブル９０３は、受信ＭＡＣアドレスをそのハッシュ値アドレスに収容するテーブルであり、この例では、Ｂ１，Ｂ２，Ｂ３，Ｂ４の４つのテーブルがあり、各エントリ９０３は、ＭＡＣアドレス８ビット、ポート番号等が格納さる。９０４は、アドレスビット９０２により読み出された登録ＭＡＣアドレス８ビット、９０５、９０６，９０７，９０８は、Ｂ１，Ｂ２，Ｂ３，Ｂ４の各エントリテーブルからアドレス９０２により読み出されたＭＡＣアドレス８ビットと受信ＭＡＣアドレス８ビット（９０９）の比較器であり、９１０は、各比較器出力のＯＲ回路であり、９１１はその出力の一致検出信号である。

以下に動作を説明する。受信ソースＭＡＣアドレス９００のハッシュ値のアドレスビット９０２で指定された４つのエントリテーブルのアドレス位置の格納エントリにあるＭＡＣアドレスの内に受信ＭＡＣアドレスと一致するものが無く、格納されていないエントリエリアがあれば、その位置に受信ソースＭＡＣアドレス８ビットとそのポート番号を書き込み、指定されたエントリテーブルのアドレス位置に格納されているどれかのＭＡＣアドレスが受信ＭＡＣアドレスと一致する場合には、そのままとし、一致するものが無く、エントリテーブルに空きが無い場合には、再ハッシュが発生し、格納エントリＭＡＣアドレスを受信ＭＡＣアドレスに変更する。さらに、そのパケットのデスティネーションＭＡＣアドレスのハッシュ値のアドレスビット９０２で指定されたエントリテーブルのアドレス位置にＭＡＣアドレスが格納されていなければ、そのパケットはｕｎｋｎｏｗｎパケットとして、フラッディングする。一方、格納されていれば、その４つのＭＡＣアドレスと受信デスティネーションＭＡＣアドレスを比較し、一致するものがある場合には、そのアドレス位置に共に格納されているポート番号にそのパケットを送出し、一致しなければ、ｕｎｋｎｏｗｎパケットとして、フラッディングする。

次に、従来のリング技術について述べる。従来のリング技術として、従来のＬ２ＳＷ等のＭＡＣスイッチを用いたＥＡＳＰ，ＭＲＰ，ＭＭＲＰ２等のリングが提案されているが、これらはすべて、ループができないように、リングフローを切るポイントがリング上に存在していた。

これに対して、リング上のパケット転送を、パケットに、リングへのパケットのＡＤＤノードのＭＡＣアドレスと、リングからＤＲＯＰするノードのＭＡＣアドレスを端末ＭＡＣヘッダに付けることにより、カプセル化するとともに、リング上を周回するパケットが送信元のＡＤＤリングノードに戻った場合には、そのパケットを廃棄する機能を持つことにより初めて、ＭＡＣリング転送を実現したＲＰＲが提案され、標準化されている。

そのリング網は、ＩＥＥＥ８０２．１７ＲＰＲ（ＲｅｓｉｌｉｅｎｔＰａｃｋｅｔＲｉｎｇ）である。この従来技術の実施例として、特許文献１特開２００９−７７２８５号公報（パケットリングネットワークシステム、およびフォワーディングデータベース管理方法）等がある。これらのＲＰＲは、従来問題になっていたループによる輻輳ストームを解決した。

リングに適用する従来のＭＡＣ形動作をするノード装置として図１０に示す従来のＭＡＣＳＷがある。図１０において、符号３０５，３０６はノード装置、符号３００、３０１はそこで使われる各ポートに入力するパケットのソースアドレスとその入力ポートとを記録したＭＡＣアドレステーブル、符号３０２は右回りリング伝送路、符号３０３は左回りリング伝送路、符号３０４は入力パケットのヘッダ読み取り回路、符号３０７，３０８は、ＡＤＤ伝送路のポート、３０９，３１０はリング伝送路のポートである。

各ヘッダ読み取り回路およびリング伝送路へのパケット合流点に必要なバッファは図では省略されている。各ポートに入力するパケットのデスティネーションアドレスがＭＡＣアドレステーブル３００，３０１にあれば、そのアドレスとともに書かれているポートに出力し、なければｕｎｋｎｏｗｎパケットとして、コピーしてすべてのポートに出力する。図中、ＭＡＣＣＤ，ＭＡＣＢＡ，ＭＡＣＡＢ，ＭＡＣＤＣの表示のＭＡＣの後の英文字ＣＤ，ＢＡ等は、デスティネーションアドレスが、Ｃ，Ｂであり、ソースアドレスがＤ，Ａであることを示す。

右側のノードのポート２（３０８）に到着したパケットＭＡＣＢＡは、ＭＡＣアドレステーブル３０１のデスティネーションアドレスＭＡＣＢの出力先ポートであるポート４（３１０）に繋がる左回りリング伝送路３０３に（１）ＭＡＣＢＡとして、送出され、左側のノードのＭＡＣアドレステーブル３００にあるデスティネーションアドレスＭＡＣＢの出力先ポートであるポート２（３０８）に（２）ＭＡＣＢＡとしてドロップされる。

一方、その対向フローである左側のノードのポート２（３０８）に到着したパケットＭＡＣＡＢは、ＭＡＣアドレステーブル（３００）のデスティネーションアドレスＭＡＣＡの出力先ポートであるポート３（３０９）に繋がる右回りリング伝送路３０２に（３）ＭＡＣＡＢとして、送出され、右側のノードのＭＡＣアドレステーブル３０１にあるデスティネーションアドレスＭＡＣＡの出力先ポートであるポート２（３０８）に（４）ＭＡＣＡＢとしてドロップされる。（５）、（６）ＭＡＣＣＤ，および（７）、（８）ＭＡＣＤＣの動作も同様である。

次に、従来技術のＲＰＲのリング動作を図８に示す。図１１は０系リング伝送路３２１と１系リング伝送路３２０上にノードＡ（３２２），Ｂ（３２３），Ｃ（３２４），Ｄ（３２５）の４つのリングノードを持ち、各リングノードは、そのリングノード識別番号として、それぞれ、ＭＡＣソースアドレスであるＭＡＣＡ，ＭＡＣＢ，ＭＡＣＣ，ＭＡＣＤを持ち、ノードＡには、端末Ｈ（３３０），ノードＢには端末Ｆ（３３１），ノードＣには、端末Ｇ（３３２）が接続されている。端末Ｈ（３３０）のＭＡＣソースアドレスはＭＡＣＨであり、ＩＰソースアドレスはＩＰＨであり，端末ＦのＭＡＣソースアドレスはＭＡＣＦであり、ＩＰソースアドレスはＩＰＦであり，端末ＧのＭＡＣソースアドレスはＭＡＣＣであり、ＩＰソースアドレスはＩＰＣである。

このリング上でのパケット伝送は、端末から到着したパケットに、リング上でそのパケットを転送するために必要なノードＭＡＣソースアドレスとノードＭＡＣデスティネーションアドレスを持つＭＡＣヘッダを付け加えて、行われる。そのための端末ＭＡＣヘッダにノード間転送用のノードＭＡＣヘッダを付けるために必要なヘッダ変換テーブルを各ノードのリングに上がる入り口で持っている。

その変換テーブルは、各端末からノードに最初に到着した時に学習して持つ必要がある。これは端末から到着するＡＲＰパケットにより行われるもので、この従来例の図はその動作を示したものである。以下にその動作を示す。

端末Ｈ（３３０）から、端末Ｆ（３３１）宛ての端末ＦへのＩＰデスティネーションアドレスであるＩＰＦを持ち、ＭＡＣデスティネーションアドレスがオール１であり、端末ＨのＭＡＣソースアドレスであるＭＡＣＨとＩＰソースアドレスであるＩＰＨを持つ、ＡＲＰパケット（１）ＡＲＰ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈが、リングノードＡ（３２２）に到着した場合、ノードＡ（２２）は、そのパケットの宛先が分からないため、そのＭＡＣパケットに、ブロードキャストパケット表示であるオール１のＭＡＣデスティネーションアドレスとノードＡのＭＡＣソースアドレスであるＭＡＣＡのＭＡＣヘッダを付けたパケット、（２）Ｂｒｏａｄｃａｓｔ，ＭＡＣ，ａｌｌ１，Ａ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈを、両系リングまたは片系リングに送出する。

そのパケットは、各ノードＢ（３２３），ノードＣ（３２４），ノードＤ（３２５）でコピーされてドロップされる。各ノードでドロップされたそのパケットは、そのノードの出口に、そのパケットの外側ＭＡＣソースアドレスであるＭＡＣＡと端末ＭＡＣソースアドレスであるＭＡＣＨのヘッダ変換表を作成してから、外側のＭＡＣヘッダが取り除かれて、（３）ＡＲＰ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈとして、下位ドロップ伝送路に送出される。そのパケットは、そのパケットの宛先ＩＰアドレスであるＩＰＦが端末のＩＰソースアドレスと一致する端末Ｆ（３３１）だけが、そのパケットを取り込み、ＡＲＰ応答パケット、（４）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，ＦをノードＢに送出する。

ノードＢ（３２３）はその端末パケットのＭＡＣデスティネーションアドレスから、宛先リングノードＭＡＣアドレスをヘッダ変換表から検索するともに、その端末Ｈ，端末Ｆ，ノードＡの関係を記したその端末間接続に関するヘッダ変換表を完成させ、その端末パケットに、リングノード間転送用のＭＡＣヘッダ、ＭＡＣ，Ａ，Ｂを付け、（５）ＭＡＣ，Ａ，Ｂ，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，Ｆ、として１系リング（３２０）に送出する。

その際、ノードＢ（３２３）は、宛先であるノードＡ（３２２）への最短経路を前もって知っているため、そのパケットを１系リングに送出する。その１系リングに上がったパケットは、そのパケットの宛先であるノードＡ（３２２）でドロップされ、そのドロップ点出口で、そのパケットから、端末Ｈ，端末Ｆ，ノードＢの関係を記したその端末間接続に関するヘッダ変換表を完成させてから、外側のＭＡＣヘッダが除去されて、端末Ｈに、（６）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＦＨ，Ｆとして、送出される。以後、端末Ｈと端末Ｆ間のこのリングを介してのパケット転送は、ノードＡとノードＢに作成した前記ヘッダ変換テーブルを用いて、行われる。

図１２は、従来技術であるＲＰＲにおける、各ノードのＭＡＣ変換テーブルが完成後の、その場合のユニキャストパケットの転送動作を示したものである。この図では、ノードＡ（３２２）に端末Ｅ（３３３）と端末Ｈ（３３０）が接続され、ノードＢ（３２３）に端末Ｆ（３３１）が接続され、ノードＣ（３２４）に端末Ｇ（３３２）が接続され、端末Ｈと端末Ｆ間、端末Ｅと端末Ｇ間でパケット転送が行われている様子を示している。

図１４では、各リング上に端末間でリングノードを介して転送されるパケットのＭＡＣヘッダが記されている。各端末は、ノードＡ，ノードＢ，ノードＣのヘッダ変換テーブルに示した、送信元端末ＭＡＣアドレス、送信先端末ＭＡＣアドレス、送信元ノードＭＡＣアドレス、送信先ノードＭＡＣアドレスの関係表を用いて、各ノードのリングに上がる際、ヘッダ変換を行って、パケット転送する。

次に、従来例のＭＡＣ動作するリングのノード装置を図１３に示す。図１２は、特願２０１２−２０６０１１（パケット転送法およびノード装置）に開示されているもので、パスまたは１フロー用のパケット伝送に用いられる例で、現用、予備のドロップアドレステーブルを持つ例である。図１０において、６０９は現用ドロップアドレステーブル、６１０は予備ドロップアドレステーブルであり、６００は、０系リング伝送路、６０１は１系リング伝送路、６０２はＡＤＤ伝送路、６０３はＤＲＯＰ伝送路、６０４はＭＡＣＢＡ（Ｂは宛先ＭＡＣアドレス、Ａは送信元ＭＡＣアドレス）、６０５はＭＡＣＡＢ，６０６は、０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０７は、１系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０８は、パケット振り分け回路（ＢＵＦ付）である。以下に、動作を示す。

ＡＤＤ伝送路６０２からノードに入力したパケットＭＡＣＢＡ６０４は、パケット振り分け回路６０８で、そのパケットのソースアドレスが読み取られ、そのアドレスが現用のドロップアドレステーブル６０９に無ければ、そのテーブルにそのソースアドレスを書き込み、ある場合は、そのまま、そのパケットのソースアドレスＡの最下位ビット（この例では０）の示す０系リング伝送路６００に送出される。一方、リング上からこのノードに到着するパケットは、ヘッダ読み取り回路６０６または６０７で、そのパケットのデスティネーションアドレスが読み取られ、そのアドレスが最初に現用側のドロップアドレステーブル６０９に有るか検索し、有れば、そのパケットをドロップし、無ければ、予備のドロップアドレステーブル６１０を検索し、有れば、ドロップし、無ければ、そのパケットはそのまま、その出力リング伝送路にスルーして、送出される。

この例では、１系リング伝送路６０１から、ＭＡＣＡＢ６０５がノードに到着する例で、そのデスティネーションアドレスＡが現用ドロップアドレステーブル６０９にあるので、そのパケットは、ＤＲＯＰ伝送路６０３に送出される。このような動作で、予備のドロップアドレステーブル６１０が一定時間以上、検索において、ヒットすることが無い場合には、予備ドロップアドレステーブル６１０内のソースアドレスが古くなったものと判断し、そのテーブル内の全メモリをクリアするとともに、予備ドロップアドレステーブル６１０を現用ドロップアドレステーブルとし、これまで現用であったドロップアドレステーブル６０９を予備ドロップアドレステーブルに変更する。この例ではＭＡＣテーブルには、ドロップアドレスしかなく、動作が簡単化されている。

特開２０００−１５１６１７号公報特開２００２−３３４１１４号公報特願２０１２−２０６０１１号公報

ＩＥＥＥ８０２．１７ＲＰＲ（ＲｅｓｉｌｉｅｎｔＰａｃｋｅｔＲｉｎｇ）

従来の１連のビット列記憶回路としての従来例特開２０００−１５１６１７は到着したパケットのＭＡＣアドレスを到着した順にテーブルに記憶する方法に比べて、記憶動作が簡単化されているが、それは到着したパケットの下位ＭＡＣアドレス１６ビットの示す第１テーブルのＭＡＣアドレスデータ記憶エリアにまだ全ＭＡＣアドレスビットが記憶されていない場合であり、既に違う全ＭＡＣアドレスビットビットが記憶されている場合には、そのアドレスのインデックスエリアに記憶先が記憶されている第２テーブルのアドレス位置を検索し、そこに到着したパケットの全ＭＡＣアドレスビットが記憶されていなければ、そのアドレスに到着パケットのＭＡＣアドレスを記憶する。

もし、そこに既に違う全ＭＡＣアドレスビットが記憶されている場合には、空きエリアを探してそこに、全ＭＡＣアドレスビットを記憶し、そのアドレスを前のインデックスエリアに記憶する。このように、次々と記憶エリアをたどらなければ、記憶も、記憶読み出しもできないため、到着パケットのＭＡＣアドレス処理に時間がかかる問題がある。そのため、そのため、パケット処理数の多い高速なＭＡＣスイッチおよび記憶するＭＡＣアドレス数の多いＭＡＣスイッチには使えない問題がある。

また、従来の１連のビット列記憶回路としての従来例特開２００２−３３４１１４は、ハッシュ関数により、ＭＡＣアドレスの検索が高速になるが、受信ＭＡＣアドレスのハッシュ値であるアドレスビットの示すアドレスの格納されているＭＡＣアドレスと受信ソースＭＡＣアドレスが一致しない場合には、エントリテーブルのＭＡＣアドレスを変更する必要があり、誤動作の可能性が出る。また、受信したデスティネーションアドレスのＭＡＣアドレスのハッシュ値が指定したエントリテーブルのＭＡＣアドレスと受信デスティネーションアドレスのＭＡＣアドレスが一致しない場合には、フラッディングが必要となり、網が輻輳する原因となる問題がある。またアドレスビットを１８ビットにして、エントリテーブルを拡張することも可能であるが、その場合においても、エントリテーブルの格納データ領域が大きいため、エントリテーブルの持つアドレス空間を大きくできない問題がある。

また、リングに適用する従来のＭＡＣ形動作をするノード装置として図１０に示すＭＡＣスイッチのＭＡＣアドレステーブルは、ノードの全ポートのＭＡＣソースアドレスを学習しなければならず、動作が複雑になるため、高速動作ができない問題があった。

また、従来のリング技術としてのＩＥＥＥ８０２．１７ＲＰＲ（ＲｅｓｉｌｉｅｎｔＰａｃｋｅｔＲｉｎｇ）図１１、図１２は特殊のＲＰＲヘッダを用い、ＲＰＲヘッダにはＤＲＯＰノード番号が必要であり、その学習に時間がかかる。また、その変換テーブルＦＤＢ（ＦｏｒｗａｒｄｉｎｇＤａｔａｂａｓｅ）を作成後も端末から受信したパケットはこのテーブルを見て、ＤＲＯＰ先ノードのＭＡＣアドレスを持つヘッダを付ける必要があり、変換に時間がかかる。

ＲＰＲは制御パケットをリングノード間で転送することにより、各ノードはリング上の他のノードの位置情報を持っており、ＤＲＯＰノードまでの最短経路が分かる。しかし、他リングと接続するためには、他リングＩＤをパケットに設定する必要があり、その学習に時間がかかる。それゆえにＲＰＲは基本的に単一２重リング以外への適用が難しいので、ＭＡＮ，ＬＡＮへの適用例はあるが、大規模網への適用例はない。

また、ＲＰＲはカプセル化したことで、リング上では、高速転送可能となったが、他リングに接続するためには、他リング入り口ノードで再度リングドロップノードを学習する必要があり、本質的に問題がある。

また、ＲＰＲはカプセル化しているため、パス接続のリングでもあるが、リング外から入力するパス構成のパケットはリング内ではさらにリングヘッダでカプセル化しなければリング上を転送できない問題があった。

また、リングの従来技術である特願２０１２−２０６０１１の図１３に示した従来のＭＡＣ動作リングは、ノード装置が簡単化され、高速動作が可能であるが、ＭＡＣアドレス４８ビットを収容するには、ＲＡＭ，ＳＲＡＭ，ＣＡＭのようなメモリは使用できないため、コストが高くなる欠点があった。そのため、ＭＡＣアドレステーブルを使用するしかなく、そのため、多数のＭＡＣアドレスを収容できない問題があった。

本発明は、上記従来技術の問題点を鑑みて成されたもので、その目的とする所は、アドレス空間の広いメモリを使用可能とする１連のビット列記録回路を提供することおよびそれを用いたリング網を提供するところにある。

本発明（１）によれば、１連のビット列を記録するあいまい記録１連のビット列記録回路において、あいまい記録１連のビット列記録回路は、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、第１、第２、第３の３つのメモリを持ち、あいまい記録１連のビット列記録回路に１連のビット列を記録する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、第１のメモリの第１の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、第２のメモリの第２の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、第３のメモリの第３の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込む機能を持ち、あいまい記録１連のビット列記録回路に１連のビット列の候補が記録されているか確認する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、第１のメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、第２のメモリを第２の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、第３のメモリを第３の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされる場合は、１連のビット列の候補が記録されていると判断し、それ以外は１連のビット列が記録されていないと判断する機能を持つことを特徴とするあいまい記録１連のビット列記録回路を提供する。

好ましくは、本発明（２）においては、上記本発明（１）において、このあいまい記録１連のビット列記憶回路に用いるメモリ内の各メモリセルは、少数ビットのアップダウンカウンタ構成で、そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時の第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力と書き込み時の第１または第２または第３の分割１連のビット列のデコード出力のＯＲ出力で、そのカウンタを上限値まで１カウントアップし、一定時間毎に１カウントダウンし、前記そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時またはデータ読み出し時及びデータ書き込み時に第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力について、それと同一構成の全ＡＮＤの出力のＯＲをそのメモリの外部出力とする構成とすることを特徴とするあいまい記録１連のビット列記憶回路に用いるメモリを提供する。

好ましくは、本発明（３）においては、上記本発明（１）において、このあいまい記録１連のビット列記憶回路に用いるメモリ内の各メモリセルは、少数ビットのアップカウンタ構成で、そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時の第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力と書き込み時の第１または第２または第３の１連のビット列のデコード出力のＯＲ出力で、そのカウンタを１にセットし、一定時間毎に１カウントアップし、そのカウンタがオーバーフローした場合には、１にセットされるまで、カウントアップできない構造のカウンタであり、前記そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時またはデータ読み出し時及びデータ書き込み時に第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力について、それと同一構成の全ＡＮＤの出力のＯＲをそのメモリの外部出力とする構成とすることを特徴とするあいまい記録１連のビット列記憶回路に用いるメモリを提供する。

好ましくは、本発明（４）においては、上記本発明（１，２，３）において、１連のビット列はＭＡＣアドレスであることが有効である。
好ましくは、本発明（５）においては、上記本発明（１，２，３，４）において、
現用のあいまい記録１連のビット列記録回路および消去用の正確記録１連のビット列記録回路を１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチは正確記録１連のビット列記録回路を持ち、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つパケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路に記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのデスティネーションアドレスが、消去用の正確記録１連のビット列記録回路に記録されていない場合で、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが、消去用の正確記録１連のビット列記録回路に記録されているか、または、消去用の正確記録１連のビット列記録回路に記録されていない場合で、前記現用のあいまい記録１連のビット列記録回路に記録されていなければ、そのパケットはそのノードをスルーする構成で、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合には、そのパケットが誤って、リングからドロップしたものと判断し、そのスイッチの接続されているリングノードの前記消去用の正確記録１連のビット列記録回路にそのパケットのデスティネーションアドレスを記録することを特徴とする現用のあいまい記録１連のビット列記録回路および消去用の正確記録１連のビット列記録回路を持つリング網を提供する。

好ましくは、本発明（６）においては、上記本発明（５）において、スイッチが、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのスイッチの接続されているリングノードの前記消去用の正確記録１連のビット列記録回路にそのパケットのデスティネーションアドレスを記録することを特徴とする現用のあいまい記録１連のビット列記録回路および消去用の正確記録１連のビット列記録回路を持つリング網に接続するスイッチを提供する。

好ましくは、本発明（７）においては、上記本発明（５，６）において、消去用の正確記録１連のビット列記録回路は、１連のビット列を、第１、第２、第３の分割１連のビット列に分け、一つのメモリの第１の分割１連のビット列で指定されるアドレス位置に、第２、第３の分割１連のビット列を記録する回路であり、１連のビット列がこのメモリに記録されているか確認する方法は、その確認すべき１連のビット列を、第１、第２、第３の分割１連のビット列に分け、そのメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に、読み出されるデータが、その第２、第３の分割１連のビット列に一致する場合に、確認すべき１連のビット列が記録されているとする回路であることを特徴とする現用のあいまい記録１連のビット列記録回路および消去用の正確記録１連のビット列記録回路を持つリング網に用いる消去用の正確記録１連のビット列記録回路を提供する。

好ましくは、本発明（８）においては、上記本発明（１，２，３，４）において、現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチは正確記録１連のビット列記録回路を持ち、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ通常パケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路に記録し、一方、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ正確伝送パケットが、ＡＤＤされた場合には、そのソースアドレスを前記補助用の正確記録１連のビット列記録回路に記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットが通常のパケットでＴＣＰのシンクパケットまたは初期設定パケットでない場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、リング上のパケットがリングノードに入力した場合には、そのパケットが通常のパケットでＴＣＰのシンクパケットまたは初期設定パケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをコピーして、元のパケットはそのノードをスルーし、コピーパケットはドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、一方、リング上のパケットがリングノードに入力した場合に、そのパケットが正確伝送のパケットである場合には、そのパケットのデスティネーションアドレスが、補助用の正確記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーすることを特徴とする現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路をリングノードに持つリング網を提供する。

好ましくは、本発明（９）においては、上記本発明（８）において、スイッチが、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのパケットを廃棄する機能と、端末から到着するＴＣＰのシンクパケットまたは初期設定パケットの次のパケットまたはＴＣＰのシンクパケットまたは初期設定パケットの応答パケットの次のパケットが再送パケットの場合は、以後、そのパケットのフローのパケットを正確伝送パケットとしてリングに上げる機能を有する
ことを特徴とする現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を持つリング網に接続するスイッチを提供する。

好ましくは、本発明（１０）においては、上記本発明（１，２，３，４）において、
現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチは正確記録１連のビット列記録回路を持ち、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ通常パケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路に記録し、一方、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ正確伝送パケットが、ＡＤＤされた場合には、そのソースアドレスを前記補助用の正確記録１連のビット列記録回路に記録する構成であり、かつ、リングノードに接続されるサーバのソースアドレスは、現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列回路に事前に登録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットが通常のパケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、一方、リング上のパケットがリングノードに入力した場合に、そのパケットが正確伝送のパケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていなければ、そのパケットは、そのノードをスルーし、記録されていれば、補助用の正確記録１連のビット列記録回路を検索し、記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーすることを特徴とする現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路をリングノードに持つリング網を提供する。

好ましくは、本発明（１１）においては、上記本発明（１０）において、スイッチが、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのパケットを廃棄する機能と、端末から到着するＴＣＰのシンクパケットまたは初期設定パケットの次のパケットが再送パケットの場合は、以後、そのパケットのフローのパケットを正確伝送パケットとしてリングに上げる機能を有することを特徴とする現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を持つリング網に接続するスイッチを提供する。

好ましくは、本発明（１２）においては、上記本発明（８，９，１０，１１）において、補助用の正確記録１連のビット列記録回路は、１連のビット列を、第１、第２、第３の分割１連のビット列に分け、一つのメモリの第１の分割１連のビット列で指定されるアドレス位置に、第２、第３の分割１連のビット列を記録する回路であり、１連のビット列がこのメモリに記録されているか確認する方法は、その確認すべき１連のビット列を、第１、第２、第３の分割１連のビット列に分け、そのメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に、読み出されるデータが、その第２、第３の分割１連のビット列に一致する場合に、確認すべき１連のビット列が記録されているとする回路であることを特徴とする現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を持つリング網に用いる補助用の正確記録１連のビット列記録回路を提供する。

好ましくは、本発明（１３）においては、上記本発明（８，９，１０、１１、１２）において、正確伝送パケットはＭＡＣデスティネーションアドレスの上から７ビット目のビットが１であるパケットであることが有効である。
以上、説明したように、本発明は、あいまい記録１連のビット列記録回路に付加情報を記録することは有効ではないが、特願２０１２−２０６０１１に記載されているように、ＭＡＣアドレステーブルがポート番号記述を必要とせず、単にリングからドロップするデスティネーションアドレスのみを記載するドロップアドレスメモリには利用できる。また、本発明のあいまい記録回路は、記録すべきデータが１のみであるため、アドレスを記録するメモリのアドレス空間を大きくでき、そのため、記録アドレス数が少ない場合には、誤一致確率の小さなアドレス記録が可能になる。さらにそのアドレス記録、読み出しは、１回ででき、従来のハッシュ関数を用いた技術のようなＭＡＣアドレス比較のＣＰＵによる判断動作も無いので、主に、ハードウエアで実現可能であり、ＣＰＵが不要か、ＣＰＵの負担が少ない利点がある。また、誤一致して、記録されたと判断れたアドレスは、アドレスを記録するこのあいまい記録１連のビット列記録回路をリング網に適用することにより、そのアドレスを持つパケットは、リング網に接続するＬ２スイッチで誤って、リングからドロップしたものと判断できるので、前記リングのあいまい記録１連のビット列記録回路に並列して置かれた消去用の正確記録１連のビット列記録回路に、そのパケットのアドレスを記録することで、解決できる。または、誤一致パケットは、再送パケットとなるので、それをＬ２スイッチが検知して、リング上の補助用の正確記録１連のビット列記録回路を用いて転送するパケットに変換することで、解決できる。

本発明は、以上、説明したように、本発明は、あいまい記録１連のビット列記録回路に付加情報を記録することは有効ではないが、特願２０１２−２０６０１１に記載されているように、ＭＡＣアドレステーブルがポート番号記述を必要とせず、単にリングからドロップするデスティネーションアドレスのみを記載するドロップアドレスメモリには利用できる。また、本発明のあいまい記録回路は、記録すべきデータが１のみであるため、アドレスを記録するメモリのアドレス空間を大きくでき、そのため、記録アドレス数が少ない場合には、誤一致確率の小さなアドレス記録が可能になる。さらにそのアドレス記録、読み出しは、１回ででき、従来のハッシュ関数を用いた技術のようなＭＡＣアドレス比較のＣＰＵによる判断動作も無いので、主に、ハードウエアで実現可能であり、ＣＰＵが不要か、ＣＰＵの負担が少ない利点がある。

また、誤一致して、記録されたと判断れたアドレスは、アドレスを記録するこのあいまい記録１連のビット列記録回路をリング網に適用することにより、そのアドレスを持つパケットは、リング網に接続するＬ２スイッチで誤って、リングからドロップしたものと判断できるので、前記リングのあいまい記録１連のビット列記録回路に並列して置かれた消去用の正確記録１連のビット列記録回路に、そのパケットのアドレスを記録することで、解決できる利点がある。または、誤一致パケットは、再送パケットとなるので、それをＬ２スイッチが検知して、リング上の補助用の正確記録１連のビット列記録回路を用いて転送するパケットに変換することで、解決できる利点がある。

本発明の第１実施例のあいまい記録ソースアドレス（１連のビット列）記録回路の１連のビット列記録動作を説明するための図である。本発明の第１実施例のあいまい記録ソースアドレス（１連のビット列）記録回路の１連のビット列の記録有無を確認する動作を説明するための図である。本発明の第１実施例のあいまい記録ソースアドレス（１連のビット列）記録回路に用いるメモリ内のメモリセルの構成例を説明するための図である。本発明の第１実施例のあいまい記録ソースアドレス（１連のビット列）記録回路に用いるメモリ内のメモリセルの構成例を説明するための図である。本発明の第２実施例のあいまい記録ソースアドレス（１連のビット列）記録回路をリング網に適用した応用例の動作を説明するための図である。本発明の第３実施例のあいまい記録ソースアドレス（１連のビット列）記録回路をリング網に適用した応用例の動作を説明するための図である。本発明の第４実施例のあいまい記録ソースアドレス（１連のビット列）記録回路をリング網に適用した応用例の動作を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。

本発明の第１実施例を図１、図２、図３、図４により説明する。この実施例は、ＭＡＣアドレスを記録するあいまい記録１連のビット列記録回路に関するものである。図１は、ＭＡＣソースアドレスを書き込む例、図２はそれをＭＡＣデスティネーションアドレスとして読み出す例、図３、図４は、ＭＡＣソースアドレス（１連のビット列）記録回路に用いるメモリ内のメモリセルの構成例を説明するための図を示す。その記録に用いるメモリとしては、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ），ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ），ＣＡＭ（ＣｏｎｔｅｎｔｓＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）等のメモリが利用できる。

図１において、１は、第１のメモリ、２は第２のメモリ、３は第３のメモリ、４はＡＮＤ回路、５は４８ビットの受信ＭＡＣソースアドレス、６は、そのＭＡＣソースアドレスの分割回路、７は１６ビットの第１の分割ソースアドレスの書き込みアドレス、８は、１６ビットの第２の分割ソースアドレスの書き込みアドレス、９は、１６ビットの第３の分割ソースアドレスの書き込みアドレス、１０は、書き込み信号である。

以下動作を説明する。

１連のビット列を記録するあいまい記録１連のビット列記録回路において、あいまい記録１連のビット列記録回路は、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、第１、第２、第３の３つのメモリを持ち、あいまい記録１連のビット列記録回路に１連のビット列を記録する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、第１のメモリの第１の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、第２のメモリの第２の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、第３のメモリの第３の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込む。

次に、図２を説明する。図２において、１の第１のメモリ、２の第２のメモリ、３の第３のメモリ、４のＡＮＤ回路は図１と同じである。２０は４８ビットの受信ＭＡＣデスティネーションアドレス、２１は、そのＭＡＣデスティネーションアドレスの分割回路、２２は１６ビットの第１の分割デスティネーションアドレスアドレスの読み出しアドレス、２３は、１６ビットの第２の分割デスティネーションアドレスアドレスの読み出しアドレス、２４は、１６ビットの第３の分割デスティネーションアドレスアドレスの読み出しアドレス、２５は、読み出し信号、２６は出力データ信号である。

次に動作を説明する。

あいまい記録１連のビット列記録回路に１連のビット列の候補が記録されているか確認する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、第１のメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、第２のメモリを第２の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、第３のメモリを第３の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされる場合は、１連のビット列の候補が記録されていると判断し、それ以外は１連のビット列が記録されていないと判断する。

以上の動作で、あいまい記録ソースアドレス記録回路は、リング網に適用した場合に、リングからのドロップされるパケットは、デスティネーションアドレスが誤一致してドロップされる場合もあるので、実施例２で示すように、そのパケットに対して、ドロップ禁止用の消去用の正確記録１連のビット列記録回路が必要になる。その回路は、通常のメモリをＭＡＣアドレスの上位部分（下位部分）ＭＡＣアドレスでアドレス指定した位置に下位部分（上位部分）ＭＡＣアドレスを記録することで、実現できる。上記、あいまい記録ソースアドレス記録回路は、記録ソースアドレス数が多いほど、誤一致する確率が増す。しかし、この回路は、記録データが１ビットであり、アドレス空間が広く、２^１６×３のアドレス数を記録できるので、２万程度のソースアドレスを記録した場合には、その誤一致する確率は小さい。従って、このあいまい記録ソースアドレス記録回路は、ＬＡＮ，ＭＡＮ等には使用可能である。

次に、第１実施例のメモリ内のメモリセル構成例である図３の説明をする。図３は、図１、図２で用いたメモリ内のメモリセルの構成例を示したもので、書き込まれたアドレスデータが、一定時間以上アクセスされない、すなわち、アドレス読み出し処理でヒットしない場合には、データが消去される機能をカウンタにより実現するもので、従来の１ＭＡＣアドレス毎にタイマーが必要である場合とは異なる。

図３において、６０はカウンタの１段目のフリップフロップで、セット入力とカウントアップ入力を持つ。６１は、カウンタの２段目のフリップフロップでリセット入力を持つ。６２は、カウンタの３段目のフリップフロップで、リセット入力を持ち、オーバーフロー信号７６を出力する。各段のフリップフロップ出力は次段のフリップフロップ入力に入力されるが、図では図示するのを省略している。６３は、カウンタの１段目のフリップフロップの出力、６４は、カウンタの２段目のフリップフロップの出力、６５は、カウンタの３段目のフリップフロップの出力、６６は６３，６４，６５を入力するＯＲ回路、７０はＯＲ回路６６の出力で、４２６のアドレスのデコード信号とＡＮＤ回路６７でＡＮＤされ、このメモリセルの出力４５０となる。４２７は、書き込み信号、６９は、アドレスデータ読み出し信号で、４２６のアドレスのデコード信号とＡＮＤ回路４２９でＡＮＤされ、ＡＮＤ回路７１の入力信号４３０になる。７０は、カウンタの各フリップフロップ出力のＯＲ信号、７１はＡＮＤ回路、７２はＯＲ回路、７２のＯＲ回路出力は、７３のカウンタの１段目のフリップフロップ６０のセット信号と、カウンタの２段目、３段目のフリップフロップ６１、６２のリセット入力信号と、セット、リセット形フリップフロップ７５のセット入力信号７７になる。７４は、記憶データ消去用カウントアップ一定周期信号、７６は、カウンタのオーバーフロー信号で、セット、リセット形フリップフロップ７５のリセット入力信号、７８は、ＡＮＤ回路で、その出力７９はカウンタのカウントアップ入力信号になる。

以下に、この回路メモリセルの動作を説明する。カウンタのカウンタ値が０の場合には、カウンタ出力ＯＲ信号７０が０となるので、アドレスデータ読み出し信号６９が１でも、ＡＮＤ回路７１の出力が０となるので、カウンタは書き込み信号４２７が入力されない限り、セット入力されない。しかし、セットリセット形フリップフロップ７５の初期状態の出力が１である場合には、記憶データ消去用カウントアップ一定周期信号７４が入力されると、カウンタはカウントアップする。しかし、このメモリセルはアドレス指定されていないので、カウンタの値はメモリ外部には出力されない。信号７４の入力でカウンタは、カウントアップし、オーバーフローすると、その信号７６が、セットリセット形フリップフロップ７５をリセットするので、信号７４はＡＮＤ回路７８で、遮断され、カウンタは、カウンタ値０のまま、動作を停止する。その状態で、アドレス信号４２６と書き込み信号４２７のＡＮＤ信号６８が入力されると、カウンタはカウント値１に設定されると同時に、セットリセット形フリップフロップ７５もセット状態にするので、記憶データ消去用カウントアップ一定周期信号７４が有効となり、カウンタはカウントアップ開始される。しかし、信号７４の周期時間は長いため、カウンタがオーバーフローする前に、アドレスのデコード信号４２６と書き込み信号（４２７）のＡＮＤ信号（６８）か、読み出し信号６９とアドレスのデコード信号４２６のＡＮＤ信号４３０が入力し、カウンタのカウント値を１に戻すので、記憶データは、このメモリセルへのアクセスがある限り、維持される。長時間アクセスが無い場合には、カウンタがオーバーフローし、記憶データは消去される。記憶データ消去用カウントアップ一定周期信号７４は、メモリ内の全メモリセルに共通に与えられるため、このメモリの動作は簡単になり、かつ、メモリセル毎のデータ消去が可能となる。

次に、第１実施例のメモリ内のメモリセル構成例である図４の説明をする。図４は、図１、図２で用いたメモリ内のメモリセルの構成例を示したもので、書き込まれたアドレスデータが、一定時間以上アクセスされない、すなわち、アドレス読み出し処理でヒットしない場合には、データが消去される機能をカウンタにより実現するもので、従来の１ＭＡＣアドレス毎にタイマーが必要である場合とは異なる。図３がアップカウンタを用いたのに対して、この図４ではアップダウンカウンタを用いる。

図４において、４００はアップダウンカウンタの１段目のフリップフロップで、カウントアップ入力とカウントダウン入力を持つ。４０１は、アップダウンカウンタの２段目のフリップフロップ、４０２は、アップダウンカウンタの３段目のフリップフロップ。４０３は、アップダウンカウンタの１段目のフリップフロップの出力、４０４は、アップダウンカウンタの２段目のフリップフロップの出力、４０５は、アップダウンカウンタの３段目のフリップフロップの出力、４０６は４０３，４０４，４０５を入力するＯＲ回路、４１０はＯＲ回路４０６の出力で、４１６のアドレスのデコード信号とＡＮＤ回路４０７でＡＮＤされ、このメモリセルの出力４２０となる。４１７は、書き込み信号、４３８は、アドレスデータ読み出し信号で、４１６のアドレスデコード信号とＡＮＤ回路４３９でＡＮＤされ、ＡＮＤ回路４１１の入力信号４４０になる。４１０は、アップダウンカウンタの各フリップフロップ出力のＯＲ信号、４１１はＡＮＤ回路、４１２はＯＲ回路、４１２のＯＲ回路出力は、アップダウンカウンタの１段目のフリップフロップ４００のカウントアップ信号となる。４１４は、記憶データ消去用カウントダウン一定周期信号でアップダウンカウンタの１段目のフリップフロップ４００のカウントダウン入力信号になる。

以下に、この回路メモリセルの動作を説明する。アップダウンカウンタのカウンタ値が０の場合には、アップダウンカウンタ出力ＯＲ信号４１０が０となるので、アドレスデータ読み出し信号４３８が１でも、ＡＮＤ回路４１１の出力が０となるので、アップダウンカウンタは書き込み信号（４１７）とアドレスのデコード信号（４１６）のＡＮＤ信号（４０８）が入力されない限り、カウントアップされない。アップダウンカウンタのカウンタ値が０以外の場合には、アップダウンカウンタ出力ＯＲ信号４１０が１となるので、アドレスデータ読み出し信号４３８が１の場合には、ＡＮＤ回路４１１の出力が１となるので、アップダウンカウンタは書き込み信号が入力されない場合でも、アップダウンカウンタ出力ＯＲ信号４１０が１である間はカウントアップされる。しかし、アップダウンカウンタがオーバーフローした場合には、アップダウンカウンタ出力ＯＲ信号４１０が０となるので、オーバーフローする前のカウンタ値でカウントアップを停止するか、オーバーフロー信号の遅延信号をカウントアップ入力に入れる必要がある。一方、このアップダウンカウンタはカウントダウン入力に、定期的に、記憶データ消去用カウントダウン一定周期信号４１４が、入力され、アップダウンカウンタをカウントダウンさせるので、カウントアップ信号が一定時間なければ、アップダウンカウンタのカウント値は０となり、記憶データは消去される。

次に、本発明の第２実施例を図５により説明する。この実施例は、第１に示した実施例のあいまい記録ソースアドレス（１連のビット列）記録回路をリング網に適用した例であり、現用のあいまい記録ソースアドレス（１連のビット列）記録回路と、誤一致対策としての消去用の正確記録ソースアドレス（１連のビット列）記録回路をリングノードに置く例である。

図５において、８０はリングノード、８１は、現用のあいまい記録ソースアドレス（１連のビット列）記録回路、８２は、消去用の正確記録ソースアドレス（１連のビット列）記録回路、８３は０系リング伝送路、８４は１系リング伝送路、８７はＬ２スイッチ、８９は正確記録ソースアドレス（１連のビット列）記録回路である。

以下に動作を説明する。

現用のあいまい記録ソースアドレス（１連のビット列）記録回路８１および消去用の正確記録ソースアドレス（１連のビット列）記録回路８２を１重または２重リング網の各ノード８０に置き、そのノード８０に接続されるＬ２スイッチ８７は正確記録ソースアドレス（１連のビット列）記録回路８９を持ち、そのＬ２スイッチ８７から、そのノード８０に１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つパケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録ソースアドレス（１連のビット列）記録回路８１に記録後、リングに上がる構成であり、リング上のパケットがノード８０に入力した場合には、そのパケットのデスティネーションアドレスが、消去用の正確記録ソースアドレス（１連のビット列）記録回路８２に記録されていない場合で、そのパケットのデスティネーションアドレスが前記現用のあいまい記録ソースアドレス（１連のビット列）記録回路８１に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが、消去用の正確記録ソースアドレス（１連のビット列）記録回路８２に記録されているか、消去用の正確記録ソースアドレス（１連のビット列）記録回路８２に記録されていない場合で、前記現用のあいまい記録ソースアドレス（１連のビット列）記録回路８１に記録されていなければ、そのノード８０をスルーする構成で、リングからドロップし、前記スイッチ８７に到着したパケットのデスティネーションアドレスである１連のビット列が、Ｌ２スイッチ８７の正確記録ソースアドレス（１連のビット列）記録回路８９であるアドレステーブルにない場合には、そのパケットが誤って、リングからドロップしたものと判断し、そのＬ２スイッチ８７の接続されているリングノード８０の前記消去用の正確記録ソースアドレス（１連のビット列）記録回路８２にそのパケットのデスティネーションアドレスを記録する。この実施例は、リングノードでのデスティネーションアドレスの誤一致をそのリングに接続するＬ２スイッチが救済する例であり、リング網の特徴が発揮されている例である。この例では、誤一致して、Ｌ２スイッチにドロップしたパケットは廃棄されるが、送信元で再送されるので、問題ない。なお、誤ってドロップしたパケットを元のリングに戻す方法もある。

次に、本発明の第３実施例を図６により説明する。この実施例は、第１に示した実施例のあいまい記録ソースアドレス（１連のビット列）記録回路をリング網に適用した例であり、現用のあいまい記録ソースアドレス（１連のビット列）記録回路と、誤一致対策としての補助用の正確記録ソースアドレス（１連のビット列）記録回路をリングノードに置く例である。この実施例は、リングノードで誤一致して、相手端末に到達できない送信端末は、再送パケットを送出するので、それをＬ２スイッチが識別して、そのパケットのフローは前記補助用の正確記録ソースアドレス（１連のビット列）記録回路を用いて、転送する方法である。

図６において、８０はリングノード、８１は、現用のあいまい記録ソースアドレス（１連のビット列）記録回路、９２は、補助用の正確記録ソースアドレス（１連のビット列）記録回路、８３は０系リング伝送路、８４は１系リング伝送路、９７はＬ２スイッチ、８９は正確記録ソースアドレス（１連のビット列）記録回路である。
以下に動作を説明する。

現用のあいまい記録１連のビット列記録回路７１および補助用の正確記録１連のビット列記録回路９２を１重または２重リング網の各ノード７０に置き、そのノード７０に接続されるＬ２スイッチ９７は正確記録１連のビット列記録回路８９を持ち、そのＬ２スイッチ９７から、そのノード８０に１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ通常パケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路８１に記録し、一方、そのＬ２スイッチ９７から、そのノード８０に１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ正確伝送パケットが、ＡＤＤされた場合には、そのソースアドレスを前記補助用の正確記録１連のビット列記録回路９２に記録する構成であり、リング上のパケットがリングノード８０に入力した場合には、そのパケットが通常のパケットでＴＣＰのシンクパケットまたは初期設定パケットでない場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路８１に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノード８０をスルーし、リング上のパケットがリングノード８０に入力した場合には、そのパケットが通常のパケットでＴＣＰのシンクパケットまたは初期設定パケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路８１に記録されていれば、そのパケットをコピーして、元のパケットはそのノードをスルーし、コピーパケットはドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、一方、リング上のパケットがリングノードに入力した場合に、そのパケットが正確伝送のパケットである場合には、そのパケットのデスティネーションアドレスが、補助用の正確記録１連のビット列記録回路９２に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーする動作をする。

また、Ｌ２スイッチ９７は、リングからドロップし、前記Ｌ２スイッチ９７に到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路８９であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのパケットを廃棄する動作と、端末から到着するＴＣＰのシンクパケットまたは初期設定パケットの次のパケットまたはＴＣＰのシンクパケットまたは初期設定パケットの応答パケットの次のパケットが再送パケットの場合は、以後、そのパケットのフローのパケットを正確伝送パケットとしてリングに上げる動作を行う。以上述べた動作では、送信端末から送出される最初のパケットはリングノードのあいまい記録１連のビット列記録回路により、ヒットすれば、コピーパケットを配下に配りながら転送され、相手端末に到達する。相手端末からの応答パケットは、同様にあいまい記録１連のビット列記録回路により転送されるが、途中で誤一致によりドロップした場合には、再送により、補助用の正確記録１連のビット列記録回路により、リング上を転送されるので、送信端末に到達することができる。一方、送信端末は、最初のパケットを送信して、相手端末から応答パケットが到着しなければ、再送により補助用の正確記録１連のビット列記録回路により、リング上を転送されるので、相手端末に到達することができる。この実施例は、フラッディングせずに、端末間通信もできるが、最初のパケットをコピーしなければならないので、適用領域が限られる。

次に、本発明の第４実施例を図７により説明する。この実施例は、第１に示した実施例のあいまい記録ソースアドレス（１連のビット列）記録回路をリング網に適用した例であり、現用のあいまい記録ソースアドレス（１連のビット列）記録回路と、誤一致対策としての補助用の正確記録ソースアドレス（１連のビット列）記録回路をリングノードに置く例である。この実施例は、リングノードで誤一致して、相手端末に到達できない送信端末は、再送パケットを送出するので、それをＬ２スイッチが識別して、そのパケットのフローは前記補助用の正確記録ソースアドレス（１連のビット列）記録回路を用いて、転送する方法である。実施例３と異なるのは、最初のパケットをコピーしない点である。但し、通信相手が、サーバ等、ノードに事前にソースアドレスを登録してある通信相手に限られる。

図７において、８０はリングノード、８１は、現用のあいまい記録ソースアドレス（１連のビット列）記録回路、９２は、補助用の正確記録ソースアドレス（１連のビット列）記録回路、８３は０系リング伝送路、８４は１系リング伝送路、９８はＬ２スイッチ、８９は正確記録ソースアドレス（１連のビット列）記録回路、９５は端末、９０はサーバである。

以下に動作を説明する。

現用のあいまい記録１連のビット列記録回路８１および補助用の正確記録１連のビット列記録回路９２を１重または２重リング網の各ノード８０に置き、そのノード８０に接続されるＬ２スイッチ９８は正確記録１連のビット列記録回路８９を持ち、そのＬ２スイッチ９８から、そのノード８０に１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ通常パケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路８１に記録し、一方、そのＬ２スイッチ９８から、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ正確伝送パケットが、ＡＤＤされた場合には、そのソースアドレスを前記補助用の正確記録１連のビット列記録回路９２に記録する構成であり、かつ、リングノード８０にＬ２スイッチ９８を介して接続されるサーバ９０のソースアドレスは、現用のあいまい記録１連のビット列記録回路８１および補助用の正確記録１連のビット列回路９２に事前に登録するか、定期的に設定する構成であり、リング上のパケットがリングノード８０に入力した場合には、そのパケットが通常のパケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路８１に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、一方、リング上のパケットがリングノードに入力した場合に、そのパケットが正確伝送のパケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路８１に記録されていなければ、そのパケットは、そのノードをスルーし、記録されていれば、補助用の正確記録１連のビット列記録回路９２を検索し、記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーする動作を行う。

また、Ｌ２スイッチは、リングからドロップし、前記Ｌ２スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路８９であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのパケットを廃棄する動作と、
端末から到着するＴＣＰのシンクパケットまたは初期設定パケットの次のパケットが再送パケットの場合は、以後、そのパケットのフローのパケットを正確伝送パケットとしてリングに上げる動作を行う。

なお、正確伝送パケットはＭＡＣデスティネーションアドレスの上から７ビット目のビットが１であるパケットとして送ることも可能である。

以上の実施例２，３，４に用いた消去用または補助用の正確記録１連のビット列記録回路は、１連のビット列を、第１、第２、第３の分割１連のビット列に分け、一つのメモリの第１の分割１連のビット列で指定されるアドレス位置に、第２、第３の分割１連のビット列を記録する回路であり、１連のビット列がこのメモリに記録されているか確認する方法は、その確認すべき１連のビット列を、第１、第２、第３の分割１連のビット列に分け、そのメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に、読み出されるデータが、その第２、第３の分割１連のビット列に一致する場合に、確認すべき１連のビット列が記録されているとする回路とすることが有効である。

１第１のメモリ
２第２のメモリ
３第３のメモリ
４ＡＮＤ回路
５４８ビットの受信ＭＡＣソースアドレス
６ＭＡＣソースアドレスの分割回路
７１６ビットの第１の分割ソースアドレスの書き込みアドレス
８１６ビットの第２の分割ソースアドレスの書き込みアドレス
９１６ビットの第３の分割ソースアドレスの書き込みアドレス
１０書き込み信号
２０４８ビットの受信ＭＡＣデスティネーションアドレス
２１ＭＡＣデスティネーションアドレスの分割回路
２２１６ビットの第１の分割デスティネーションアドレスアドレスの読み出しアドレス２３１６ビットの第２の分割デスティネーションアドレスアドレスの読み出しアドレス２４１６ビットの第３の分割デスティネーションアドレスアドレスの読み出しアドレス２５読み出し信号
２６出力データ信号
６０カウンタの１段目のフリップフロップ
６１カウンタの２段目のフリップフロップ
６２カウンタの３段目のフリップフロップ
６３カウンタの１段目のフリップフロップの出力
６４カウンタの２段目のフリップフロップの出力
６５カウンタの３段目のフリップフロップの出力
６６６３，６４，６５を入力するＯＲ回路
７０ＯＲ回路６６の出力
４２６アドレスのデコード信号
６７ＡＮＤ回路
４５０メモリセルの出力
４２７書き込み信号
６９アドレスデータ読み出し信号で
４２９ＡＮＤ回路
７１ＡＮＤ回路
４３０ＡＮＤ回路７１の入力信号
７２ＯＲ回路
７３カウンタの１段目のフリップフロップ６０のセット信号と、カウンタの２段目、３段目のフリップフロップ６１、６２のリセット入力信号と、セット、リセット形フリップフロップ７５のセット入力信号７７
７４記憶データ消去用カウントアップ一定周期信号
７６カウンタのオーバーフロー信号
７５セットリセット形フリップフロップ
７８ＡＮＤ回路
７９カウンタのカウントアップ入力信号
４００アップダウンカウンタの１段目のフリップフロップ
４０１アップダウンカウンタの２段目のフリップフロップ
４０２アップダウンカウンタの３段目のフリップフロップ
４０３アップダウンカウンタの１段目のフリップフロップの出力
４０４アップダウンカウンタの２段目のフリップフロップの出力
４０５アップダウンカウンタの３段目のフリップフロップの出力
４０６４０３，４０４，４０５を入力するＯＲ回路
４１０ＯＲ回路４０６の出力
４１６アドレスのデコード信号
４０７ＡＮＤ回路
４２０メモリセルの出力４２０
４１７書き込み信号
４３８アドレスデータ読み出し信号
４３９ＡＮＤ回路
４１１ＡＮＤ回路
４１２ＯＲ回路
４１４記憶データ消去用カウントダウン一定周期信号
８０リングノード
８１現用のあいまい記録ソースアドレス（１連のビット列）記録回路
８２消去用の正確記録ソースアドレス（１連のビット列）記録回路
８３０系リング伝送路
８４１系リング伝送路
８７Ｌ２スイッチ
８９正確記録ソースアドレス（１連のビット列）記録回路
９２補助用の正確記録ソースアドレス（１連のビット列）記録回路
９７Ｌ２スイッチ
９８Ｌ２スイッチ
９５端末
９０サーバ
８００行列アドレス
８０１ＭＡＣアドレスデータエリアＭＡ（４８ビット）
８０２インデックスエリアＩＡ
８２０行列アドレス
８２１ＭＡＣアドレスデータエリアＭＡ（４８ビット）
８２２インデックスエリアＩＡ
９００受信ＭＡＣアドレス
９０１ＣＲＣ等のハッシュ関数
９０２ハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）９０３エントリテーブル
９０４登録ＭＡＣアドレス
９０５，９０６，９０７，９０８比較器
９０９比較用ＭＡＣアドレス
９１０ＯＲ回路
９１１一致検出信号
３０５，３０６ノード装置
３００、３０１各ポートに入力するパケットのソースアドレスとその入力ポートとを記録したＭＡＣアドレステーブル
３０２右回りリング伝送路
３０３左回りリング伝送路
３０４入力パケットのヘッダ読み取り回路
３０７，３０８ＡＤＤ伝送路のポート
３０９，３１０リング伝送路のポート
３２１０系リング伝送路
３２０１系リング伝送路
３２２ノードＡ
３２３ノードＢ
３２４ノードＣ
３２５ノードＤ
３３０端末Ｈ
３３１端末Ｆ
３３２端末Ｇ
６０９現用ドロップアドレステーブル
６１０予備ドロップアドレステーブル
６０００系リング伝送路
６０１１系リング伝送路
６０２ＡＤＤ伝送路
６０３ＤＲＯＰ伝送路
６０４ＭＡＣＢＡ（Ｂは宛先ＭＡＣアドレス、Ａは送信元ＭＡＣアドレス）
６０５ＭＡＣＡＢ
６０６０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）
６０７１系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）
６０８パケット振り分け回路（ＢＵＦ付）

Claims

１連のビット列を記録するあいまい記録１連のビット列記録回路において、
あいまい記録１連のビット列記録回路は、
ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、第１、第２、第３の３つのメモリを持ち、
あいまい記録１連のビット列記録回路に１連のビット列を記録する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、
第１のメモリの第１の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、
第２のメモリの第２の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込み、
第３のメモリの第３の分割１連のビット列で指定されるアドレス位置のメモリ内のセルに入力データ無しでアドレス指定信号により１を書き込む機能を持ち、
あいまい記録１連のビット列記録回路に１連のビット列の候補が記録されているか確認する場合は、その１連のビット列を第１、第２、第３の分割１連のビット列に分け、
第１のメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、
第２のメモリを第２の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、
第３のメモリを第３の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされる場合は、１連のビット列の候補が記録されていると判断し、それ以外は１連のビット列が記録されていないと判断する機能を持つこと、
を特徴とするあいまい記録１連のビット列記録回路。
請求項１に記載のあいまい記録１連のビット列記録回路おいて、
前記メモリは、あいまい記録１連のビット列記憶回路に用いるメモリ内の各メモリセルは、少数ビットのアップダウンカウンタ構成で、そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時の第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力と書き込み時の第１または第２または第３の分割１連のビット列のデコード出力のＯＲ出力で、そのカウンタを上限値まで１カウントアップし、一定時間毎に１カウントダウンし、前記そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時またはデータ読み出し時及びデータ書き込み時に第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力について、それと同一構成の全ＡＮＤの出力のＯＲをそのメモリの外部出力とする構成とすること、
を特徴とするあいまい記録１連のビット列記憶回路。
請求項１に記載のあいまい記録１連のビット列記録回路おいて、
前記メモリのメモリセルは、少数ビットのアップカウンタ構成で、そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時の第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力と書き込み時の第１または第２または第３の１連のビット列のデコード出力のＯＲ出力で、そのカウンタを１にセットし、一定時間毎に１カウントアップし、そのカウンタがオーバーフローした場合には、１にセットされるまで、カウントアップできない構造のカウンタであり、前記そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し時またはデータ読み出し時及びデータ書き込み時に第１または第２または第３の分割１連のビット列のデコード出力のＡＮＤ出力について、それと同一構成の全ＡＮＤの出力のＯＲをそのメモリの外部出力とする構成とすること、
を特徴とするあいまい記録１連のビット列記憶回路
請求項１、２、３に記載のあいまい記録１連のビット列記録回路おいて、
１連のビット列はＭＡＣアドレスであること、
を特徴とするあいまい記録１連のビット列記録回路
請求項１、２、３、４に記載のあいまい記録１連のビット列記録回路おいて、
現用のあいまい記録１連のビット列記録回路および消去用の正確記録１連のビット列記録回路を１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチは正確記録１連のビット列記録回路を持ち、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つパケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路に記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのデスティネーションアドレスが、消去用の正確記録１連のビット列記録回路に記録されていない場合で、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが、消去用の正確記録１連のビット列記録回路に記録されているか、または、消去用の正確記録１連のビット列記録回路に記録されていない場合で、前記現用のあいまい記録１連のビット列記録回路に記録されていなければ、そのパケットはそのノードをスルーする構成で、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合には、そのパケットが誤って、リングからドロップしたものと判断し、そのスイッチの接続されているリングノードの前記消去用の正確記録１連のビット列記録回路にそのパケットのデスティネーションアドレスを記録すること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項５に記載のあいまい記録１連のビット列記録回路おいて、
スイッチが、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのスイッチの接続されているリングノードの前記消去用の正確記録１連のビット列記録回路にそのパケットのデスティネーションアドレスを記録すること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項５，６に記載のあいまい記録１連のビット列記録回路おいて、
消去用の正確記録１連のビット列記録回路は、１連のビット列を、第１、第２、第３の分割１連のビット列に分け、一つのメモリの第１の分割１連のビット列で指定されるアドレス位置に、第２、第３の分割１連のビット列を記録する回路であり、１連のビット列がこのメモリに記録されているか確認する方法は、その確認すべき１連のビット列を、第１、第２、第３の分割１連のビット列に分け、そのメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に、読み出されるデータが、その第２、第３の分割１連のビット列に一致する場合に、確認すべき１連のビット列が記録されているとする回路であること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項１、２、３、４に記載のあいまい記録１連のビット列記録回路おいて、
現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチは正確記録１連のビット列記録回路を持ち、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ通常パケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路に記録し、一方、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ正確伝送パケットが、ＡＤＤされた場合には、そのソースアドレスを前記補助用の正確記録１連のビット列記録回路に記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットが通常のパケットでＴＣＰのシンクパケットまたは初期設定パケットでない場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、リング上のパケットがリングノードに入力した場合には、そのパケットが通常のパケットでＴＣＰのシンクパケットまたは初期設定パケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをコピーして、元のパケットはそのノードをスルーし、コピーパケットはドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、一方、リング上のパケットがリングノードに入力した場合に、そのパケットが正確伝送のパケットである場合には、そのパケットのデスティネーションアドレスが、補助用の正確記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーすること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項８に記載のあいまい記録１連のビット列記録回路おいて、
スイッチが、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのパケットを廃棄する機能と、
端末から到着するＴＣＰのシンクパケットまたは初期設定パケットの次のパケットまたはＴＣＰのシンクパケットまたは初期設定パケットの応答パケットの次のパケットが再送パケットの場合は、以後、そのパケットのフローのパケットを正確伝送パケットとしてリングに上げる機能を有する
ことを、
を特徴とするあいまい記録１連のビット列記録回路。
請求項１、２、３、４に記載のあいまい記録１連のビット列記録回路おいて、
現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列記録回路を１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチは正確記録１連のビット列記録回路を持ち、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ通常パケットが、ＡＤＤされた場合には、そのソースアドレスを前記現用のあいまい記録１連のビット列記録回路に記録し、一方、そのスイッチから、そのノードに１連のビット列をソースアドレスおよびデスティネーションアドレスとして持つ正確伝送パケットが、ＡＤＤされた場合には、そのソースアドレスを前記補助用の正確記録１連のビット列記録回路に記録する構成であり、かつ、リングノードに接続されるサーバのソースアドレスは、現用のあいまい記録１連のビット列記録回路および補助用の正確記録１連のビット列回路に事前に登録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットが通常のパケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーし、一方、リング上のパケットがリングノードに入力した場合に、そのパケットが正確伝送のパケットである場合には、そのパケットのデスティネーションアドレスが、前記現用のあいまい記録１連のビット列記録回路に記録されていなければ、そのパケットは、そのノードをスルーし、記録されていれば、補助用の正確記録１連のビット列記録回路を検索し、記録されていれば、そのパケットをドロップし、記録されていなければ、そのパケットは、そのノードをスルーすること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項１０に記載のあいまい記録１連のビット列記録回路おいて、
スイッチが、リングからドロップし、前記スイッチに到着したパケットのデスティネーションアドレスである１連のビット列が、スイッチの正確記録１連のビット列記録回路であるアドレステーブルにない場合で、そのパケットが誤って、リングからドロップしたものと判断した場合には、そのパケットを廃棄する機能と、
端末から到着するＴＣＰのシンクパケットまたは初期設定パケットの次のパケットが再送パケットの場合は、以後、そのパケットのフローのパケットを正確伝送パケットとしてリングに上げる機能を有すること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項８、９、１０、１１に記載のあいまい記録１連のビット列記録回路おいて、
補助用の正確記録１連のビット列記録回路は、１連のビット列を、第１、第２、第３の分割１連のビット列に分け、一つのメモリの第１の分割１連のビット列で指定されるアドレス位置に、第２、第３の分割１連のビット列を記録する回路であり、１連のビット列がこのメモリに記録されているか確認する方法は、その確認すべき１連のビット列を、第１、第２、第３の分割１連のビット列に分け、そのメモリを第１の分割１連のビット列で指定されるアドレスで読んだ場合に、読み出されるデータが、その第２、第３の分割１連のビット列に一致する場合に、確認すべき１連のビット列が記録されているとする回路であること、
を特徴とするあいまい記録１連のビット列記録回路。
請求項８，９，１０、１１、１２に記載のあいまい記録１連のビット列記録回路おいて、
正確伝送パケットはＭＡＣデスティネーションアドレスの上から７ビット目のビットが１であるパケットであること、
を特徴とするあいまい記録１連のビット列記録回路。