JP2014127859A

JP2014127859A - ドロップアドレスメモリおよびそれを用いたリング網

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Publication number: JP2014127859A
Application number: JP2012283263A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野
Original assignee: Individual
Current assignee: Individual
Priority date: 2012-12-26
Filing date: 2012-12-26
Publication date: 2014-07-07

Abstract

【課題】アドレス空間の広いメモリを使用可能とするドロップアドレスメモリを提供することおよびそれを用いたリング網を提供する。
【解決手段】ドロップアドレスメモリは第１、第２、第３の３つのメモリを持ち、ドロップアドレスメモリに対象とする第１、第２の１連のビット列を記録する場合は、その第１の１連のビット列の必要とする一定数のビット列を採取した第１の分割１連のビット列と、その第２の１連のビット列の必要とする上位ビット列を採取した第２の分割１連のビット列と、その第２の１連のビット列の必要とする下位ビット列を採取した第３の分割１連のビット列とに分け、第１のメモリの前記第１の分割１連のビット列で指定されるアドレスに１を書き込み、かつ第２のメモリの前記第２の分割１連のビット列で指定されるアドレスに１を書き込み、かつ第３のメモリの前記第３の分割１連のビット列で指定されるアドレスに１を書き込む。
【選択図】図１

Description

本発明は、ＩＰソースアドレス、ＩＰデスティネーションアドレス、ＭＡＣソースアドレス、ＭＡＣデスティネーションアドレスのような１連のビット列を記録するドロップアドレスメモリおよびそれを用いたリング網に関する。

ドロップアドレスメモリの従来技術としては、特開２０００−１５１６１７「テーブル作成検索装置」がある。この従来例を図８により説明する。この従来例は、ＭＡＣアドレスの記憶回路に関するもので、行列アドレス８００とＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１とインデックスエリアＩＡ８０２を持つＲＡＭ等で構成される第１のテーブルと行列アドレス８２０とＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１とインデックスエリアＩＡ８２２を持つＲＡＭ等で構成される第２のテーブルからなる。第１、第２テーブルのＭＡＣアドレスは１６進表示で示している。

まず、到着パケットのソースＭＡＣアドレスの記憶方法を説明する。

到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に４８ビットのＭＡＣアドレスが既に記憶されていなければ、そこに記憶し、記憶されている場合で、そのインデックスエリアＩＡに記憶アドレスが無い場合は、第２のテーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のアドレスに既にＭＡＣアドレスが記憶されていない書き込みアドレスを探し、そこにＭＡＣアドレスを記憶し（例えば８２６）、その記憶したアドレス（例えば２）を第１テーブルのインデックスエリアＩＡ８０２に記憶する（例えば８０８）。次に到着したＭＡＣアドレスの下位１６ビットの示す第１テーブルのアドレス（例えば８０３）のインデックスエリアＩＡ８０２に既にアドレスが記憶されている場合には、第２テーブルのそのアドレス（例えば２）の示すインデックスエリアＩＡ１２２のエリア８３０に記憶アドレスが無い場合には、第２テーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１の記憶されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記憶し、そのアドレス（例えば３）を前記インデックスエリアＩＡ８２２の８３０に記憶する。一方、インデックエリアＩＡ８２２の８３０に既にアドレスが記憶されている場合には、そのアドレス（例えば３）の示すインデックスエリアＩＡ８２２の８３１に記憶アドレスが無い場合には、ＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のデータが記憶されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記憶し、そのアドレス（例えば４）を前記インデックスエリア８３１に記憶する。

次に、到着パケットのデスティネーションＭＡＣアドレスがテーブルにあるか確認する方法を説明する。

到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスと一致しない場合には、そのインデックスエリアＩＡ８０８に記憶されている第２テーブルのアドレス（例えば２）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３０に記憶されている第２テーブルのアドレス（例えば３）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３１に記憶に記憶されている第２テーブルのアドレス（例えば４）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致する場合には、到着したパケットのデスティネーションＭＡＣアドレスが記憶されていると判断する。

また、ドロップアドレスメモリの別の従来技術としては、特開２００２−３３４１１４「テーブル管理方法及び装置」がある。この従来例を図９により説明する。図９において、９００は受信ＭＡＣアドレス、９０１はＣＲＣ等のハッシュ関数、９０２はハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）、エントリテーブル９０３は、受信ＭＡＣアドレスをそのハッシュ値アドレスに収容するテーブルであり、この例では、Ｂ１，Ｂ２，Ｂ３，Ｂ４の４つのテーブルがあり、各エントリ９０３は、ＭＡＣアドレス８ビット、ポート番号等が格納される。９０４は、アドレスビット９０２により読み出された登録ＭＡＣアドレス８ビット、９０５、９０６，９０７，９０８は、Ｂ１，Ｂ２，Ｂ３，Ｂ４の各エントリテーブルからアドレス９０２により読み出されたＭＡＣアドレス８ビットと受信ＭＡＣアドレス８ビット（９０９）の比較器であり、９１０は、各比較器出力のＯＲ回路であり、９１１はその出力の一致検出信号である。以下に動作を説明する。

受信ソースＭＡＣアドレス９００のハッシュ値のアドレスビット９０２で指定された４つのエントリテーブルのアドレス位置の格納エントリにあるＭＡＣアドレスの内に受信ＭＡＣアドレスと一致するものが無く、格納されていないエントリエリアがあれば、その位置に受信ソースＭＡＣアドレス８ビットとそのポート番号を書き込み、指定されたエントリテーブルのアドレス位置に格納されているどれかのＭＡＣアドレスが受信ＭＡＣアドレスと一致する場合には、そのままとし、一致するものが無く、エントリテーブルに空きが無い場合には、再ハッシュが発生し、格納エントリＭＡＣアドレスを受信ＭＡＣアドレスに変更する。

さらに、そのパケットのデスティネーションＭＡＣアドレスのハッシュ値のアドレスビット９０２で指定されたエントリテーブルのアドレス位置にＭＡＣアドレスが格納されていなければ、そのパケットはｕｎｋｎｏｗｎパケットとして、フラッディングする。一方、格納されていれば、その４つのＭＡＣアドレスと受信デスティネーションＭＡＣアドレスを比較し、一致するものがある場合には、そのアドレス位置に共に格納されているポート番号にそのパケットを送出し、一致しなければ、ｕｎｋｎｏｗｎパケットとして、フラッディングする。

次に、従来のリング技術について述べる。従来のリング技術として、従来のＬ２ＳＷ等のＭＡＣスイッチを用いたＥＡＳＰ，ＭＲＰ，ＭＭＲＰ２等のリングが提案されているが、これらはすべて、ループができないように、リングフローを切るポイントがリング上に存在していた。

これに対して、リング上のパケット転送を、パケットに、リングへのパケットのＡＤＤノードのＭＡＣアドレスと、リングからＤＲＯＰするノードのＭＡＣアドレスを端末ＭＡＣヘッダに付けることにより、カプセル化するとともに、リング上を周回するパケットが送信元のＡＤＤリングノードに戻った場合には、そのパケットを廃棄する機能を持つことにより初めて、ＭＡＣリング転送を実現したＲＰＲが提案され、標準化されている。

そのリング網は、ＩＥＥＥ８０２．１７ＲＰＲ（ＲｅｓｉｌｉｅｎｔＰａｃｋｅｔＲｉｎｇ）である。この従来技術の実施例として、特許文献１特開２００９−７７２８５号公報（パケットリングネットワークシステム、およびフォワーディングデータベース管理方法）等がある。これらのＲＰＲは、従来問題になっていたループによる輻輳ストームを解決した。

リングに適用する従来のＭＡＣ形動作をするノード装置として図１０に示す従来のＭＡＣＳＷがある。図１０において、符号３０５，３０６はノード装置、符号３００、３０１はそこで使われる各ポートに入力するパケットのソースアドレスとその入力ポートとを記録したＭＡＣアドレステーブル、符号３０２は右回りリング伝送路、符号３０３は左回りリング伝送路、符号３０４は入力パケットのヘッダ読み取り回路、符号３０７，３０８は、ＡＤＤ伝送路のポート、３０９，３１０はリング伝送路のポートである。

各ヘッダ読み取り回路およびリング伝送路へのパケット合流点に必要なバッファは図では省略されている。各ポートに入力するパケットのデスティネーションアドレスがＭＡＣアドレステーブル３００，３０１にあれば、そのアドレスとともに書かれているポートに出力し、なければｕｎｋｎｏｗｎパケットとして、コピーしてすべてのポートに出力する。図中、ＭＡＣＣＤ，ＭＡＣＢＡ，ＭＡＣＡＢ，ＭＡＣＤＣの表示のＭＡＣの後の英文字ＣＤ，ＢＡ等は、デスティネーションアドレスが、Ｃ，Ｂであり、ソースアドレスがＤ，Ａであることを示す。

右側のノードのポート２（３０８）に到着したパケットＭＡＣＢＡは、ＭＡＣアドレステーブル３０１のデスティネーションアドレスＭＡＣＢの出力先ポートであるポート４（３１０）に繋がる左回りリング伝送路３０３に（１）ＭＡＣＢＡとして、送出され、左側のノードのＭＡＣアドレステーブル３００にあるデスティネーションアドレスＭＡＣＢの出力先ポートであるポート２（３０８）に（２）ＭＡＣＢＡとしてドロップされる。

一方、その対向フローである左側のノードのポート２（３０８）に到着したパケットＭＡＣＡＢは、ＭＡＣアドレステーブル（３００）のデスティネーションアドレスＭＡＣＡの出力先ポートであるポート３（３０９）に繋がる右回りリング伝送路３０２に（３）ＭＡＣＡＢとして、送出され、右側のノードのＭＡＣアドレステーブル３０１にあるデスティネーションアドレスＭＡＣＡの出力先ポートであるポート２（３０８）に（４）ＭＡＣＡＢとしてドロップされる。（５）、（６）ＭＡＣＣＤ，および（７）、（８）ＭＡＣＤＣの動作も同様である。

次に、従来技術のＲＰＲのリング動作を図１１に示す。図１１は０系リング伝送路３２１と１系リング伝送路３２０上にノードＡ（３２２），Ｂ（３２３），Ｃ（３２４），Ｄ（３２５）の４つのリングノードを持ち、各リングノードは、そのリングノード識別番号として、それぞれ、ＭＡＣソースアドレスであるＭＡＣＡ，ＭＡＣＢ，ＭＡＣＣ，ＭＡＣＤを持ち、ノードＡには、端末Ｈ（３３０），ノードＢには端末Ｆ（３３１），ノードＣには、端末Ｇ（３３２）が接続されている。端末Ｈ（３３０）のＭＡＣソースアドレスはＭＡＣＨであり、ＩＰソースアドレスはＩＰＨであり，端末ＦのＭＡＣソースアドレスはＭＡＣＦであり、ＩＰソースアドレスはＩＰＦであり，端末ＧのＭＡＣソースアドレスはＭＡＣＣであり、ＩＰソースアドレスはＩＰＣである。

このリング上でのパケット伝送は、端末から到着したパケットに、リング上でそのパケットを転送するために必要なノードＭＡＣソースアドレスとノードＭＡＣデスティネーションアドレスを持つＭＡＣヘッダを付け加えて、行われる。そのための端末ＭＡＣヘッダにノード間転送用のノードＭＡＣヘッダを付けるために必要なヘッダ変換テーブルを各ノードのリングに上がる入り口で持っている。

その変換テーブルは、各端末からノードに最初に到着した時に学習して持つ必要がある。これは端末から到着するＡＲＰパケットにより行われるもので、この従来例の図はその動作を示したものである。以下にその動作を示す。

端末Ｈ（３３０）から、端末Ｆ（３３１）宛ての端末ＦへのＩＰデスティネーションアドレスであるＩＰＦを持ち、ＭＡＣデスティネーションアドレスがオール１であり、端末ＨのＭＡＣソースアドレスであるＭＡＣＨとＩＰソースアドレスであるＩＰＨを持つ、ＡＲＰパケット（１）ＡＲＰ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈが、リングノードＡ（３２２）に到着した場合、ノードＡ（２２）は、そのパケットの宛先が分からないため、そのＭＡＣパケットに、ブロードキャストパケット表示であるオール１のＭＡＣデスティネーションアドレスとノードＡのＭＡＣソースアドレスであるＭＡＣＡのＭＡＣヘッダを付けたパケット、（２）Ｂｒｏａｄｃａｓｔ，ＭＡＣ，ａｌｌ１，Ａ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈを、両系リングまたは片系リングに送出する。

そのパケットは、各ノードＢ（３２３），ノードＣ（３２４），ノードＤ（３２５）でコピーされてドロップされる。各ノードでドロップされたそのパケットは、そのノードの出口に、そのパケットの外側ＭＡＣソースアドレスであるＭＡＣＡと端末ＭＡＣソースアドレスであるＭＡＣＨのヘッダ変換表を作成してから、外側のＭＡＣヘッダが取り除かれて、（３）ＡＲＰ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈとして、下位ドロップ伝送路に送出される。そのパケットは、そのパケットの宛先ＩＰアドレスであるＩＰＦが端末のＩＰソースアドレスと一致する端末Ｆ（３３１）だけが、そのパケットを取り込み、ＡＲＰ応答パケット、（４）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，ＦをノードＢに送出する。

ノードＢ（３２３）はその端末パケットのＭＡＣデスティネーションアドレスから、宛先リングノードＭＡＣアドレスをヘッダ変換表から検索するともに、その端末Ｈ，端末Ｆ，ノードＡの関係を記したその端末間接続に関するヘッダ変換表を完成させ、その端末パケットに、リングノード間転送用のＭＡＣヘッダ、ＭＡＣ，Ａ，Ｂを付け、（５）ＭＡＣ，Ａ，Ｂ，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，Ｆ、として１系リング（３２０）に送出する。その際、ノードＢ（３２３）は、宛先であるノードＡ（３２２）への最短経路を前もって知っているため、そのパケットを１系リングに送出する。その１系リングに上がったパケットは、そのパケットの宛先であるノードＡ（３２２）でドロップされ、そのドロップ点出口で、そのパケットから、端末Ｈ，端末Ｆ，ノードＢの関係を記したその端末間接続に関するヘッダ変換表を完成させてから、外側のＭＡＣヘッダが除去されて、端末Ｈに、（６）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＦＨ，Ｆとして、送出される。以後、端末Ｈと端末Ｆ間のこのリングを介してのパケット転送は、ノードＡとノードＢに作成した前記ヘッダ変換テーブルを用いて、行われる。

図１２は、従来技術であるＲＰＲにおける、各ノードのＭＡＣ変換テーブルが完成後の、その場合のユニキャストパケットの転送動作を示したものである。この図では、ノードＡ（３２２）に端末Ｅ（３３３）と端末Ｈ（３３０）が接続され、ノードＢ（３２３）に端末Ｆ（３３１）が接続され、ノードＣ（３２４）に端末Ｇ（３３２）が接続され、端末Ｈと端末Ｆ間、端末Ｅと端末Ｇ間でパケット転送が行われている様子を示している。

図１２では、各リング上に端末間でリングノードを介して転送されるパケットのＭＡＣヘッダが記されている。各端末は、ノードＡ，ノードＢ，ノードＣのヘッダ変換テーブルに示した、送信元端末ＭＡＣアドレス、送信先端末ＭＡＣアドレス、送信元ノードＭＡＣアドレス、送信先ノードＭＡＣアドレスの関係表を用いて、各ノードのリングに上がる際、ヘッダ変換を行って、パケット転送する。

次に、従来例のＭＡＣ動作するリングのノード装置を図１３に示す。図１３は、特願２０１２−２０６０１１（パケット転送法およびノード装置）に開示されているもので、パスまたは１フロー用のパケット伝送に用いられる例で、現用、予備のドロップアドレステーブルを持つ例である。図１３において、６０９は現用ドロップアドレステーブル、６１０は予備ドロップアドレステーブルであり、６００は、０系リング伝送路、６０１は１系リング伝送路、６０２はＡＤＤ伝送路、６０３はＤＲＯＰ伝送路、６０４はＭＡＣＢＡ（Ｂは宛先ＭＡＣアドレス、Ａは送信元ＭＡＣアドレス）、６０５はＭＡＣＡＢ，６０６は、０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０７は、１系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０８は、パケット振り分け回路（ＢＵＦ付）である。以下に、動作を示す。

ＡＤＤ伝送路６０２からノードに入力したパケットＭＡＣＢＡ６０４は、パケット振り分け回路６０８で、そのパケットのソースアドレスが読み取られ、そのアドレスが現用のドロップアドレステーブル６０９に無ければ、そのテーブルにそのソースアドレスを書き込み、ある場合は、そのまま、そのパケットのソースアドレスＡの最下位ビット（この例では０）の示す０系リング伝送路６００に送出される。

一方、リング上からこのノードに到着するパケットは、ヘッダ読み取り回路６０６または６０７で、そのパケットのデスティネーションアドレスが読み取られ、そのアドレスが最初に現用側のドロップアドレステーブル６０９に有るか検索し、有れば、そのパケットをドロップし、無ければ、予備のドロップアドレステーブル６１０を検索し、有れば、ドロップし、無ければ、そのパケットはそのまま、その出力リング伝送路にスルーして、送出される。

この例では、１系リング伝送路６０１から、ＭＡＣＡＢ６０５がノードに到着する例で、そのデスティネーションアドレスＡが現用ドロップアドレステーブル６０９にあるので、そのパケットは、ＤＲＯＰ伝送路６０３に送出される。このような動作で、予備のドロップアドレステーブル６１０が一定時間以上、検索において、ヒットすることが無い場合には、予備ドロップアドレステーブル６１０内のソースアドレスが古くなったものと判断し、そのテーブル内の全メモリをクリアするとともに、予備ドロップアドレステーブル６１０を現用ドロップアドレステーブルとし、これまで現用であったドロップアドレステーブル６０９を予備ドロップアドレステーブルに変更する。この例ではＭＡＣテーブルには、ドロップアドレスしかなく、動作が簡単化されている。

次に、従来の多段ツリー状リング網の一筆書き動作例を図１４に示す。この例は、特願２０１２−２０６０１１（パケット転送法およびノード装置）に開示されているもので、パスまたは１フローＭＡＣパケットを転送する小規模網の一筆書き多段リング・ツリー網の例である。この網には、サーバから最上位リングエッジまで、片経路設定パケットにより片経路が設定されている状態で、端末がサーバに接続する手順を示している。図１４において、右側の最下位リングに収容されたサーバは、ＭＡＣアドレスＭＡＣＳＢ（ＳＢのＳはソースアドレスであることを示し、Ｂはそのソースアドレスである）を持ち、（１）’ＭＡＣ○Ｂ０（片経路設定パケット）（○はＭＡＣデスティネーションアドレスがオール０であることを示す）を送出し、最下位リングの入り口にあるドロップアドレステーブルに、ソースアドレスＢを残す。

このソースアドレスは、０系リング、１系リング対応にある２つのドロップアドレステーブルに設定される。このパケットのＭＡＣソースアドレスの最下位ビットは０なので、０系リングに上がり、そのリング上に１周しても宛先がないので、（２）’ＭＡＣ○Ｂ０（片経路設定パケット）に、元のリングに上がったノードで多周回ビットが付与される。そのパケットである（３）’ＭＡＣ○Ｂ０多周回ビット付きは、上位リングに上がるノードで、多周回ビットが付いていることで、判断されて、（３）’ＭＡＣ○Ｂ０の多周回ビット除去後ドロップして、上位リングに上がる。

上位リングでも、最下位リングと同様に動作して、図に示すように、最上位リングに上がる出口ノードで、（６）’ＭＡＣ○Ｂ０の多周回ビットを除去してドロップして、図の（７）’ＭＡＣ○Ｂ０に示すように、最上位リングに上がり、そのリング入り口にあるドロップアドレステーブルに、ソースアドレスを書き込んだ後、そのパケットは廃棄される。

一方、ＭＡＣソースアドレスＣを持つ端末ＭＡＣＳＣは、サーバＢ宛ての、（１）ＭＡＣＢＣ０発呼パケットを最下位リングに送出し、そのリングのドロップアドレステーブルにソースアドレスＣを残して、そのパケットのソースアドレスの最下位ビットの示す０系リングに上がる。この場合も、このパケットの宛先はリング上に無いので、１周して、元のＡＤＤノードに戻ったノードで多周回ビットが付与され、そのパケットは上位リングに上がるノードでドロップして、上位リングに上がる。

これらの動作は、図中、（１）から（１０）に記されており、上記、サーバからのパケットと同様に動作するので、説明を省略する。（１０）において、上記説明した、サーバからの片経路設定パケットにより設定された経路に接続されるので、それ以後は、その経路により、サーバまで、到達し、サーバのサービスが行われる。

特開２０００−１５１６１７号公報特開２００２−３３４１１４号公報特願２０１２−２０６０１１号公報

ＩＥＥＥ８０２．１７ＲＰＲ（ＲｅｓｉｌｉｅｎｔＰａｃｋｅｔＲｉｎｇ）

従来のドロップアドレスメモリとしての従来例特開２０００−１５１６１７は到着したパケットのＭＡＣアドレスを到着した順にテーブルに記憶する方法に比べて、記憶動作が簡単化されているが、それは到着したパケットの下位ＭＡＣアドレス１６ビットの示す第１テーブルのＭＡＣアドレスデータ記憶エリアにまだ全ＭＡＣアドレスビットが記憶されていない場合であり、既に違う全ＭＡＣアドレスビットビットが記憶されている場合には、そのアドレスのインデックスエリアに記憶先が記憶されている第２テーブルのアドレス位置を検索し、そこに到着したパケットの全ＭＡＣアドレスビットが記憶されていなければ、そのアドレスに到着パケットのＭＡＣアドレスを記憶する。もし、そこに既に違う全ＭＡＣアドレスビットが記憶されている場合には、空きエリアを探してそこに、全ＭＡＣアドレスビットを記憶し、そのアドレスを前のインデックスエリアに記憶する。このように、次々と記憶エリアをたどらなければ、記憶も、記憶読み出しもできないため、到着パケットのＭＡＣアドレス処理に時間がかかる問題がある。そのため、そのため、パケット処理数の多い高速なＭＡＣスイッチおよび記憶するＭＡＣアドレス数の多いＭＡＣスイッチには使えない問題がある。

また、従来のドロップアドレスメモリとしての従来例特開２００２−３３４１１４は、ハッシュ関数により、ＭＡＣアドレスの検索が高速になるが、受信ＭＡＣアドレスのハッシュ値であるアドレスビットの示すアドレスの格納されているＭＡＣアドレスと受信ソースＭＡＣアドレスが一致しない場合には、エントリテーブルのＭＡＣアドレスを変更する必要があり、誤動作の可能性が出る。また、受信したデスティネーションアドレスのＭＡＣアドレスのハッシュ値が指定したエントリテーブルのＭＡＣアドレスと受信デスティネーションアドレスのＭＡＣアドレスが一致しない場合には、フラッディングが必要となり、網が輻輳する原因となる問題がある。

またアドレスビットを１８ビットにして、エントリテーブルを拡張することも可能であるが、その場合においても、エントリテーブルの格納データ領域が大きいため、エントリテーブルの持つアドレス空間を大きくできない問題がある。このため、従来のＭＡＣエントリ数は１６０００程度に限られ、ＬＡＮ，ＭＡＮへの適用はあるが、上位網には適用できない問題があった。

また、リングに適用する従来のＭＡＣ形動作をするノード装置として図１０に示すＭＡＣスイッチのＭＡＣアドレステーブルは、ノードの全ポートのＭＡＣソースアドレスを学習しなければならず、動作が複雑になるため、高速動作ができない問題があった。
また、従来のリング技術としてのＩＥＥＥ８０２．１７ＲＰＲ（ＲｅｓｉｌｉｅｎｔＰａｃｋｅｔＲｉｎｇ）図１１、図１２は特殊のＲＰＲヘッダを用い、ＲＰＲヘッダにはＤＲＯＰノード番号が必要であり、その学習に時間がかかる。また、その変換テーブルＦＤＢ（ＦｏｒｗａｒｄｉｎｇＤａｔａｂａｓｅ）を作成後も端末から受信したパケットはこのテーブルを見て、ＤＲＯＰ先ノードのＭＡＣアドレスを持つヘッダを付ける必要があり、変換に時間がかかる。

ＲＰＲは制御パケットをリングノード間で転送することにより、各ノードはリング上の他のノードの位置情報を持っており、ＤＲＯＰノードまでの最短経路が分かる。しかし、他リングと接続するためには、他リングＩＤをパケットに設定する必要があり、その学習に時間がかかる。それゆえにＲＰＲは基本的に単一２重リング以外への適用が難しいので、ＭＡＮ，ＬＡＮへの適用例はあるが、大規模網への適用例はない。

また、ＲＰＲはカプセル化したことで、リング上では、高速転送可能となったが、他リングに接続するためには、他リング入り口ノードで再度リングドロップノードを学習する必要があり、本質的に問題がある。

また、ＲＰＲはカプセル化しているため、パス接続のリングでもあるが、リング外から入力するパス構成のパケットはリング内ではさらにリングヘッダでカプセル化しなければリング上を転送できない問題があった。

また、リングの従来技術である特願２０１２−２０６０１１の図１３、図１４に示した従来のＭＡＣ動作リングは、ノード装置が簡単化され、高速動作が可能であるが、ＭＡＣアドレス４８ビットを収容するには、ＲＡＭ，ＳＲＡＭ，ＣＡＭのようなメモリは使用できないため、コストが高くなる欠点があった。そのため、ＭＡＣアドレステーブルを使用するしかなく、そのため、多数のＭＡＣアドレスを収容できない問題があった。

本発明は、上記従来技術の問題点を鑑みて成されたもので、その目的とする所は、アドレス空間の広いメモリを使用可能とするドロップアドレスメモリを提供することおよびそれを用いたリング網を提供するところにある。

本発明（１）によれば、第１のＩＰアドレスからなる１連のビット列およびその第１のＩＰアドレスからなる１連のビット列と組の第２の１連のビット列を複数組記録するドロップアドレスメモリにおいて、ドロップアドレスメモリは、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１、第２、第３の３つのメモリを持ち、ドロップアドレスメモリに対象とする第１、第２の１連のビット列を記録する場合は、その第１の１連のビット列の必要とする一定数のビット列を採取した第１の分割１連のビット列と、その第２の１連のビット列の必要とする上位ビット列を採取した第２の分割１連のビット列と、その第２の１連のビット列の必要とする下位ビット列を採取した第３の分割１連のビット列とに分け、第１のメモリの前記第１の分割１連のビット列で指定されるアドレスに１を書き込み、かつ第２のメモリの前記第２の分割１連のビット列で指定されるアドレスに１を書き込み、かつ第３のメモリの前記第３の分割１連のビット列で指定されるアドレスに１を書き込む機能を持ち、ドロップアドレスメモリに対象とする第１、第２の１連のビット列が記録されているか確認する場合は、その第１の１連のビット列の必要とする一定数のビット列を採取した第１の分割１連のビット列と、その第２の１連のビット列の必要とする上位ビット列を採取した第２の分割１連のビット列と、その第２の１連のビット列の必要とする下位ビット列を採取した第３の分割１連のビット列とに分け、前記第１のメモリを前記第１の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、前記第２のメモリを前記第２の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、前記第３のメモリを前記第３の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされる場合は、対象とする第１、第２の１連のビット列が記録されていると判断し、それ以外は対象とする第１、第２の１連のビット列が記録されていないと判断する機能を持つことを特徴とする複数の第１の１連のビット列および第２の１連のビット列を記録するドロップアドレスメモリを提供する。

好ましくは、本発明（２）においては、上記本発明（１）において、この１連のビット列記憶回路に用いるメモリ内の各メモリセルは、少数ビットのアップカウンタ構成で、そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し信号のＡＮＤ出力と書き込み時の入力データ１のＯＲ出力で、そのカウンタを１にセットし、一定時間毎に１カウントアップし、そのカウンタがオーバーフローした場合には、１にセットされるまで、カウントアップできない構造のカウンタであることを特徴とするドロップアドレスメモリに用いるメモリを提供する。

また、好ましくは、本発明（３）においては、上記本発明（１、２）において、
第２の１連のビット列はＭＡＣアドレスであることができる。
また、好ましくは、本発明（４）においては、上記本発明（１、２）において、第２の１連のビット列は携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列であることができる。

また、好ましくは、本発明（５）においては、上記本発明（１、２）において、
第２の１連のビット列は固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列であることができる。

また、好ましくは、本発明（６）においては、上記本発明（３）において、ドロップアドレスメモリを１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチはＭＡＣアドレステーブルを持ち、そのスイッチから、そのノードにＩＰアドレス及びＭＡＣアドレスを持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよびＭＡＣソースアドレスをドロップアドレスメモリに記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが、そのノードのドロップアドレスメモリに記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが、そのノードのドロップアドレスメモリに記録されていない場合は、そのパケットは、そのノードをスルーすることを特徴とするリングノードにドロップアドレスメモリを持つリング網を提供する。

また、好ましくは、本発明（７）においては、上記本発明（４）において、ドロップアドレスメモリを１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチから、そのノードにＩＰアドレス及び携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列を持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよび送信元携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列をドロップアドレスメモリに記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのＩＰデスティネーションアドレスおよび送信先携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよび送信先携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されていない場合は、そのパケットは、そのノードをスルーすることを特徴とするリングノードにドロップアドレスメモリを持つリング網を提供する。

好ましくは、本発明（８）においては、上記本発明（５）において、ドロップアドレスメモリを１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチから、そのノードにＩＰアドレス及び固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列を持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよび送信元固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列をドロップアドレスメモリに記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのＩＰデスティネーションアドレスおよび送信先固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよび送信先固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されていない場合は、そのパケットは、そのノードをスルーすることを特徴とするリングノードにドロップアドレスメモリを持つリング網を提供する。

また、好ましくは、本発明（９）においては、上記本発明（３）において、ドロップアドレスメモリを２重リング網をツリー状に多段に多数接続した網の各リングノードに置き、さらに、最下位リングに接続されるサーバは、そのサーバのＩＰソースアドレスおよびＭＡＣソースアドレスを持つ片経路設定パケットを、一度または定期的に、そのサーバの接続される最下位リングのノードから最上位リングのノードまで、リングの入口にあるドロップアドレスメモリにそのパケットのＩＰソースアドレスおよびＭＡＣソースアドレスを１連のビット列として記録する構成であり、その最下位リングノードに接続される端末を収容したスイッチはＭＡＣアドレステーブルを持ち、そのスイッチから、その最下位リングノードにＩＰアドレス及びＭＡＣアドレスを持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよびＭＡＣソースアドレスを１連のビット列としてドロップアドレスメモリに記録して、そのＩＰソースアドレスまたはＭＡＣソースアドレスの最下位ビットの示すリングまたはそのパケットの持つＡＤＤ伝送路選択ビットの示すリングに上がり、リング上に宛先が無ければ、ドロップアドレステーブルにそのパケットのＩＰソースアドレスとＭＡＣソースアドレスのあるＡＤＤノードに戻った場合に、そのパケットに多周回ビットが付けられて、多周回ビットの付いたパケットは、上位リングに上がるノードで上位リングに上がり、リング入口のドロップアドレスメモリにそのパケットのＩＰソースアドレスおよびＭＡＣソースアドレスを残す構成で、リング上にそのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが書かれたドロップアドレスメモリのあるノードでドロップして、そのパケットは、サーバに到達し、サーバからは、サーバに到達した逆経路で送信端末に到達して、通信することを特徴とするドロップアドレスメモリを持つリング網におけるパケット転送法を提供する。

以上、説明したように、本発明は、ドロップアドレスメモリに付加情報を記録することはできないが、特願２０１２−２０６０１１に記載されているように、ＩＰアドレステーブルがポート番号記述を必要とせず、単にリングからドロップするデスティネーションアドレスのみを記載するドロップアドレスメモリには利用できる。

また、本発明のドロップアドレスメモリは、記録すべきデータが１のみであるため、アドレスを記録するメモリのアドレス空間を大きくでき、かつ、そのドロップアドレスメモリを地域毎にアドレスの異なるＩＰアドレスの記録と個々のＭＡＣアドレスまたは固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列または携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列に用いるため、そのビット列の記録において、誤一致ビット列の無い記録が可能であるので、広範囲のアドレス記録を間違いなくできる利点がある。

本発明は、以上、説明したように、ドロップアドレスメモリに付加情報を記録することはできないが、特願２０１２−２０６０１１に記載されているように、ＩＰアドレステーブルがポート番号記述を必要とせず、単にリングからドロップするデスティネーションアドレスのみを記載するドロップアドレスメモリには利用できる。

本発明の第１実施例のＩＰソースアドレスおよびＭＡＣソースアドレスのドロップアドレスメモリへの記録動作を説明するための図である。本発明の第１実施例のＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスのドロップアドレスメモリへの記録有無を確認する動作を説明するための図である。本発明の第１実施例のドロップアドレスメモリに用いるメモリ内のメモリセルの構成例を説明するための図である。本発明の第２実施例のＩＰソースアドレスおよびＭＡＣソースアドレスのドロップアドレスメモリへの記録動作を説明するための図である。本発明の第２実施例のＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスのドロップアドレスメモリへの記録有無を確認する動作を説明するための図である。本発明の第３実施例のドロップアドレスメモリを用いたリング網の動作を説明するための図である。本発明の第４実施例のドロップアドレスメモリを用いたツリー状リング網の動作を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。従来技術を説明するための図である。

本発明の第１実施例を図１、図２、図３により説明する。この実施例は、ＩＰアドレス及びＭＡＣアドレスをドロップアドレスメモリに記録する例である。図１は、ＩＰ下位ソースアドレスおよびＭＡＣソースアドレスを書き込む例、図２はそのドロップアドレスメモリに書き込まれたアドレスをＩＰ下位デスティネーションアドレスおよびＭＡＣデスティネーションアドレスとして読み出す例、図３は、ドロップアドレスメモリに用いるメモリ内のメモリセルの構成例を説明するための図を示す。その記録に用いるメモリとしては、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ），ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ），ＣＡＭ（ＣｏｎｔｅｎｔｓＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）等のメモリが利用できる。

図１において、１は、第１のメモリ、２は第２のメモリ、３は第３のメモリ、４はＡＮＤ回路、５は３２ビットの受信ＩＰソースアドレスと４８ビットの受信ＭＡＣソースアドレス、６は、そのＩＰソースアドレスとＭＡＣソースアドレスの分割回路、７は２４ビットの第１の分割ＩＰ下位ソースアドレスの書き込みアドレス、８は、２４ビットの第２の分割ＭＡＣ上位ソースアドレスの書き込みアドレス、９は、２４ビットの第３の分割ＭＡＣ下位ソースアドレスの書き込みアドレス、１０は、書き込みデータ１、１１は、書き込み信号である。

以下動作を説明する。

第１のＩＰアドレスからなる１連のビット列およびその第１のＩＰアドレスからなる１連のビット列と組のＭＡＣアドレスからなる第２の１連のビット列を複数組記録するドロップアドレスメモリにおいて、ドロップアドレスメモリは、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１、第２、第３の３つのメモリを持ち、ドロップアドレスメモリに対象とする第１、第２の１連のビット列を記録する場合は、その第１の１連のビット列であるＩＰソースアドレスの下位ソースアドレスの一定数のビット列を採取した第１の分割ＩＰ下位ソースアドレスと、その第２の１連のビット列であるＭＡＣソースアドレスの上位ビット列を採取した第２の分割ＭＡＣ上位ソースアドレスと、そのＭＡＣソースアドレスの下位ビット列を採取した第３の分割ＭＡＣ下位ソースアドレスとに分け、第１のメモリの第１の分割ＩＰ下位ソースアドレスで指定されるアドレスに１を書き込み、かつ第２のメモリの第２の分割ＭＡＣ上位ソースアドレスで指定されるアドレスに１を書き込み、かつ第３のメモリの第３の分割ＭＡＣ下位ソースアドレスで指定されるアドレスに１を書き込む。

次に、図２を説明する。図２において、１の第１のメモリ、２の第２のメモリ、３の第３のメモリ、４のＡＮＤ回路は図１と同じである。１２は３２ビットの受信ＩＰデスティネーションアドレスと４８ビットの受信ＭＡＣデスティネーションアドレス、１３は、そのＩＰデスティネーションアドレスとＭＡＣデスティネーションアドレスの分割回路、１４は２４ビットの第１の分割ＩＰ下位デスティネーションアドレスの読み出しアドレス、１５は、２４ビットの第２の分割ＭＡＣ上位デスティネーションアドレスの読み出しアドレス、１６は、２４ビットの第３の分割ＭＡＣ下位デスティネーションアドレスの読み出しアドレス、１７は、読み出し信号、１８は出力データ信号である。

次に動作を説明する。

ドロップアドレスメモリに対象とする第１、第２の１連のビット列が記録されているか確認する場合は、その第１の１連のビット列であるＩＰデスティネーションアドレスの下位デスティネーションアドレスの一定数のビット列を採取した第１の分割ＩＰ下位デスティネーションアドレスと、その第２の１連のビット列であるＭＡＣデスティネーションアドレスの上位ビット列を採取した第２の分割ＭＡＣ上位デスティネーションアドレスと、そのＭＡＣデスティネーションアドレスの下位ビット列を採取した第３の分割ＭＡＣ下位デスティネーションアドレスとに分け、第１のメモリを第１の分割ＩＰ下位デスティネーションアドレスで指定されるアドレスで読んだ場合に１が読みだされ、かつ、第２のメモリを第２の分割ＭＡＣ上位デスティネーションアドレスで指定されるアドレスで読んだ場合に１が読みだされ、かつ、第３のメモリを第３の分割ＭＡＣ下位デスティネーションアドレスで指定されるアドレスで読んだ場合に１が読みだされる場合は、対象とする第１、第２の１連のビット列が記録されていると判断し、それ以外は対象とする第１、第２の１連のビット列が記録されていないと判断する。

次に、第１実施例のメモリ内のメモリセル構成例である図３の説明をする。図３は、図１、図２で用いたメモリ内のメモリセルの構成例を示したもので、書き込まれたアドレスデータが、一定時間以上アクセスされない、すなわち、アドレス読み出し処理でヒットしない場合には、データが消去される機能をカウンタにより実現するもので、従来の１ＭＡＣアドレス毎にタイマーが必要である場合とは異なる。

図３において、６０はカウンタの１段目のフリップフロップで、セット入力とカウントアップ入力を持つ。６１は、カウンタの２段目のフリップフロップでリセット入力を持つ。６２は、カウンタの３段目のフリップフロップで、リセット入力を持ち、オーバーフロー信号７６を出力する。各段のフリップフロップ出力は次段のフリップフロップ入力に入力されるが、図では図示するのを省略している。６３は、カウンタの１段目のフリップフロップの出力、６４は、カウンタの２段目のフリップフロップの出力、６５は、カウンタの３段目のフリップフロップの出力、６６は６３，６４，６５を入力するＯＲ回路、７０はＯＲ回路６６の出力で、このメモリセルの出力６７となる。６８は、書き込みデータ１、６９は、アドレスデータ読み出し信号である。

７０は、カウンタの各フリップフロップ出力のＯＲ信号、７１はＡＮＤ回路、７２はＯＲ回路、７２のＯＲ回路出力は、７３のカウンタの１段目のフリップフロップ６０のセット信号と、カウンタの２段目、３段目のフリップフロップ６１、６２のリセット入力信号と、セット、リセット形フリップフロップ７５のセット入力信号７７になる。７４は、記憶データ消去用カウントアップ一定周期信号、７６は、カウンタのオーバーフロー信号で、セット、リセット形フリップフロップ７５のリセット入力信号、７８は、ＡＮＤ回路で、その出力７９はカウンタのカウントアップ入力信号になる。

以下に、この回路メモリセルの動作を説明する。カウンタのカウンタ値が０の場合には、カウンタ出力ＯＲ信号７０が０となるので、アドレスデータ読み出し信号６９が１でも、ＡＮＤ回路７１の出力が０となるので、カウンタは書き込みデータ１（６８）が入力されない限り、セット入力されない。しかし、セットリセット形フリップフロップ７５の初期状態の出力が１である場合には、記憶データ消去用カウントアップ一定周期信号７４が入力されると、カウンタはカウントアップする。

しかし、このメモリセルはアドレス指定されていないので、カウンタの値はメモリ外部には出力されない。信号７４の入力でカウンタは、カウントアップし、オーバーフローすると、その信号７６が、セットリセット形フリップフロップ７５をリセットするので、信号７４はＡＮＤ回路７８で、遮断され、カウンタは、カウンタ値０のまま、動作を停止する。その状態で、書き込みデータ１（６８）が入力されると、カウンタはカウント値１に設定されると同時に、セットリセット形フリップフロップ７５もセット状態にするので、記憶データ消去用カウントアップ一定周期信号７４が有効となり、カウンタはカウントアップ開始される。

しかし、信号７４の周期時間は長いため、カウンタがオーバーフローする前に、書き込みデータ１（６８）か、アドレスデータ読み出し信号６９とカウンター出力ＯＲ信号のＡＮＤ信号が入力し、カウンタのカウント値を１に戻すので、記憶データは、このメモリセルへのアクセスがある限り、維持される。長時間アクセスが無い場合には、カウンタがオーバーフローし、記憶データは消去される。記憶データ消去用カウントアップ一定周期信号７４は、メモリ内の全メモリセルに共通に与えられるため、このメモリの動作は簡単になり、かつ、メモリセル毎のデータ消去が可能となる。

次に、本発明の第２実施例を図４、図５により説明する。この実施例は、ＩＰアドレス及びＭＡＣアドレスをドロップアドレスメモリに記録する例である。図４は、ＩＰ上位ソースアドレスおよびＭＡＣソースアドレスを書き込む例、図２はそのドロップアドレスメモリに書き込まれたアドレスをＩＰ上位デスティネーションアドレスおよびＭＡＣデスティネーションアドレスとして読み出す例を示す。その記録に用いるメモリとしては、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ），ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ），ＣＡＭ（ＣｏｎｔｅｎｔｓＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）等のメモリが利用できる。

図４において、１は、第１のメモリ、２は第２のメモリ、３は第３のメモリ、４はＡＮＤ回路、５は３２ビットの受信ＩＰソースアドレスと４８ビットの受信ＭＡＣソースアドレス、６は、そのＩＰソースアドレスとＭＡＣソースアドレスの分割回路、２０は２４ビットの第１の分割ＩＰ上位ソースアドレスの書き込みアドレス、８は、２４ビットの第２の分割ＭＡＣ上位ソースアドレスの書き込みアドレス、９は、２４ビットの第３の分割ＭＡＣ下位ソースアドレスの書き込みアドレス、１０は、書き込みデータ１、１１は、書き込み信号である。

以下動作を説明する。

第１のＩＰアドレスからなる１連のビット列およびその第１のＩＰアドレスからなる１連のビット列と組のＭＡＣアドレスからなる第２の１連のビット列を複数組記録するドロップアドレスメモリにおいて、ドロップアドレスメモリは、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１、第２、第３の３つのメモリを持ち、ドロップアドレスメモリに対象とする第１、第２の１連のビット列を記録する場合は、その第１の１連のビット列であるＩＰソースアドレスの上位ソースアドレスの一定数のビット列を採取した第１の分割ＩＰ下位ソースアドレスと、その第２の１連のビット列であるＭＡＣソースアドレスの上位ビット列を採取した第２の分割ＭＡＣ上位ソースアドレスと、そのＭＡＣソースアドレスの下位ビット列を採取した第３の分割ＭＡＣ下位ソースアドレスとに分け、第１のメモリの第１の分割ＩＰ上位ソースアドレスで指定されるアドレスに１を書き込み、かつ第２のメモリの第２の分割ＭＡＣ上位ソースアドレスで指定されるアドレスに１を書き込み、かつ第３のメモリの第３の分割ＭＡＣ下位ソースアドレスで指定されるアドレスに１を書き込む。

次に、図５を説明する。図５において、１の第１のメモリ、２の第２のメモリ、３の第３のメモリ、４のＡＮＤ回路は図４と同じである。１２は３２ビットの受信ＩＰデスティネーションアドレスと４８ビットの受信ＭＡＣデスティネーションアドレス、１３は、そのＩＰデスティネーションアドレスとＭＡＣデスティネーションアドレスの分割回路、２１は２４ビットの第１の分割ＩＰ上位デスティネーションアドレスの読み出しアドレス、１５は、２４ビットの第２の分割ＭＡＣ上位デスティネーションアドレスの読み出しアドレス、１６は、２４ビットの第３の分割ＭＡＣ下位デスティネーションアドレスの読み出しアドレス、１７は、読み出し信号、１８は出力データ信号である。

次に動作を説明する。

ドロップアドレスメモリに対象とする第１、第２の１連のビット列が記録されているか確認する場合は、その第１の１連のビット列であるＩＰデスティネーションアドレスの下位デスティネーションアドレスの一定数のビット列を採取した第１の分割ＩＰ上位デスティネーションアドレスと、その第２の１連のビット列であるＭＡＣデスティネーションアドレスの上位ビット列を採取した第２の分割ＭＡＣ上位デスティネーションアドレスと、そのＭＡＣデスティネーションアドレスの下位ビット列を採取した第３の分割ＭＡＣ下位デスティネーションアドレスとに分け、第１のメモリを第１の分割ＩＰ上位デスティネーションアドレスで指定されるアドレスで読んだ場合に１が読みだされ、かつ、第２のメモリを第２の分割ＭＡＣ上位デスティネーションアドレスで指定されるアドレスで読んだ場合に１が読みだされ、かつ、第３のメモリを第３の分割ＭＡＣ下位デスティネーションアドレスで指定されるアドレスで読んだ場合に１が読みだされる場合は、対象とする第１、第２の１連のビット列が記録されていると判断し、それ以外は対象とする第１、第２の１連のビット列が記録されていないと判断する。

以上述べた第１、第２実施例のドロップアドレスメモリに付加情報を記録することはできないが、特願２０１２−２０６０１１に記載されているように、ＩＰアドレステーブルがポート番号記述を必要とせず、単にリングからドロップするデスティネーションアドレスのみを記載するドロップアドレスメモリには利用できる。また、本発明のドロップアドレスメモリは、記録すべきデータが１のみであるため、アドレスを記録するメモリのアドレス空間を大きくでき、かつ、そのドロップアドレスメモリを地域毎にアドレスの異なるＩＰアドレスの記録と個々のＭＡＣアドレスまたは固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列または携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列に用いるため、そのビット列の記録において、誤一致ビット列の無い記録が可能であるので、広範囲のアドレス記録を間違いなくできる利点がある。

次に、本発明の第３実施例を図６により説明する。この実施例は、第１に示した実施例のＩＰ下位ソースアドレスおよびＭＡＣソースアドレスの記録回路であるドロップアドレスメモリをリング網に適用した例である。

図６において、８０はリングノード、８１は、ドロップアドレスメモリ、８３は０系リング伝送路、８４は１系リング伝送路、８７はＬ２スイッチ、８９はＭＡＣアドレステーブルである。

以下に動作を説明する。

ドロップアドレスメモリ８１を２重リング網の各ノード８０に置き、そのノード８０に接続されるＬ２スイッチ８７はＭＡＣアドレステーブル８９を持ち、そのスイッチから、そのノード８０にＩＰアドレス及びＭＡＣアドレスを持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよびＭＡＣソースアドレスをドロップアドレスメモリ８１に記録する構成であり、リング上のパケットがリングノード８０に入力した場合には、そのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが、そのノード８０のドロップアドレスメモリ８１に記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが、そのノード８０のドロップアドレスメモリ８１に記録されていない場合は、そのパケットは、そのノードをスルーする動作を行う。

以上説明した実施例３では、ドロップアドレスメモリに記録するＩＰアドレスは、グローバルＩＰアドレスの例であるが、同様にＩＰアドレスをプライベートＩＰアドレスにすれば、企業内のＬＡＮとしてもこのリング網は使用可能である。

以上、説明した第３実施例では、ノード８０にＩＰアドレス及びＭＡＣアドレスを持つパケットが、ＡＤＤされた場合に、そのＩＰソースアドレスおよびＭＡＣソースアドレスをドロップアドレスメモリ８１に記録する例を示したが、ＭＡＣアドレスの代わりに、携帯番号および固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列をドロップアドレスメモリ８１に記録する構成でも、動作可能である。

次に、本発明の第４実施例を図７により説明する。この実施例は、第２に示した実施例のＩＰ上位ソースアドレスおよびＭＡＣソースアドレスの記録回路であるドロップアドレスメモリを多段ツリー状リング網に適用した例である。この網には、サーバから最上位リングエッジまで、片経路設定パケットにより片経路が設定されている状態で、端末がサーバに接続する手順を示している。リング間は０系、１系からドロップしたパケットが一旦合流して、接続先の０系、１系リングに振り分けられる。この実施例では、ＡＤＤされるリングは、そのＩＰパケットのソースアドレスの最下位ビットの示す０系または１系リングが選択される。ドロップアドレスメモリは、０系、１系リングに同じものが用いられ、リング上のパケットがノードに入力した場合に、ドロップアドレスメモリからのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスの読み取り動作の高速化が図られている。

図７において、右側の最下位リングに収容されたサーバは、ＩＰアドレスおよびＭＡＣアドレスの組み合わせアドレスであるＩＭＳＢ（ＩはＩＰアドレス、ＭはＭＡＣアドレス、ＳＢのＳはソースアドレスであることを示し、Ｂは、ＩＰソースアドレスとＭＡＣソースアドレスの組み合わせソースアドレスである）を持ち、（１）’ＩＭ○Ｂ０（片経路設定パケット）（○はＩＰ及びＭＡＣデスティネーションアドレスがオール０であることを示す）を送出し、最下位リングの入り口にあるドロップアドレスメモリに、ＩＰおよびＭＡＣの組み合わせソースアドレスＢを残す。このソースアドレスは、０系リング、１系リング対応にある２つのドロップアドレスメモリに設定される。

このパケットのＩＰソースアドレスの最下位ビットは０なので、０系リングに上がり、そのリング上に１周しても宛先がないので、（２）’ＩＭ○Ｂ０（片経路設定パケット）に、元のリングに上がったノードで多周回ビットが付与される。そのパケットである（３）’ＩＭ○Ｂ０多周回ビット付きパケットは、上位リングに上がるノードで、多周回ビットが付いていることで、判断されて、（３）’ＩＭ○Ｂ０の多周回ビット除去後ドロップして、上位リングに上がる。上位リングでも、最下位リングと同様に動作して、図に示すように、最上位リングに上がる出口ノードで、（６）’ＩＭ○Ｂ０の多周回ビットを除去してドロップして、図の（７）’ＩＭ○Ｂ０に示すように、最上位リングに上がり、そのリング入り口にあるドロップアドレスメモリに、ＩＰおよびＭＡＣソースアドレスを書き込んだ後、そのパケットは廃棄される。

一方、ＩＰソースアドレスおよびＭＡＣソースアドレスの組み合わせアドレスであるＣを持つ端末ＩＭＳＣは、サーバＢ宛ての、（１）ＩＭＢＣ０発呼パケット（ＢはサーバＢのＩＰおよびＭＡＣ組み合わせアドレスを示し、Ｃは端末ＣのＩＰおよびＭＡＣ組み合わせアドレスを示し、０はＩＰソースアドレスの最下位ビットが０であることを示す）を最下位リングに送出し、そのリングのドロップアドレスメモリに組み合わせソースアドレスＣを残して、そのパケットのＩＰソースアドレスの最下位ビットの示す０系リングに上がる。この場合も、このパケットの宛先はリング上に無いので、１周して、元のＡＤＤノードに戻ったノードで多周回ビットが付与され、そのパケットは上位リングに上がるノードでドロップして、上位リングに上がる。これらの動作は、図中、（１）から（１０）に記されており、上記、サーバからのパケットと同様に動作するので、説明を省略する。（１０）において、上記説明した、サーバからの片経路設定パケットにより設定された経路に接続されるので、それ以後は、その経路により、サーバまで、到達し、サーバのサービスを受ける。

１第１のメモリ
２第２のメモリ
３第３のメモリ
４ＡＮＤ回路
５３２ビットの受信ＩＰソースアドレスと４８ビットの受信ＭＡＣソースアドレス
６ＩＰソースアドレスとＭＡＣソースアドレスの分割回路
７２４ビットの第１の分割ＩＰ下位ソースアドレスの書き込みアドレス
８２４ビットの第２の分割ＭＡＣ上位ソースアドレスの書き込みアドレス
９２４ビットの第３の分割ＭＡＣ下位ソースアドレスの書き込みアドレス
１０書き込みデータ１
１１書き込み信号
１２３２ビットの受信ＩＰデスティネーションアドレスと４８ビットの受信ＭＡＣデスティネーションアドレス
１３ＩＰデスティネーションアドレスとＭＡＣデスティネーションアドレスの分割回路
１４２４ビットの第１の分割ＩＰ下位デスティネーションアドレスの読み出しアドレス
１５２４ビットの第２の分割ＭＡＣ上位デスティネーションアドレスの読み出しアドレス
１６２４ビットの第３の分割ＭＡＣ下位デスティネーションアドレスの読み出しアドレス
１７読み出し信号
１８出力データ信号
６０カウンタの１段目のフリップフロップ
６１カウンタの２段目のフリップフロップ
６２カウンタの３段目のフリップフロップ
６３カウンタの１段目のフリップフロップの出力
６４カウンタの２段目のフリップフロップの出力
６５カウンタの３段目のフリップフロップの出力
６６６３，６４，６５を入力するＯＲ回路
７０ＯＲ回路６６の出力
６７メモリセルの出力信号
６８書き込みデータ１
６９アドレスデータ読み出し信号
７１ＡＮＤ回路
７２ＯＲ回路
７３カウンタの１段目のフリップフロップ６０のセット信号
７５セット、リセット形フリップフロップ
７４記憶データ消去用カウントアップ一定周期信号
７６カウンタのオーバーフロー信号
７８ＡＮＤ回路
７９カウンタのカウントアップ信号
２０２４ビットの第１の分割ＩＰ上位ソースアドレスの書き込みアドレス
２１２４ビットの第１の分割ＩＰ上位デスティネーションアドレスの読み出しアドレス
８０リングノード
８１ドロップアドレスメモリ
８３０系リング伝送路
８４１系リング伝送路
８７Ｌ２スイッチ
８９ＭＡＣアドレステーブル

Claims

第１のＩＰアドレスからなる１連のビット列およびその第１のＩＰアドレスからなる１連のビット列と組の第２の１連のビット列を複数組記録するドロップアドレスメモリにおいて、
ドロップアドレスメモリは、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１、第２、第３の３つのメモリを持ち、
ドロップアドレスメモリに対象とする第１、第２の１連のビット列を記録する場合は、その第１の１連のビット列の必要とする一定数のビット列を採取した第１の分割１連のビット列と、その第２の１連のビット列の必要とする上位ビット列を採取した第２の分割１連のビット列と、その第２の１連のビット列の必要とする下位ビット列を採取した第３の分割１連のビット列とに分け、
第１のメモリの前記第１の分割１連のビット列で指定されるアドレスに１を書き込み、かつ
第２のメモリの前記第２の分割１連のビット列で指定されるアドレスに１を書き込み、かつ
第３のメモリの前記第３の分割１連のビット列で指定されるアドレスに１を書き込む
機能を持ち、
ドロップアドレスメモリに対象とする第１、第２の１連のビット列が記録されているか確認する場合は、その第１の１連のビット列の必要とする一定数のビット列を採取した第１の分割１連のビット列と、その第２の１連のビット列の必要とする上位ビット列を採取した第２の分割１連のビット列と、その第２の１連のビット列の必要とする下位ビット列を採取した第３の分割１連のビット列とに分け、
前記第１のメモリを前記第１の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、
前記第２のメモリを前記第２の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされ、かつ、
前記第３のメモリを前記第３の分割１連のビット列で指定されるアドレスで読んだ場合に１が読みだされる場合は、対象とする第１、第２の１連のビット列が記録されていると判断し、
それ以外は対象とする第１、第２の１連のビット列が記録されていないと判断する機能を持つこと、
を特徴とするドロップアドレスメモリ。
請求項１に記載のドロップアドレスメモリおいて、
この１連のビット列記憶回路に用いるメモリ内の各メモリセルは、少数ビットのアップカウンタ構成で、そのカウンタの各フリップフロップの出力のＯＲ出力とデータ読み出し信号のＡＮＤ出力と書き込み時の入力データ１のＯＲ出力で、そのカウンタを１にセットし、一定時間毎に１カウントアップし、そのカウンタがオーバーフローした場合には、１にセットされるまで、カウントアップできない構造のカウンタであること、
を特徴とするドロップアドレスメモリ。
請求項１、２に記載のドロップアドレスメモリおいて、
第２の１連のビット列はＭＡＣアドレスであること、
を特徴とするドロップアドレスメモリ。
請求項１、２に記載のドロップアドレスメモリおいて、
第２の１連のビット列は携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列であること、
を特徴とするドロップアドレスメモリ。
請求項１、２に記載のドロップアドレスメモリおいて、
第２の１連のビット列は固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列であること、
を特徴とするドロップアドレスメモリ。
請求項３に記載のドロップアドレスメモリを持つリング網おいて、
ドロップアドレスメモリを１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチはＭＡＣアドレステーブルを持ち、そのスイッチから、そのノードにＩＰアドレス及びＭＡＣアドレスを持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよびＭＡＣソースアドレスをドロップアドレスメモリに記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが、そのノードのドロップアドレスメモリに記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが、そのノードのドロップアドレスメモリに記録されていない場合は、そのパケットは、そのノードをスルーすること、
を特徴とするドロップアドレスメモリを持つリング網。
請求項４に記載のドロップアドレスメモリを持つリング網おいて、
ドロップアドレスメモリを１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチから、そのノードにＩＰアドレス及び携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列を持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよび送信元携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列をドロップアドレスメモリに記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのＩＰデスティネーションアドレスおよび送信先携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよび送信先携帯電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されていない場合は、そのパケットは、そのノードをスルーすること、
を特徴とするドロップアドレスメモリを持つリング網。
請求項５に記載のドロップアドレスメモリを持つリング網おいて、
ドロップアドレスメモリを１重または２重リング網の各ノードに置き、そのノードに接続されるスイッチから、そのノードにＩＰアドレス及び固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列を持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよび送信元固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列をドロップアドレスメモリに記録する構成であり、リング上のパケットがリングノードに入力した場合には、そのパケットのＩＰデスティネーションアドレスおよび送信先固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されている場合は、そのパケットをドロップし、そのパケットのＩＰデスティネーションアドレスおよび送信先固定電話番号の各数字の１から９を４ビットの２進数に変換したビット列が、そのノードのドロップアドレスメモリに記録されていない場合は、そのパケットは、そのノードをスルーすること、
を特徴とするドロップアドレスメモリを持つリング網。
請求項３に記載のドロップアドレスメモリを持つリング網におけるパケット転送法おいて、
ドロップアドレスメモリを２重リング網をツリー状に多段に多数接続した網の各リングノードに置き、さらに、最下位リングに接続されるサーバは、そのサーバのＩＰソースアドレスおよびＭＡＣソースアドレスを持つ片経路設定パケットを、一度または定期的に、そのサーバの接続される最下位リングのノードから最上位リングのノードまで、リングの入口にあるドロップアドレスメモリにそのパケットのＩＰソースアドレスおよびＭＡＣソースアドレスを１連のビット列として記録する構成であり、その最下位リングノードに接続される端末を収容したスイッチはＭＡＣアドレステーブルを持ち、そのスイッチから、その最下位リングノードにＩＰアドレス及びＭＡＣアドレスを持つパケットが、ＡＤＤされた場合には、そのＩＰソースアドレスおよびＭＡＣソースアドレスを１連のビット列としてドロップアドレスメモリに記録して、そのＩＰソースアドレスまたはＭＡＣソースアドレスの最下位ビットの示すリングまたはそのパケットの持つＡＤＤ伝送路選択ビットの示すリングに上がり、リング上に宛先が無ければ、ドロップアドレステーブルにそのパケットのＩＰソースアドレスとＭＡＣソースアドレスのあるＡＤＤノードに戻った場合に、そのパケットに多周回ビットが付けられて、多周回ビットの付いたパケットは、上位リングに上がるノードで上位リングに上がり、リング入口のドロップアドレスメモリにそのパケットのＩＰソースアドレスおよびＭＡＣソースアドレスを残す構成で、リング上にそのパケットのＩＰデスティネーションアドレスおよびＭＡＣデスティネーションアドレスが書かれたドロップアドレスメモリのあるノードでドロップして、そのパケットは、サーバに到達し、サーバからは、サーバに到達した逆経路で送信端末に到達して、通信すること、
を特徴とするドロップアドレスメモリを持つリング網におけるパケット転送法。