JP2014120681A - 保護回路 - Google Patents

Abstract

【課題】保護対象回路をサージ電流から保護するための新たな技術を提供する。
【解決手段】電源装置から第１電源線、第２電源線及び第３電源線を通じて動作電圧が供給される保護対象回路をサージ電流から保護するための保護回路であって、第１電源線と第２電源線とを短絡するための短絡回路と、第１電源線及び第２電源線に接続された第１制御回路と、第２電源線及び第３電源線に接続された第２制御回路とを備える保護回路を提供する。第１電源線に供給される電圧は第２電源線に供給される電圧よりも高く、第２電源線に供給される電圧は第３電源線に供給される電圧よりも高く、第２制御回路は、第３電源線の電圧を基準とした第２電源線の電圧が第１しきい値よりも高い場合に第１制御回路に抑制信号を供給し、第１制御回路は、抑制信号が供給されている場合に短絡回路を短絡せず、抑制信号が供給されておらず、第２電源線の電圧を基準として第１電源線に正のサージ電圧が印加されている場合に短絡回路を短絡する。
【選択図】図１

Description

本発明は保護回路に関する。

近年、動作電圧として複数の電源を用いる集積回路が増えてきている。このような集積回路は、例えばパワー系に１２Ｖの電圧を使用し、アナログ系に３．３Ｖの電圧を使用し、デジタル系に１．８Ｖの電圧を使用する。非特許文献１は、このように複数の電源を用いる集積回路をサージ電流から保護するための技術を提案する。具体的には、直列に接続されたダイオード列で２つの電源間を双方向に接続する。電源にサージ電圧が印加された場合には、一方のダイオード列が導通状態になり、集積回路に流れるサージ電流を抑制できる。特許文献１は、電源間にクランプ素子を配置し、各電源と基準電圧（Ｖｓｓ）との間をトリガ回路で接続する。このトリガ回路は電源にサージ電圧が印加されたことを検出し、クランプ素子を導通状態にすることによって、集積回路に流れるサージ電流を抑制できる。

特表２００９−５００８４０号公報

サンジェイ・ダブラル（Sanjay Dabral）著、ティモシー・マロニー（Timothy Maloney）著、「基本ＥＳＤ及びＩ／Ｏ設計（Basic ESD and I/O Design）」、（米国）、第１版、ワイリー・インターサイエンス（Wiley-Interscience）、１９９８年１１月３０日、ｐ．５９、Ｆｉｇ．２−３７

非特許文献１に記載された技術では、保護対象回路の通常動作時にダイオード列が非導通状態を維持するために、電源間の電圧に応じた個数のダイオードが必要になる。例えば、１２Ｖの電圧源と１．８Ｖの電圧源との間に、順方向電圧が０．７Ｖのダイオードを接続する場合に、少なくとも１５個のダイオードが必要になる。また、サージ電流が流れることによるダイオードの破壊を防ぐために、面積の大きなダイオードを選択する必要がある。そのため、非特許文献１の技術では、面積効率が低下する。

特許文献１に記載された技術では、トリガ回路は各電源と基準電圧との間の電圧に基づいて動作する。従って、基準電圧端子がオープン状態であり、電源同士の間にサージ電圧が発生した場合には、トリガ回路が動作せず、サージ電流を抑制できない。

そこで、本発明の１つの側面は、保護対象回路をサージ電流から保護するための新たな技術を提供することを目的とする。

上記課題に鑑みて、本発明の１つの実施形態は、電源装置から第１電源線、第２電源線及び第３電源線を通じて動作電圧が供給される保護対象回路をサージ電流から保護するための保護回路であって、前記第１電源線と前記第２電源線とを短絡するための短絡回路と、前記第１電源線及び前記第２電源線に接続された第１制御回路と、前記第２電源線及び前記第３電源線に接続された第２制御回路とを備え、前記第１電源線に供給される電圧は前記第２電源線に供給される電圧よりも高く、前記第２電源線に供給される電圧は前記第３電源線に供給される電圧よりも高く、前記第２制御回路は、前記第３電源線の電圧を基準とした前記第２電源線の電圧が第１しきい値よりも高い場合に前記第１制御回路に抑制信号を供給し、前記第１制御回路は、前記抑制信号が供給されている場合に前記短絡回路を短絡せず、前記抑制信号が供給されておらず、前記第２電源線の電圧を基準として前記第１電源線に正のサージ電圧が印加されている場合に前記短絡回路を短絡することを特徴とする保護回路を提供する。

上記手段により、保護対象回路をサージ電流から保護するための新たな技術が提供される。

本発明の実施形態の保護回路の機能ブロック例を説明する図。 本発明の実施形態の保護回路の回路構成例を説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付して重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。

図１を参照して、本発明の実施形態に係る保護回路１００の機能ブロックの例を説明する。保護回路１００は静電気などに起因するサージ電流が保護対象回路１５０に流れることを抑制する。保護対象回路１５０は例えば半導体集積回路（ＩＣ）を含み、電源装置１４０から第１電源線１１０、第２電源線１２０及び第３電源線１３０を通じて動作電圧が供給される。本実施形態では、電源装置１４０は、保護対象回路１５０の動作電圧として、第１電源線１１０、第２電源線１２０、第３電源線１３０の順に高い電圧を印加する。すなわち、電源装置１４０は、第３電源線１３０に基準電圧ＧＮＤ（例えば、０Ｖ）を印加し、第２電源線１２０に低電圧ＶＬ（例えば、１．８Ｖ）を印加し、第１電源線１１０に高電圧ＶＨ（例えば、１２Ｖ）を印加する。低電圧ＶＬは基準電圧ＧＮＤよりも高く、高電圧ＶＨは低電圧ＶＬよりも高い。本実施形態では、このような電圧が各電源線に印加されており、サージ電圧が発生していない状態を通常状態と呼ぶ。図１の例では電源装置１４０は３本の電源線を通じて保護対象回路１５０に動作電圧を供給するが、３本以上の電源線を通じて動作電圧が供給されれば本発明を適用可能である。

保護回路１００は、第１電源線１１０、第２電源線１２０及び第３電源線１３０のそれぞれに接続される。図１に示すように、保護回路１００は、第１制御回路１０１、短絡回路１０２、クランプ回路１０３及び第２制御回路１０４を含みうる。第１制御回路１０１は駆動回路１０５及び検出回路１０６を含みうる。

クランプ回路１０３は、第２電源線１２０を基準とした第１電源線１１０の電圧がしきい値（第２しきい値）よりも高い場合に非導通状態となり、しきい値よりも小さい場合に導通状態となる。そのため、第２電源線１２０を基準として第１電源線１１０に負のサージ電圧が印加された場合にクランプ回路１０３が導通状態になり、第２電源線１２０から第１電源線１１０へ電流が流れる。

短絡回路１０２は制御端子を有し、制御端子に供給された駆動信号に応じて、短絡状態・非短絡状態を切り替える。第１制御回路１０１は、第２電源線１２０の電圧を基準とした第１電源線１１０の電圧に基づいて、短絡回路１０２の短絡状態・非短絡状態を切り替えるための駆動信号を生成する。検出回路１０６は、第２電源線１２０の電圧を基準として第１電源線１１０の電圧に正のサージ電圧が印加されたことを検出する。駆動回路１０５は、この検出結果に基づいて、短絡回路１０２に供給する駆動信号を生成する。

第２制御回路は、第３電源線１３０の電圧を基準とした第２電源線１２０の電圧に基づいて、抑制信号を第１制御回路１０１に供給する。第２制御回路１０４から抑制信号が第１制御回路１０１に供給されている場合に、第１制御回路１０１は短絡回路１０２を短絡する動作を行わない。短絡回路１０２及びクランプ回路１０３の何れも、通常状態において非導通状態となる。

続いて、図２を参照して、図１の保護回路１００の回路構成例を説明する。まず、図２（ａ）に示される保護回路１００の回路構成例を説明する。短絡回路１０２はアナログスイッチ２２１を含む。アナログスイッチ２２１の第１入出力端子は第１電源線１１０に接続され、アナログスイッチ２２１の第２入出力端子は第２電源線１２０に接続される。アナログスイッチ２２１は例えばＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成される。このＮＭＯＳトランジスタはトリプルウェル構造を有し、ＮＭＯＳトランジスタのバックゲートは基板から分離されており、第３電源線１３０に接続される。アナログスイッチ２２１の制御端子は、短絡回路１０２の短絡状態・非短絡状態を切り替えるための、短絡回路１０２の制御端子として機能する。

クランプ回路１０３は、直接に接続された１つ以上のダイオード２３１からなるダイオード列を含む。ダイオード列の一端のカソードが第１電源線１１０に接続され、ダイオード列の他端のアソードが第２電源線１２０に接続される。図２（ａ）では３つのダイオード２３１を示しているが、ダイオード２３１の個数は高電圧ＶＨの値及び低電圧ＶＬの値に応じて調整される。

駆動回路１０５はインバータ２５１とインバータ２５２とを含む。インバータ２５１とインバータ２５２とは直列に接続される。具体的には、インバータ２５１の出力端子がインバータ２５２の入力端子に接続される。インバータ２５１の入力端子が駆動回路１０５の入力端子として機能し、インバータ２５１の出力端子及びインバータ２５２の出力端子が駆動回路１０５の出力端子として機能する。インバータ２５１及びインバータ２５２の第１電源端子は第１電源線１１０に接続され、第２電源端子は第２電源線１２０に接続され、これら電源線から動作電圧が供給される。インバータ２５１の出力端子はアナログスイッチ２２１の第１制御端子に接続され、インバータ２５２の出力端子はアナログスイッチ２２１の第２制御端子に接続される。インバータ２５１の一部を構成するＮＭＯＳトランジスタはトリプルウェル構造を有し、ＮＭＯＳトランジスタのバックゲートは基板から分離されて第３電源線１３０に接続される。インバータ２５２についても同様である。

検出回路１０６はキャパシタ２６１と抵抗２６２とを含む。キャパシタ２６１と抵抗２６２とは直列に接続され、キャパシタ２６１が第１電源線１１０に接続され、抵抗２６２が第２電源線１２０に接続される。キャパシタ２６１と抵抗２６２との間のノードは検出回路１０６の出力端子として機能する。この出力端子は、駆動回路１０５の入力端子（具体的には、インバータ２５１の入力端子）に接続される。このような構成により、検出回路１０６は第１電源線１１０と第２電源線１２０との間の電圧を入力とするハイパスフィルタとして機能する。

第２制御回路１０４は抵抗２４１とＮＭＯＳトランジスタ２４２とを含む。抵抗２４１の第１端は第２電源線１２０に接続され、抵抗２４１の第２端はＮＭＯＳトランジスタ２４２のゲート電極（制御電極）に接続される。ＮＭＯＳトランジスタ２４２のソース電極（第１主電極）は第３電源線１３０に接続される。ＮＭＯＳトランジスタ２４２のドレイン電極（第１主電極）は第２制御回路１０４の出力端子として機能する。この出力端子は、駆動回路１０５の入力端子（具体的には、インバータ２５１の入力端子）に接続される。

続いて、図２（ａ）の保護回路１００の動作例を説明する。まず、通常状態における保護回路１００の動作を説明する。この場合、第３電源線１３０には接地電圧ＧＮＤが供給され、第２電源線１２０には低電圧ＶＬが供給される。従って、ＮＭＯＳトランジスタ２４２に印加される電圧はＮＭＯＳトランジスタ２４２のしきい値電圧（第２しきい値）よりも大きくなり、ＮＭＯＳトランジスタ２４２は導通状態となる。これにより、第２制御回路１０４から駆動回路１０５の入力端子に第３電源線１３０の接地電圧ＧＮＤがローレベルの信号として供給される。このローレベルの信号が上述の抑制信号として機能する。駆動回路１０５の入力端子にローレベルの信号が供給された場合に、アナログスイッチ２２１は非導通状態となり、短絡回路１０２は非短絡状態となる。

また、クランプ回路１０３のダイオード２３１には逆方向バイアスが印加されるため、クランプ回路１０３も非導通状態となる。そのため、通常状態において、保護回路１００は電源装置１４０及び保護対象回路１５０の動作に影響を与えない。

次に、第２電源線１２０を基準として第１電源線１１０に正のサージ電圧（すなわち、第１電源線１１０の電圧を上げるサージ電圧）が印加された場合の保護回路１００の動作を説明する。サージ電圧は例えば静電気パルスである。このようなサージ電圧が印加されると、検出回路１０６の出力端子からハイレベルの信号が駆動回路１０５の入力端子に供給される。

第１電源線１１０に正のサージ電圧が印加されているので、インバータ２５１及びインバータ２５２には、第１電源線１１０及び第２電源線１２０から動作電圧が供給され続ける。そのため、入力端子にハイレベルの信号が供給されたインバータ２５１は出力端子からローレベルの信号を出力し、この出力された信号がアナログスイッチ２２１の第１制御端子及びインバータ２５２の入力端子に供給される。また、入力端子にローレベルの信号が供給されたインバータ２５２は出力端子からハイレベルの信号を出力し、この出力された信号がアナログスイッチ２２１の第２制御端子に供給される。また、ＮＭＯＳトランジスタ２４２は非導通状態になり、第２制御回路１０４から上述の抑制信号が第１制御回路１０１に供給されなくなる。

このような信号がインバータ２５１及びインバータ２５２から供給されたアナログスイッチ２２１は導通状態に切り替わり、第１電源線１１０と第２電源線１２０とを短絡する。その結果、サージ電圧に起因するサージ電流は第１電源線１１０から短絡回路１０２を通じて第２電源線１２０へ流れるので、保護回路１００は保護対象回路１５０にサージ電流が流れることを抑制できる。

次に、第２電源線１２０を基準として第１電源線１１０に負のサージ電圧（すなわち、第１電源線１１０の電圧を下げるサージ電圧）が印加された場合の保護回路１００の動作を説明する。このようなサージ電圧が印加されると、検出回路１０６から駆動回路１０５へローレベルの信号が供給され、また、インバータ２５１及びインバータ２５２は非動作状態になるので、アナログスイッチ２２１は非導通状態を維持する。一方、第１電源線１１０の電圧が下がることによって、クランプ回路１０３の各ダイオード２３１は順方向にバイアスされるので、クランプ回路１０３は導通状態になる。その結果、サージ電圧に起因するサージ電流は第２電源線１２０からクランプ回路１０３を通じて第１電源線１１０へ流れるので、保護回路１００は保護対象回路１５０にサージ電流が流れることを抑制できる。

続いて、図２（ｂ）に示される保護回路１００の回路構成例を説明する。図２（ｂ）の保護回路１００は、駆動回路１０５及び短絡回路１０２の構成が図２（ａ）の保護回路１００とは異なる。図２（ｂ）の保護回路１００の他の回路構成は図２（ａ）の保護回路１００のものと同様であってもよく、重複する説明を省略する。

短絡回路１０２はサイリスタ２２２を含む。サイリスタ２２２のアノードは第１電源線１１０に接続され、サイリスタ２２２のカソードは第２電源線１２０に接続される。サイリスタ２２２のゲート電極が短絡回路１０２の制御端子として機能する。

駆動回路１０５はキャパシタ２５３と抵抗２５４とを含む。キャパシタ２５３と抵抗２５４とは直列に接続され、キャパシタ２５３が検出回路１０６のキャパシタ２６１と抵抗２６２との間のノードに接続され、抵抗２５４が第２電源線１２０に接続される。検出回路１０６に接続されたキャパシタ２５３の電極は、駆動回路１０５の入力端子として機能する。キャパシタ２５３と抵抗２５４との間のノードは、駆動回路１０５の出力端子として機能する。この出力端子は、短絡回路１０２の制御端子（具体的には、サイリスタ２２２のゲート電極）に接続される。このような構成により、駆動回路１０５は検出回路１０６の出力と第２電源線１２０との間の電圧を入力とするハイパスフィルタとして機能する。第２制御回路１０４の出力端子（具体的には、ＮＭＯＳトランジスタ２４２のドレイン電極）は駆動回路１０５の出力端子に接続される。

続いて、図２（ｂ）の保護回路１００の動作例を説明する。まず、通常状態における保護回路１００の動作を説明する。図２（ａ）の場合と同様に、第２制御回路１０４から、基準電位ＧＮＤの電圧が抑制信号として第１制御回路１０１に供給される。図２（ｂ）の例では、抑止信号は、駆動回路１０５の出力端子に供給され、駆動回路１０５の出力と共に、サイリスタ２２２の制御端子に供給される。この結果、サイリスタ２２２は非導通状態となり、短絡回路１０２は非短絡状態となる。抑止信号をサイリスタ２２２の制御端子に供給することによって、電源ノイズによるサイリスタ２２２の誤動作が抑制される。

次に、第２電源線１２０を基準として第１電源線１１０に正のサージ電圧が印加された場合の保護回路１００の動作を説明する。図２（ｂ）の例では、駆動回路１０５と検出回路１０６との両方がハイパスフィルタとして機能する。従って、性のサージ電圧が印加された場合に、駆動回路１０５の出力端子からサイリスタ２２２の制御端子にハイレベルの信号が供給される。駆動回路１０５と検出回路１０６との両方がハイパスフィルタとして機能することで、フィルタ特性の急峻にすることができる。さらに、キャパシタ２６１とキャパシタ２５３の容量比によって、サイリスタ２２２を導通状態にするのに必要が大きさの駆動パルスを生成できる。

このような信号が供給されたサイリスタ２２２は導通状態に切り替わり、第１電源線１１０と第２電源線１２０とを短絡する。その結果、サージ電圧に起因するサージ電流は第１電源線１１０から短絡回路１０２を通じて第２電源線１２０へ流れるので、保護回路１００は保護対象回路１５０にサージ電流が流れることを抑制できる。

次に、第２電源線１２０を基準として第１電源線１１０に負のサージ電圧が印加された場合の保護回路１００の動作を説明する。クランプ回路１０３は上述と同様に動作して、導通状態になる。また、サイリスタ２２２には、駆動回路１０５からローレベルの信号が供給される。

本実施形態では、基準電圧が供給される第３電源線１３０がオープン状態である場合に、第１電源線１１０と第２電源線１２０との間にサージ電圧が発生した場合にも、保護対象回路１５０にサージ電流が流れることを抑制できる。

Claims (8)

1. 電源装置から第１電源線、第２電源線及び第３電源線を通じて動作電圧が供給される保護対象回路をサージ電流から保護するための保護回路であって、
   前記第１電源線と前記第２電源線とを短絡するための短絡回路と、
   前記第１電源線及び前記第２電源線に接続された第１制御回路と、
   前記第２電源線及び前記第３電源線に接続された第２制御回路とを備え、
   前記第１電源線に供給される電圧は前記第２電源線に供給される電圧よりも高く、前記第２電源線に供給される電圧は前記第３電源線に供給される電圧よりも高く、
   前記第２制御回路は、前記第３電源線の電圧を基準とした前記第２電源線の電圧が第１しきい値よりも高い場合に前記第１制御回路に抑制信号を供給し、
   前記第１制御回路は、
   前記抑制信号が供給されている場合に前記短絡回路を短絡せず、前記抑制信号が供給されておらず、
   前記第２電源線の電圧を基準として前記第１電源線に正のサージ電圧が印加されている場合に前記短絡回路を短絡することを特徴とする保護回路。
2. 前記第１制御回路は、前記第１電源線の電圧及び前記第２電源線の電圧を入力とするハイパスフィルタを含み、前記ハイパスフィルタからの出力に応じて前記短絡回路を短絡することを特徴とする請求項１に記載の保護回路。
3. 前記第１制御回路は、入力端子、出力端子及び２つの電源端子を有するインバータを含み、
   前記インバータの前記第１電源線及び前記第２電源線を通じて前記２つの電源端子に動作電圧が供給され、
   前記インバータの前記入力端子に前記ハイパスフィルタからの出力が供給され、
   前記第１制御回路は、前記ハイパスフィルタの前記出力端子からの出力に応じて前記短絡回路を短絡することを特徴とする請求項２に記載の保護回路。
4. 前記第２制御回路は、前記抑制信号として、前記第３電源線の電圧を前記インバータの前記入力端子に供給することを特徴とする請求項３に記載の保護回路。
5. 前記短絡回路は、前記第１電源線と前記第２電源線との間に接続されたスイッチを含み、
   前記第１制御回路は、前記スイッチを導通状態にするために、前記アナログスイッチの制御端子に信号を供給することを特徴とする請求項１乃至４の何れか１項に記載の保護回路。
6. 前記短絡回路はサイリスタを含み、前記サイリスタのアノードは前記第１電源線に接続され、前記サイリスタのカソードは前記第２電源線に接続され、
   前記第１制御回路は、前記サイリスタを導通状態にするために、前記サイリスタの制御端子に信号を供給することを特徴とする請求項１乃至３の何れか１項に記載の保護回路。
7. 前記第２制御回路は、前記抑制信号として、前記第３電源線の電圧を前記サイリスタの制御端子に供給することを特徴とする請求項６に記載の保護回路。
8. 前記第１電源線と前記第２電源線との間に接続されたクランプ回路をさらに備え、
   前記クランプ回路は、前記第２電源線の電圧を基準とした前記第１電源線の電圧が第２しきい値よりも低い場合に導通状態になることを特徴とする請求項１乃至７の何れか１項に記載の保護回路。