JP2014099575A

JP2014099575A - New structure semiconductor integrated circuit

Info

Publication number: JP2014099575A
Application number: JP2012264682A
Authority: JP
Inventors: Motohiro Oda; 基博小田
Original assignee: Individual
Current assignee: Individual
Priority date: 2012-11-13
Filing date: 2012-11-13
Publication date: 2014-05-29

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit formed with a new structure transistor capable of increasing speed, reducing power consumption, and improving micro-fabrication compared to the conventional ones, and enabling developments of products having high performances in various electronics fields by achieving practical use of semiconductor integrated circuits of the present invention, while bipolar transistors and MOS transistors currently used in semiconductor integrated circuits are not changed in the structure from the time of first invention.SOLUTION: The new structure semiconductor integrated circuit is formed by improving a fine processing technology of submicron scale and an ion implantation technology.

Description

本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。 The present invention relates to a semiconductor integrated circuit in which the structure of a bipolar transistor and a MOS transistor is reviewed to further increase speed, lower power consumption, and miniaturization, and a method for forming the same.

半導体集積回路にはバイポーラＩＣとＭＯＳＩＣがある。バイポーラＩＣのトランジスタの構造は不純物拡散により形成される。横方向に広がった形状で縦方向に形成されるので集積回路として用いるトランジスタとしては複雑な構造となる。ＭＯＳＩＣのトランジスタの構造はゲート電極がソース領域およびドレイン領域の一部と重なっていて、この電気容量がトランジスタの動作速度を遅くしているという問題がある。 Semiconductor integrated circuits include bipolar ICs and MOSICs. The structure of a bipolar IC transistor is formed by impurity diffusion. Since it is formed in the vertical direction with a shape spreading in the horizontal direction, the transistor used as an integrated circuit has a complicated structure. The structure of the MOSIC transistor has a problem that the gate electrode overlaps part of the source region and the drain region, and this electric capacity slows down the operation speed of the transistor.

現在の半導体集積回路は最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。
バイポーラＩＣにおけるバイポーラトランジスタの構造は基板に対して垂直方向に形成される。しかしバイポーラＩＣとしては横方向に構造を形成するのでバイポーラトランジスタの構造は複雑な構造となる。この常識から脱却してバイポーラトランジスタを新しい構造で考案した。
従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造ではドレイン領域とソース領域の一部をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタのゲート電極におけるドレイン領域とソース領域との重なりにより形成される電気容量がトランジスタの動作速度を遅くしている。本発明はゲート電極の構造を改良して動作速度を速くした。The structure of the transistor of the present semiconductor integrated circuit has not changed since it was first invented. Typical integrated circuits are bipolar ICs and MOSICs.
The structure of the bipolar transistor in the bipolar IC is formed in a direction perpendicular to the substrate. However, since the structure is formed in the lateral direction as the bipolar IC, the structure of the bipolar transistor is complicated. Aside from this common sense, a bipolar transistor was devised with a new structure.
Conventionally, there has been a common sense that in the structure of a MOS transistor in MOSIC, it is necessary to cover part of the drain region and the source region with a gate electrode. The electric capacity formed by the overlap between the drain region and the source region in the gate electrode of the MOS transistor slows down the operation speed of the transistor. In the present invention, the structure of the gate electrode is improved to increase the operation speed.

（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。(1) In forming a bipolar IC, an NPN is formed on an N-type substrate having a predetermined depth and impurity concentration surrounded by an isolation region formed on the surface of a silicon wafer, or on a P-type substrate for negative power supply use. A base region is formed in the collector region of the transistor or the PNP transistor, an emitter region is formed in the base region, and the width of a part of the pattern in the base formed on the substrate surface by the emitter region is set to 1 μm or less. Flowing in a direction horizontal to the substrate from the emitter through the base to the collector.
(2) A method of forming a bipolar transistor having a structure according to (1) by forming a Schottky barrier diode on a low concentration region to further increase the speed of the bipolar transistor.
(3) In the formation of the bipolar transistor having the structure according to (1), a Schottky barrier diode is formed on the low concentration region, and if the substrate is a P type under the periphery of the Schottky barrier diode electrode, the N type. A method characterized in that if the substrate is N-type, a P-type region is formed, the periphery is covered with a region of a different type from the substrate, and PN diodes are connected in parallel to improve reliability.
(4) In forming a MOSIC on a P-type or N-type silicon wafer or a bipolar IC silicon wafer, an N-type substrate on a P-type silicon wafer having a predetermined depth and a predetermined impurity concentration on the silicon wafer And a P-type substrate on an N-type silicon wafer are formed from the surface, and an N-type source / drain region, a P-type source / drain region, and a gate region are formed using the respective layout patterns to The drain is formed of an N-type impurity region, a P-type impurity region, or a Schottky barrier diode, and the length of the depletion layer between the substrate, the source, and the drain under the gate electrode is determined by the gate pattern and the source-drain pattern. A method characterized by separating within.
(5) In the MOS transistor having the structure according to (4), under the periphery of the Schottky barrier diode electrode, if the substrate is P-type, it is N-type. A method of improving reliability by covering the periphery with a region and connecting PN diodes in parallel.
(6) A forming method described in at least two of the above (1) or (2) or (3) or (4) or (5) using a compound semiconductor such as silicon or GaAs or another semiconductor To form monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N-channel MOSICs, CMOSICs, BiCMOSICs, and individual semiconductor elements such as diodes, transistors, high-frequency high-power transistors, and high-power transistors. .

（１）請求項１の技術的特徴
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。(1) Technical features of claim 1 In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region extends in a lateral direction. On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. In order to realize this structure, an ion implantation technique is required. Conventionally, ion implantation is performed so that the impurity concentration is uniform in the lateral direction. However, in order to form the bipolar transistor of the present invention, the impurity concentration is low. Ions must be implanted so as to be uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface.
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth.
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
(2) Technical features of claim 2 A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected.
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
(3) Technical features of claim 3 A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
(4) Technical features of claim 4 Conventionally, in the formation of a MOS integrated circuit, when the pattern of the gate electrode of the MOS transistor is arranged between the source region and the drain region, it is arranged so as to partially overlap the source region and the drain region. There was an idea that we had to do. Considering from the state of energy level, the pattern of the gate electrode can be arranged away from the source region and the drain region as long as it is within the range of the depletion layer existing between the substrate and the source region and between the substrate and the drain region. .
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region.
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode.
The state of energy level of the conventional N channel MOS transistor is as follows. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained.
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. .
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained.
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
(5) Technical features of claim 5 When the source region and the drain region in the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, the Schottky barrier diode is as follows: A PN junction is formed in the peripheral portion of.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. The operating speed of the diode is faster than that of the PN junction diode due to the presence of the Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) Technical features of claim 6 A semiconductor having various new functions in combination with at least two formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5 Form the device.

本発明のＮ型領域とＰ型領域の構成を示した断面図である。 It is sectional drawing which showed the structure of the N type area | region and P type area | region of this invention. 従来と本発明のバイポーラＩＣの構造を示した断面図である。 It is sectional drawing which showed the structure of the bipolar IC of the past and this invention. バイポーラトランジスタの構造分析を示した説明図である。 It is explanatory drawing which showed the structural analysis of the bipolar transistor. 本発明のバイポーラトランジスタの動作状態を示した説明図である。 It is explanatory drawing which showed the operation state of the bipolar transistor of this invention. 本発明のサイリスタを示した断面図である。 It is sectional drawing which showed the thyristor of this invention. 本発明のＳＢＤを使用した集積回路を示した断面図である。 It is sectional drawing which showed the integrated circuit using SBD of this invention. 本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。 It is sectional drawing which showed the NPN transistor with SBD of this invention. 本発明でのＭＯＳトランジスタの配置を示した断面図である。 It is sectional drawing which showed arrangement | positioning of the MOS transistor in this invention. 従来と本発明のＭＯＳトランジスタを示した断面図である。 It is sectional drawing which showed the MOS transistor of the past and this invention. 従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。 It is explanatory drawing which showed the structural analysis of the MOS transistor of the past and this invention. ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。 It is sectional drawing which showed the junction part of the board | substrate and source | sauce of a MOS transistor. 従来のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the conventional MOS transistor. 本発明のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the NchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the PchMOS transistor of this invention. 従来と本発明の相補性ＭＯＳを示した断面図である。 It is sectional drawing which showed the complementary MOS of the past and this invention. ＳＢＤ使用の相補性ＭＯＳを示した断面図である。 It is sectional drawing which showed the complementary MOS using SBD. ＳＢＤの信頼性向上構造を示した断面図である。 It is sectional drawing which showed the reliability improvement structure of SBD. 本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。 It is sectional drawing which showed the BiCMOS integrated circuit by this invention. 本発明による集積回路を示した断面図である。 1 is a cross-sectional view illustrating an integrated circuit according to the present invention.

（１）バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した（図２）。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図７）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図７）
バイポーラトランジスタにショットキー・バリア・ダイオードを付属したものとショットキー・バリア・ダイオードの断面図を示す。（図６）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９）エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）(1) In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region is expanded in the lateral direction. (FIG. 2) On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. (FIG. 2) In order to realize this structure, an ion implantation technique is required. Conventionally, the ion implantation is performed so that the impurity concentration is uniform in the lateral direction, but in order to form the bipolar transistor of the present invention. The ions must be implanted so that the impurity concentration is uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface. (Figure 2)
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth (FIG. 2).
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
Creating several places with base functions can create new logic and analog circuits that have never existed before. (Figure 1)
In the formation of bipolar integrated circuits, ion implantation is performed uniformly in the lateral and longitudinal directions in the collector region, base region, emitter region, and isolation region, and then the strain in the crystal due to ion implantation is removed by short-time annealing. An example of a bipolar transistor is shown. (Figure 2)
When the conventional bipolar integrated circuit is compared with the bipolar integrated circuit of the present invention, the present invention is simpler in structure. (Figure 2)
An equivalent circuit for the structure of a bipolar transistor in a conventional bipolar integrated circuit is shown in FIG.
Since the lateral base width is shortened, the lateral electric field is strong, so that carriers flow in a concentrated manner in the horizontal direction.
In the bipolar integrated circuit of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly to the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. (Fig. 7)
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. (FIG. 7) The presence of a Schottky barrier diode with a switching speed faster than that of the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated. (Fig. 7)
A cross section of a bipolar transistor with a Schottky barrier diode and a Schottky barrier diode are shown. (Fig. 6)
(3) A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. (FIG. 7) The presence of a Schottky barrier diode with a switching speed faster than that of the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
The metal forming the Schottky barrier diode may be a single element or an alloy.
There is also a method in which a layer called a barrier metal is formed between a semiconductor substrate and a Schottky barrier is formed in a stable state.
(4) Conventionally, in the formation of a MOS integrated circuit, when the pattern of the gate electrode of the MOS transistor is arranged between the source region and the drain region, it must be arranged so as to partially overlap the source region and the drain region. there were. (FIG. 9) Considering the state of energy level, the gate electrode pattern should be arranged away from the source region and the drain region as long as it is within the depletion layer existing between the substrate and the source region and between the substrate and the drain region. Is possible.
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region. (FIG. 10) (FIG. 11)
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode. (FIG. 8) (FIG. 9) (FIG. 11)
The state of energy level of the conventional N channel MOS transistor is as follows. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 13)
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained.
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. . (Fig. 14)
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained. (Fig. 15)
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
Assume that the gate electrode is formed away from the position of the source region and further to the position in the depletion layer between the source and the substrate. It is safer to consider the position in the depletion layer in the gate electrode pattern by the width of the depletion layer when there is no potential difference between the source and the substrate. (Fig. 11)
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(5) When the source region and drain region of the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, a PN junction is formed in the peripheral portion of the Schottky barrier diode as follows. Form.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. (FIG. 18) The operation speed as a diode is faster than that of a PN junction diode due to the presence of a Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) A semiconductor device having a variety of new functions is formed by using at least two of the formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5. (FIG. 19) (FIG. 20)

１Ｎ：Ｎ型半導体
２Ｐ：Ｐ型半導体
３Ｎ＋：高濃度のＮ型半導体
４Ｐ＋：高濃度のＰ型半導体
５Ｎ−：低濃度のＮ型半導体
６Ｐ−：低濃度のＰ型半導体
７Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８Ｖｆ：フェルミ・レベル
９Ｔｒ：トランジスタ
１０ＳＢＤ：ショットキー・バリア・ダイオード
１１Ｅ：エミッタ
１２Ｂ：ベース
１３Ｃ：コレクタ
１４Ｓ：ソース
１５Ｄ：ドレイン
１６Ｇ：ゲート
１７Ｎｃｈ：Ｎチャネル
１８Ｐｃｈ：Ｐチャネル1 N: N-type semiconductor 2 P: P-type semiconductor 3 N +: High-concentration N-type semiconductor 4 P +: High-concentration P-type semiconductor 5 N-: Low-concentration N-type semiconductor 6 P-: Low-concentration P-type semiconductor 7 Eg: Value of energy gap between valence band and conduction band of semiconductor 8 Vf: Fermi level 9 Tr: Transistor 10 SBD: Schottky barrier diode 11 E: Emitter 12 B: Base 13 C: Collector 14 S: Source 15 D: Drain 16 G: Gate 17 Nch: N channel 18 Pch: P channel

（１）請求項１の技術的特徴
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。(1) Technical features of claim 1 In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region extends in a lateral direction. On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. In order to realize this structure, an ion implantation technique is required. Conventionally, ion implantation is performed so that the impurity concentration is uniform in the lateral direction. However, in order to form the bipolar transistor of the present invention, the impurity concentration is low. Ions must be implanted so as to be uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface.
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth.
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
(2) Technical features of claim 2 A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected.
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
(3) Technical features of claim 3 A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
(4) Technical features of claim 4 Conventionally, in the formation of a MOS integrated circuit, when the pattern of the gate electrode of the MOS transistor is arranged between the source region and the drain region, it is arranged so as to partially overlap the source region and the drain region. There was an idea that we had to do. Considering from the state of energy level, the pattern of the gate electrode can be arranged away from the source region and the drain region as long as it is within the range of the depletion layer existing between the substrate and the source region and between the substrate and the drain region. .
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region.
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode.
The state of energy level of the conventional N channel MOS transistor is as follows. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained.
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. .
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained.
In addition, an N-channel MOS transistor and a P-channel MOS transistor have a MOS transistor in which a source is formed with an impurity region and a drain is formed with a Schottky barrier diode, and a MOS transistor in which a source is formed with a Schottky barrier diode and a drain is formed with an impurity region. It is established as a transistor.
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
(5) Technical features of claim 5 When the source region and the drain region in the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, the Schottky barrier diode is as follows: A PN junction is formed in the peripheral portion of.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. The operating speed of the diode is faster than that of the PN junction diode due to the presence of the Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) Technical features of claim 6 A semiconductor having various new functions in combination with at least two formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5 Form the device.

本発明のＮ型領域とＰ型領域の構成を示した断面図である。 It is sectional drawing which showed the structure of the N type area | region and P type area | region of this invention. 従来と本発明のバイポーラＩＣの構造を示した断面図である。 It is sectional drawing which showed the structure of the bipolar IC of the past and this invention. バイポーラトランジスタの構造分析を示した説明図である。 It is explanatory drawing which showed the structural analysis of the bipolar transistor. 本発明のバイポーラトランジスタの動作状態を示した説明図である。 It is explanatory drawing which showed the operation state of the bipolar transistor of this invention. 本発明のサイリスタを示した断面図である。 It is sectional drawing which showed the thyristor of this invention. 本発明のＳＢＤを使用した集積回路を示した断面図である。 It is sectional drawing which showed the integrated circuit using SBD of this invention. 本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。 It is sectional drawing which showed the NPN transistor with SBD of this invention. 本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。 It is sectional drawing which showed the NPN transistor with SBD of this invention. 本発明でのＭＯＳトランジスタの配置を示した断面図である。 It is sectional drawing which showed arrangement | positioning of the MOS transistor in this invention. 従来と本発明のＭＯＳトランジスタを示した断面図である。 It is sectional drawing which showed the MOS transistor of the past and this invention. 従来と本発明のＭＯＳトランジスタを示した断面図である。 It is sectional drawing which showed the MOS transistor of the past and this invention. 従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。 It is explanatory drawing which showed the structural analysis of the MOS transistor of the past and this invention. ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。 It is sectional drawing which showed the junction part of the board | substrate and source | sauce of a MOS transistor. 従来のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the conventional MOS transistor. 本発明のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the NchMOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the NchMOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the NchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the PchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the PchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the PchMOS transistor of this invention. 従来と本発明の相補性ＭＯＳを示した断面図である。 It is sectional drawing which showed the complementary MOS of the past and this invention. ＳＢＤ使用の相補性ＭＯＳを示した断面図である。 It is sectional drawing which showed the complementary MOS using SBD. ＳＢＤの信頼性向上構造を示した断面図である。 It is sectional drawing which showed the reliability improvement structure of SBD. 本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。 It is sectional drawing which showed the BiCMOS integrated circuit by this invention. 本発明による集積回路を示した断面図である。 1 is a cross-sectional view illustrating an integrated circuit according to the present invention.

（１）バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した（図２）。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図７ａ）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ａ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図７ａ）
バイポーラトランジスタにショットキー・バリア・ダイオードを付属したものとショットキー・バリア・ダイオードの断面図を示す。（図６）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９ａ）エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９ａ）（図９ｂ）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３ａ）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１３ｂ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４ａ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５ａ）
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。（図９ｂ）（図１４ｂ）（図１４ｃ）（図１５ｂ）（図１５ｃ）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）(1) In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region is expanded in the lateral direction. (FIG. 2) On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. (FIG. 2) In order to realize this structure, an ion implantation technique is required. Conventionally, the ion implantation is performed so that the impurity concentration is uniform in the lateral direction, but in order to form the bipolar transistor of the present invention. The ions must be implanted so that the impurity concentration is uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface. (Figure 2)
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth (FIG. 2).
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
Creating several places with base functions can create new logic and analog circuits that have never existed before. (Figure 1)
In the formation of bipolar integrated circuits, ion implantation is performed uniformly in the lateral and longitudinal directions in the collector region, base region, emitter region, and isolation region, and then the strain in the crystal due to ion implantation is removed by short-time annealing. An example of a bipolar transistor is shown. (Figure 2)
When the conventional bipolar integrated circuit is compared with the bipolar integrated circuit of the present invention, the present invention is simpler in structure. (Figure 2)
An equivalent circuit for the structure of a bipolar transistor in a conventional bipolar integrated circuit is shown in FIG.
Since the lateral base width is shortened, the lateral electric field is strong, so that carriers flow in a concentrated manner in the horizontal direction.
In the bipolar integrated circuit of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly to the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. (Fig. 7a)
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. (FIG. 7a) The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated. (Fig. 7a)
A cross section of a bipolar transistor with a Schottky barrier diode and a Schottky barrier diode are shown. (Fig. 6)
(3) A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. (FIG. 7b) The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
The metal forming the Schottky barrier diode may be a single element or an alloy.
There is also a method in which a layer called a barrier metal is formed between a semiconductor substrate and a Schottky barrier is formed in a stable state.
(4) Conventionally, in the formation of a MOS integrated circuit, when the pattern of the gate electrode of the MOS transistor is arranged between the source region and the drain region, it must be arranged so as to partially overlap the source region and the drain region. there were. (FIG. 9a) Considering the state of energy level, the pattern of the gate electrode is arranged away from the source region and the drain region as long as it is within the depletion layer existing between the substrate and the source region and between the substrate and the drain region. Is possible.
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region. (FIG. 10) (FIG. 11)
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode. (FIG. 8) (FIG. 9a) (FIG. 9b) (FIG. 11)
The state of energy level of the conventional N channel MOS transistor is as follows. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 13a)
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained. (Fig. 13b)
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. . (Fig. 14a)
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained. (Fig. 15a)
In addition, an N-channel MOS transistor and a P-channel MOS transistor have a MOS transistor in which a source is formed with an impurity region and a drain is formed with a Schottky barrier diode, and a MOS transistor in which a source is formed with a Schottky barrier diode and a drain is formed with an impurity region. It is established as a transistor. (FIG. 9b) (FIG. 14b) (FIG. 14c) (FIG. 15b) (FIG. 15c)
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
Assume that the gate electrode is formed away from the position of the source region and further to the position in the depletion layer between the source and the substrate. It is safer to consider the position in the depletion layer in the gate electrode pattern by the width of the depletion layer when there is no potential difference between the source and the substrate. (Fig. 11)
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(5) When the source region and drain region of the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, a PN junction is formed in the peripheral portion of the Schottky barrier diode as follows. Form.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. (FIG. 18) The operation speed as a diode is faster than that of a PN junction diode due to the presence of a Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) A semiconductor device having a variety of new functions is formed by using at least two of the formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5. (FIG. 19) (FIG. 20)

現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。
本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を従来の構造から根本的に見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。
構造の見直しによりトランジスタの動作理論が変わり、半導体集積回路の製造方法も変わります。これに関連して回路設計・ＣＡＤ・テスト・アセンブリ等においても技術の変革が必要となります。 At present, the structure of bipolar transistors and MOS transistors used in semiconductor integrated circuits has not changed since they were first invented.
The present invention relates to a semiconductor integrated circuit in which the structure of a bipolar transistor and a MOS transistor is fundamentally revised from the conventional structure and further promoted to increase speed, reduce power consumption, and miniaturize, and a method for forming the same.
Reviewing the structure changes the theory of transistor operation and changes the method of manufacturing semiconductor integrated circuits. In this context, technological changes are also required in circuit design, CAD, test, assembly, etc.

（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をＭＯＳトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。(1) In forming a bipolar IC, an NPN is formed on an N-type substrate having a predetermined depth and impurity concentration surrounded by an isolation region formed on the surface of a silicon wafer, or on a P-type substrate for negative power supply use. A base region is formed in the collector region of the transistor or the PNP transistor, an emitter region is formed in the base region, and the width of a part of the pattern in the base formed on the substrate surface by the emitter region is set to 1 μm or less. Flowing in a direction horizontal to the substrate from the emitter through the base to the collector.
(2) A method of forming a bipolar transistor having a structure according to (1) by forming a Schottky barrier diode on a low concentration region to further increase the speed of the bipolar transistor.
(3) In the formation of the bipolar transistor having the structure according to (1), the substrate on which the Schottky barrier diode is formed on the low concentration region and the bipolar transistor is formed below the periphery of the Schottky barrier diode electrode is P. If the substrate is an N-type, if the substrate is an N-type, a P-type region is created and the periphery is covered with a region of a different type from the substrate, and a PN diode is connected in parallel with a Schottky barrier diode to improve reliability. And how to.
(4) In forming a MOSIC on a P-type or N-type silicon wafer or a bipolar IC silicon wafer, an N-type substrate on a P-type silicon wafer having a predetermined depth and a predetermined impurity concentration on the silicon wafer And a P-type substrate on an N-type silicon wafer are formed from the surface, and an N-type source / drain region, a P-type source / drain region, and a gate region are formed using the respective layout patterns to The drain is formed of an N-type impurity region, a P-type impurity region, or a Schottky barrier diode, and the length of the depletion layer between the substrate, the source, and the drain under the gate electrode is determined by the gate pattern and the source-drain pattern. A method characterized by separating within.
(5) In the MOS transistor having the structure according to (4), if the substrate on which the MOS transistor is formed is P type under the periphery of the electrode of the Schottky barrier diode, it is N type. The method is characterized by covering the periphery with a region of a different type and connecting a PN diode in parallel with a Schottky barrier diode to improve reliability.
(6) A forming method described in at least two of the above (1) or (2) or (3) or (4) or (5) using a compound semiconductor such as silicon or GaAs or another semiconductor To form monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N-channel MOSICs, CMOSICs, BiCMOSICs, and individual semiconductor elements such as diodes, transistors, high-frequency high-power transistors, and high-power transistors. .

（１）請求項１の技術的特徴
バイポーラ集積回路におけるトランジスタの構造を従来の構造から本発明の構造に変えることによりキャリアの移動距離が著しく短くなる。このことによりバイポーラトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により今後のバイポーラトランジスタの動作理論は変わり製造方法も変わります。
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
ＭＯＳ集積回路におけるＭＯＳトランジスタの構造を従来の構造から本発明の構造に変えることによりゲート電極とソース領域及びドレイン領域との重なりによる電気容量が著しく減少します。このことによりＭＯＳトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により今後のＭＯＳトランジスタに関する動作理論は大きく変わり、製造方法も変わります。
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。(1) Technical features of claim 1
By changing the structure of the transistor in the bipolar integrated circuit from the conventional structure to the structure of the present invention, the moving distance of carriers is remarkably shortened. This significantly increases the speed, power consumption, and miniaturization of bipolar transistors. This invention will change the theory of operation of future bipolar transistors and the manufacturing method.
In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region extends in the lateral direction. On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. In order to realize this structure, an ion implantation technique is required. Conventionally, ion implantation is performed so that the impurity concentration is uniform in the lateral direction. However, in order to form the bipolar transistor of the present invention, the impurity concentration is low. Ions must be implanted so as to be uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface.
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth.
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
(2) Technical features of claim 2 A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected.
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
(3) Technical features of claim 3 A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
(4) Technical features of claim 4
By changing the structure of the MOS transistor in the MOS integrated circuit from the conventional structure to the structure of the present invention, the capacitance due to the overlap of the gate electrode with the source and drain regions is significantly reduced. This significantly increases the speed, power consumption, and miniaturization of MOS transistors. With this invention, the theory of operation for future MOS transistors will change dramatically, and the manufacturing method will also change.
Conventionally, when forming a gate electrode pattern of a MOS transistor between a source region and a drain region in the formation of a MOS integrated circuit, there has been a concept that it must be arranged so as to partially overlap the source region and the drain region. Considering from the state of energy level, the pattern of the gate electrode can be arranged away from the source region and the drain region as long as it is within the range of the depletion layer existing between the substrate and the source region and between the substrate and the drain region. .
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region.
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode.
The state of energy level of the conventional N channel MOS transistor is as follows. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained.
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. .
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained.
In addition, an N-channel MOS transistor and a P-channel MOS transistor have a MOS transistor in which a source is formed with an impurity region and a drain is formed with a Schottky barrier diode, and a MOS transistor in which a source is formed with a Schottky barrier diode and a drain is formed with an impurity region. It is established as a transistor.
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
(5) Technical features of claim 5 When the source region and the drain region in the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, the Schottky barrier diode is as follows: A PN junction is formed in the peripheral portion of.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. The operating speed of the diode is faster than that of the PN junction diode due to the presence of the Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) Technical features of claim 6 A semiconductor having various new functions in combination with at least two formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5 Form the device.

本発明のＮ型領域とＰ型領域の構成を示した断面図である。It is sectional drawing which showed the structure of the N type area | region and P type area | region of this invention. トンネルダイオードの動作図である。It is an operation | movement figure of a tunnel diode. 江崎ダイオードにおけるトンネル効果の説明図である。It is explanatory drawing of the tunnel effect in Esaki diode. 低濃度と高濃度の半導体上の金属とのエネルギー状態の説明図である。It is explanatory drawing of the energy state of the metal on the semiconductor of a low concentration and a high concentration. 低濃度と高濃度の半導体の説明図である。It is explanatory drawing of a low concentration and a high concentration semiconductor. 電子の移動の説明図である。It is explanatory drawing of a movement of an electron. 従来のバイポーラトランジスタの電子の移動の説明図である。It is explanatory drawing of the movement of the electron of the conventional bipolar transistor. 本発明のバイポーラトランジスタのキャリアの移動例１の説明図である。It is explanatory drawing of the example 1 of the carrier movement of the bipolar transistor of this invention. 本発明のバイポーラトランジスタのキャリアの移動例２の説明図である。It is explanatory drawing of the example 2 of the carrier movement of the bipolar transistor of this invention. 従来と本発明のバイポーラＩＣの構造を示した断面図である。It is sectional drawing which showed the structure of the bipolar IC of the past and this invention. バイポーラトランジスタの構造分析を示した説明図である。It is explanatory drawing which showed the structural analysis of the bipolar transistor. 本発明のバイポーラトランジスタの動作状態を示した説明図である。It is explanatory drawing which showed the operation state of the bipolar transistor of this invention. 本発明のサイリスタを示した断面図である。It is sectional drawing which showed the thyristor of this invention. ショットキー・バリア・ダイオード付ＮＰＮトランジスタの断面図である。It is sectional drawing of an NPN transistor with a Schottky barrier diode. ショットキー・バリア・ダイオード付ＮＰＮトランジスタの解説図である。It is explanatory drawing of a NPN transistor with a Schottky barrier diode. ガードリング付きの断面図である。It is sectional drawing with a guard ring. ガードリング付きの解説図である。It is explanatory drawing with a guard ring. ＭＯＳ集積回路の断面図である。It is sectional drawing of a MOS integrated circuit. 従来のＭＯＳトランジスタと本発明のＭＯＳトランジスタの断面図である。It is sectional drawing of the conventional MOS transistor and the MOS transistor of this invention. 本発明のＭＯＳトランジスタの断面図である。It is sectional drawing of the MOS transistor of this invention. 従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。It is explanatory drawing which showed the structural analysis of the MOS transistor of the past and this invention. ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。It is sectional drawing which showed the junction part of the board | substrate and source | sauce of a MOS transistor. 従来のＭＯＳトランジスタの動作を示した説明図である。It is explanatory drawing which showed operation | movement of the conventional MOS transistor. 本発明のＭＯＳトランジスタの動作を示した説明図である。It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＭＯＳトランジスタの動作を示した説明図である。It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの断面図である。It is sectional drawing of the NchMOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの断面図である。It is sectional drawing of the NchMOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの断面図である。It is sectional drawing of the NchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの断面図である。It is sectional drawing of the PchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの断面図である。It is sectional drawing of the PchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの断面図である。It is sectional drawing of the PchMOS transistor of this invention. 従来と本発明の相補性ＭＯＳを示した断面図である。It is sectional drawing which showed the complementary MOS of the past and this invention. ＳＢＤ使用の相補性ＭＯＳを示した断面図である。It is sectional drawing which showed the complementary MOS using SBD. ＳＢＤの信頼性向上構造を示した断面図である。It is sectional drawing which showed the reliability improvement structure of SBD. 本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。It is sectional drawing which showed the BiCMOS integrated circuit by this invention. 本発明による集積回路を示した断面図である。1 is a cross-sectional view illustrating an integrated circuit according to the present invention.

（１）江崎玲於奈博士の発明した江崎ダイオードはトンネルダイオードとも呼ばれている。高濃度のＰ型半導体と高濃度のＮ型半導体とで形成された接合部を１００Åまで薄くしたとき、順方向のトンネル効果が現れる。（図２ａ）（図２ｂ）この場合の材料は高純度ゲルマニウムである。このことにより半導体の伝導帯における電子の代表的な移動距離は約１００Å以上であると考えられる。この移動距離は他の半導体でも同様と考えられる。
金属と半導体との接合部における空乏層の長さが５０００Å（０．５μ）を考えた場合、トンネル効果は無視でき、ショットキー・バリヤ・ダイオードが形成される。金属と半導体との接合部における空乏層の長さが５０Åを考えた場合、トンネル効果により電子が移動しオーミックな接合が形成される。（図２ｃ）上記空乏層の長さの比率は５０００Å／５０Å＝１００であり、これに対する半導体の不純物濃度の比率は１：１００である。（図２ｄ）従って低濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成される。高濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成されず、オーミックな接続が形成される。
（参考情報）シリコン単結晶の格子定数は５．４Åである。シリコン原子の単位体積（ｃｍの３乗）当たりの数は５・（１０の２２乗）である。
半導体の結晶内における電子の移動距離は結晶の歪みや印加された電圧の影響を受けて変化するが、約１００Å以上であると考えられる。また代表的なベース幅のデータとして０．３μｍがある。このことより一般的なものの電子の移動距離は０．３μｍより小さい。この電子の移動の連なりを集めたものが半導体内の電流である。（図２ｅ）ＮＰＮバイポーラトランジスタの動作時におけるエミッタからベースを通過してコレクタまでの電子の移動を図面に描いた。従来のバイポーラトランジスタでは多数のキャリアが動作に必要であった。本発明のバイポーラトランジスタではより少数のキャリアで動作が可能になります。微細化により電流増幅率が著しく向上します。（図２ｆ）（図２ｇ）（図２ｈ）
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２ｉ）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２ｉ）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２ｉ）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。（図２ｉ）
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２ｉ）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図６ａ）（図６ｂ）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図６ａ）（図６ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図６ａ）（図６ｂ）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ａ）（図７ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９ａ）ネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９ａ）（図９ｂ）（図１０）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。
基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３ａ）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１３ｂ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４ａ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５ａ）
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。（図１４ｂ）（図１４ｃ）（図１５ｂ）（図１５ｃ）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）(1) The Ezaki diode invented by Dr. Yuna Ezaki is also called a tunnel diode. When a junction formed by a high concentration P-type semiconductor and a high concentration N-type semiconductor is thinned to 100 mm, a forward tunnel effect appears. (FIG. 2a) (FIG. 2b) The material in this case is high purity germanium. Thus, it is considered that the typical movement distance of electrons in the conduction band of the semiconductor is about 100 mm or more. This movement distance is considered to be the same for other semiconductors.
If the length of the depletion layer at the junction between the metal and the semiconductor is 5000 mm (0.5 μ), the tunnel effect is negligible and a Schottky barrier diode is formed. When the length of the depletion layer at the junction between the metal and the semiconductor is 50 mm, electrons move due to the tunnel effect and an ohmic junction is formed. (FIG. 2c) The ratio of the length of the depletion layer is 5000/50 = 100, and the ratio of the impurity concentration of the semiconductor to this is 1: 100. (FIG. 2d) Therefore, a Schottky barrier diode is formed between the low-concentration semiconductor and the metal. A high-concentration semiconductor does not form a Schottky barrier diode between the metal and an ohmic connection.
(Reference information) The lattice constant of a silicon single crystal is 5.4 mm. The number of silicon atoms per unit volume (cm 3) is 5 · (10 22).
The movement distance of electrons in a semiconductor crystal changes under the influence of crystal distortion and applied voltage, but is considered to be about 100 mm or more. A typical base width data is 0.3 μm. In general, the electron moving distance is smaller than 0.3 μm. A collection of this series of electron movements is the current in the semiconductor. (FIG. 2e) The movement of electrons from the emitter through the base to the collector during operation of the NPN bipolar transistor is depicted in the drawing. In conventional bipolar transistors, a large number of carriers are required for operation. The bipolar transistor of the present invention can operate with fewer carriers. The current amplification factor is remarkably improved by miniaturization. (FIG. 2f) (FIG. 2g) (FIG. 2h)
In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region extends in the lateral direction. (FIG. 2i) On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. (FIG. 2i) In order to realize this structure, an ion implantation technique is required. Conventionally, the ion implantation is performed so that the impurity concentration is uniform in the lateral direction, but in order to form the bipolar transistor of the present invention. The ions must be implanted so that the impurity concentration is uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface. (Fig. 2i)
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth. (Fig. 2i)
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
Creating several places with base functions can create new logic and analog circuits that have never existed before. (Figure 1)
In the formation of bipolar integrated circuits, ion implantation is performed uniformly in the lateral and longitudinal directions in the collector region, base region, emitter region, and isolation region, and then the strain in the crystal due to ion implantation is removed by short-time annealing. An example of a bipolar transistor is shown. (Figure 2)
When the conventional bipolar integrated circuit is compared with the bipolar integrated circuit of the present invention, the present invention is simpler in structure. (Fig. 2i)
An equivalent circuit for the structure of a bipolar transistor in a conventional bipolar integrated circuit is shown in FIG.
Since the lateral base width is shortened, the lateral electric field is strong, so that carriers flow in a concentrated manner in the horizontal direction.
In the bipolar integrated circuit of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly to the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. (FIG. 6a) (FIG. 6b)
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. (FIG. 6a) (FIG. 6b) The presence of a Schottky barrier diode with a switching speed faster than that of the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated. (FIG. 6a) (FIG. 6b)
(3) A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. (FIG. 7a) (FIG. 7b) The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
The metal forming the Schottky barrier diode may be a single element or an alloy.
There is also a method in which a layer called a barrier metal is formed between a semiconductor substrate and a Schottky barrier is formed in a stable state.
(4) Conventionally, in the formation of a MOS integrated circuit, when the pattern of the gate electrode of the MOS transistor is arranged between the source region and the drain region, it must be arranged so as to partially overlap the source region and the drain region. there were. (FIG. 9a) Considering the state of the energy level, the pattern of the gate electrode is arranged away from the source region and the drain region as long as it is within the depletion layer existing between the substrate and the source region and between the substrate and the drain region. Is possible.
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region. (FIG. 10) (FIG. 11)
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode. (FIG. 8) (FIG. 9a) (FIG. 9b) (FIG. 10) (FIG. 11)
The state of energy level of the conventional N channel MOS transistor is as follows.
When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 13a)
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained. (Fig. 13b)
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. . (Fig. 14a)
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained. (Fig. 15a)
In addition, an N-channel MOS transistor and a P-channel MOS transistor have a MOS transistor in which a source is formed with an impurity region and a drain is formed with a Schottky barrier diode, and a MOS transistor in which a source is formed with a Schottky barrier diode and a drain is formed with an impurity region. It is established as a transistor. (FIG. 14b) (FIG. 14c) (FIG. 15b) (FIG. 15c)
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
Assume that the gate electrode is formed away from the position of the source region and further to the position in the depletion layer between the source and the substrate. It is safer to consider the position in the depletion layer in the gate electrode pattern by the width of the depletion layer when there is no potential difference between the source and the substrate. (Fig. 11)
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(5) When the source region and drain region of the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, a PN junction is formed in the peripheral portion of the Schottky barrier diode as follows. Form.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. (FIG. 18) The operation speed as a diode is faster than that of a PN junction diode due to the presence of a Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) A semiconductor device having a variety of new functions is formed by using at least two of the formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5. (FIG. 19) (FIG. 20)

現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。
本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を従来の構造から根本的に見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。
構造の見直しにより、半導体集積回路の製造方法が簡略化でき、トランジスタの特性が向上する。 At present, the structure of bipolar transistors and MOS transistors used in semiconductor integrated circuits has not changed since they were first invented.
The present invention relates to a semiconductor integrated circuit in which the structure of a bipolar transistor and a MOS transistor is fundamentally revised from the conventional structure and further promoted to increase speed, reduce power consumption, and miniaturize, and a method for forming the same.
By reviewing the structure, the manufacturing method of the semiconductor integrated circuit can be simplified, and the characteristics of the transistor are improved.

現在の半導体集積回路は最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。
（１）バイポーラＩＣに関する説明
初期の集積回路では、半導体基板を酸化し酸化膜を形成しその一部を開口し酸化膜をマスクにして基板表面にボロンガラスやリンガラス等をデポジットし基板表面にボロンやリン等の不純物原子を拡散し更に熱拡散により所定の深さの拡散領域を形成した。
このような処理を繰り返して集積回路は形成された。
最近はイオン注入の技術により半導体基板の表面に不純物原子を注入し、それを熱拡散により所定の深さの拡散領域に形成している。
従来のバイポーラ集積回路のＮＰＮ型バイポーラトランジスタではキャリアは次のように移動する。Ｎ型エミッタ領域より注入されたキャリアは基板に対して下方にＰ型ベース領域に移動しさらに下方にあるＮ型コレクタ領域に移動する。キャリアは横方向に形成されたフローティングコレクタという低抵抗のＮ型埋込拡散領域を横方向に移動し、また縦方向に形成された低抵抗のＮ型コレクタウォール領域を上方向に移動する。
従来のバイポーラトランジスタはベース幅が縦方向に形成される。エミッタ領域とベース領域の深さ方向に形成される拡散深さの差がベース幅になる。拡散は深さ方向だけでなく横方向にも同様に広がる。エミッタ領域とベース領域の大きさは拡散により形成される深さ方向に比較して写真製版にて形成される横方向の方がかなり長い。写真製版にてエミッタ領域のパターンはベース領域のパターンから内側に離して形成されるので横方向のベース幅が縦方向のベース幅より短くなることはありえない。従来のバイポーラトランジスタではベース幅は全て縦方向に形成されている。従って従来のバイポーラトランジスタではエミッタ領域からベース領域にはキャリアは全て縦方向に移動する。
本発明のバイポーラトランジスタでは、従来横方向に均一に形成された不純物層を縦方向に均一に形成する。この様な不純物濃度の分布は不純物原子のイオン注入を加速電圧を変えながら深さ方向に均一になるようにすることにより実現する。キャリアがエミッタ領域からベース領域を通過してコレクタ領域まで横方向に移動するラテラルトランジスタはこのイオン注入技術を用いなければ実現しない。上記のイオン注入技術を用いてコレクタ領域内にベース領域を形成し、そのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベース領域における一部のパターンの幅をベース幅になるように形成する。キャリアはエミッタ領域からベース領域を通過してコレクタ領域まで基板に対して水平に移動する。
本発明ではフローティングコレクタもコレクタウォールも存在しない。ウエハプロセスにおける製造方法が簡素化され、設計のレイアウトパターンが変わり、ＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄＤｅｓｉｇｎ）も変わる。コレクタ領域において分布している抵抗値やキャリアの移動する長さも本発明の方が短くなり動作速度が速くなる。本発明のバイポーラトランジスタはベース幅がベース領域のパターンとエミッタ領域のパターンの位置で形成できる。従来のバイポーラトランジスタはベース幅がエミッタ領域とベース領域の拡散深さの差で形成できるのでｈＦＥ値が固定される。本発明のバイポーラトランジスタではｈＦＥ値がトランジスタごとに設定できる。本発明には従来のバイポーラトランジスタとは明らかに異なる技術的特徴が存在する。
（２）ＭＯＳＩＣに関する説明
半導体集積回路は半導体の不純物濃度が高濃度でオーミック接続が形成可能な領域とそうでない低濃度な領域で形成される。ＭＯＳ集積回路におけるＭＯＳトランジスタは低濃度の基板上に基板がＰ型ならＮ型のソース領域とドレイン領域を、基板がＮ型ならＰ型のソース領域とドレイン領域を形成する。従来のＭＯＳトランジスタではソース領域とドレイン領域の間にチャンネルを形成するためにソース領域とドレイン領域の一部を含めソース領域とドレイン領域間の基板をゲート電極で覆う。従来のＭＯＳ集積回路のＭＯＳトランジスタではゲート電極がソース領域とドレイン領域の一部を覆う必要性があるという考え方があった。
本発明のＭＯＳトランジスタはＭＯＳトランジスタを形成する領域においてはゲート電極をソース領域とドレイン領域と重ねない。基板とソース領域および基板とドレイン領域の間に存在する空乏層内の位置でゲート電極を形成するものであり、ＰＮ接合の位置に近い場所に設定するのが安全である。ＰＮ接合には必然的に電荷が蓄積した空乏層が形成される。空乏層はＰＮ接合に電位差がなくても存在しゲート電極の存在と無関係に存在する。ＰＮ接合に逆方向に電圧を加えてゆくと空乏層は広がってゆく。空乏層は不純物濃度が低い領域において大きく広がる。ゲート電極の位置はＰＮ接合の電圧が同電位の場合の空乏層内にあるように設定する。
ＮチャネルＭＯＳトランジスタを例に説明する。ソース電位が接地で、ゲート電位が接地で、ドレイン電位は正の電源電圧の条件ではチャンネルが形成されず、トランジスタはオフ状態となる。ソース電位が設地で、ゲート電位が閾値以上の電圧で、ドレイン電位は正の電源電圧の条件ではチャンネルが形成され、トランジスタはオン状態となる。
基板の電位は負電位に設定することがある。バックゲート電圧と呼ばれる。バックゲート電圧により閾値電圧が低い場合に閾値電圧を高くできる。
基板の電位がソース電位と同じ場合を考える。ドレイン領域からソース領域までの基板表面におけるエネルギーレベルの変化はドレイン領域から基板までと基板からソース領域までのＰＮ接合においてエネルギーレベルの変化が存在する。ＮチャネルＭＯＳトランジスタがオフ状態のときは基板表面におけるフェルミレベルはソース領域と基板が同一であり、キャリアである電子はソース領域から基板表面に移動できない。ＮチャネルＭＯＳトランジスタがオン状態のときは基板表面におけるフェルミレベルはソース領域、基板、ドレイン領域の順に低下するのでキャリアである電子はソース領域から基板表面を通過してドレイン領域に移動する。
最近はＣＭＯＳ回路が主流である。ＣＭＯＳはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを組み合わせた構造である。ＭＯＳトランジスタはエンハンスメント型である。ＣＭＯＳ回路の基本的な回路はＣＭＯＳインバータである。ＣＭＯＳインバータは次のように構成されている。ＣＭＯＳインバータの入力はＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのゲートを接続している。ＣＭＯＳインバータの出力はＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのドレインを接続している。ＮチャネルＭＯＳトランジスタのソースは接地で、ＰチャネルＭＯＳトランジスタのソースは正電圧の電源に接続している。ＣＭＯＳインバータは入力がＨｉｇｈのときＮチャネルＭＯＳトランジスタがオン状態になりＰチャネルＭＯＳトランジスタがオフ状態になる。ＣＭＯＳインバータは入力がＬｏｗのときＮチャネルＭＯＳトランジスタがオフ状態になりＰチャネルＭＯＳトランジスタがオン状態になる。このように定常状態では電流は流れない。この状態が変化する過渡的な時に電流が流れる。この時にゲート電極に蓄えられる電荷が変化する。本発明のＭＯＳトランジスタではゲート電極の電気容量が小さいため、動作速度が速く過渡的に流れる電流が少ない。
従来、ソース領域およびドレイン領域は拡散領域で形成しているが、ショットキーバリアダイオードでも可能である。本発明ではショットキーバリアダイオードの上にゲート電極を重なることなく配置しＭＯＳトランジスタが形成できる。ソース領域およびドレイン領域とゲート電極が重ならないことによりウエハプロセスでの製造方法が単純化できる。
本発明では回路設計においてレイアウトパターンが変わり、ＣＡＤも変化する。本発明には従来のＭＯＳトランジスタとは明らかに異なる技術的特徴が存在する。 The structure of the transistor of the present semiconductor integrated circuit has not changed since it was first invented. Typical integrated circuits are bipolar ICs and MOSICs.
(1) Explanation about bipolar IC
In early integrated circuits, an oxide film is formed by oxidizing a semiconductor substrate, a part of the oxide film is opened, and boron oxide or phosphorous glass is deposited on the substrate surface using the oxide film as a mask. And a diffusion region having a predetermined depth was formed by thermal diffusion.
An integrated circuit was formed by repeating such a process.
Recently, impurity atoms are implanted into the surface of a semiconductor substrate by an ion implantation technique and formed in a diffusion region having a predetermined depth by thermal diffusion.
In the conventional NPN-type bipolar transistor of the bipolar integrated circuit, carriers move as follows. Carriers injected from the N-type emitter region move downward to the P-type base region with respect to the substrate and further to the N-type collector region below. Carriers move horizontally in a low resistance N-type buried diffusion region called a floating collector formed in the horizontal direction, and move upward in a low resistance N-type collector wall region formed in the vertical direction.
In the conventional bipolar transistor, the base width is formed in the vertical direction. The difference in diffusion depth formed in the depth direction between the emitter region and the base region is the base width. Diffusion spreads not only in the depth direction but also in the lateral direction. The size of the emitter region and the base region is considerably longer in the lateral direction formed by photolithography than in the depth direction formed by diffusion. In photoengraving, the pattern of the emitter region is formed inward from the pattern of the base region, so that the horizontal base width cannot be shorter than the vertical base width. In the conventional bipolar transistor, the base width is all formed in the vertical direction. Therefore, in the conventional bipolar transistor, all carriers move in the vertical direction from the emitter region to the base region.
In the bipolar transistor of the present invention, the impurity layer that has been conventionally formed uniformly in the horizontal direction is formed uniformly in the vertical direction. Such impurity concentration distribution is realized by making ion implantation of impurity atoms uniform in the depth direction while changing the acceleration voltage. A lateral transistor in which carriers move laterally from the emitter region through the base region to the collector region cannot be realized without using this ion implantation technique. Using the above ion implantation technique, a base region is formed in the collector region, an emitter region is formed in the base region, and the width of a part of the pattern in the base region formed on the substrate surface by the emitter region is defined as the base width. To be formed. Carriers move horizontally with respect to the substrate from the emitter region through the base region to the collector region.
In the present invention, there is no floating collector or collector wall. The manufacturing method in the wafer process is simplified, the design layout pattern changes, and the CAD (Computer Aided Design) also changes. The resistance value distributed in the collector region and the length of carrier movement are also shorter in the present invention and the operation speed is faster. In the bipolar transistor of the present invention, the base width can be formed at the position of the pattern of the base region and the pattern of the emitter region. Since the conventional bipolar transistor can be formed by the difference in the diffusion depth between the emitter region and the base region, the hFE value is fixed. In the bipolar transistor of the present invention, the hFE value can be set for each transistor. The present invention has technical features that are clearly different from conventional bipolar transistors.
(2) Explanation about MOSIC
A semiconductor integrated circuit is formed by a region where the impurity concentration of the semiconductor is high and an ohmic connection can be formed, and a region where the impurity concentration is low. The MOS transistor in the MOS integrated circuit forms an N-type source region and drain region on a low concentration substrate if the substrate is P-type, and a P-type source region and drain region if the substrate is N-type. In a conventional MOS transistor, in order to form a channel between a source region and a drain region, a substrate between the source region and the drain region including a part of the source region and the drain region is covered with a gate electrode. In the conventional MOS integrated circuit MOS transistor, the gate electrode needs to cover a part of the source region and the drain region.
In the MOS transistor of the present invention, the gate electrode does not overlap the source region and the drain region in the region where the MOS transistor is formed. The gate electrode is formed at a position in the depletion layer existing between the substrate and the source region and between the substrate and the drain region, and it is safe to set the position close to the position of the PN junction. In the PN junction, a depletion layer in which charges are inevitably accumulated is formed. The depletion layer exists even if there is no potential difference in the PN junction, and exists regardless of the presence of the gate electrode. When a voltage is applied to the PN junction in the opposite direction, the depletion layer expands. The depletion layer greatly spreads in a region where the impurity concentration is low. The position of the gate electrode is set so that it is in the depletion layer when the voltage of the PN junction is the same potential.
An N channel MOS transistor will be described as an example. When the source potential is ground, the gate potential is ground, and the drain potential is a positive power supply voltage, a channel is not formed and the transistor is turned off. A channel is formed under the condition that the source potential is the ground, the gate potential is equal to or higher than the threshold value, and the drain potential is a positive power supply voltage, and the transistor is turned on.
The substrate potential may be set to a negative potential. Called back gate voltage. When the threshold voltage is low due to the back gate voltage, the threshold voltage can be increased.
Consider the case where the substrate potential is the same as the source potential. A change in energy level on the substrate surface from the drain region to the source region has a change in energy level at the PN junction from the drain region to the substrate and from the substrate to the source region. When the N-channel MOS transistor is in the OFF state, the Fermi level on the substrate surface is the same between the source region and the substrate, and electrons as carriers cannot move from the source region to the substrate surface. When the N-channel MOS transistor is on, the Fermi level on the substrate surface decreases in the order of the source region, the substrate, and the drain region, so that electrons as carriers move from the source region to the drain region through the substrate surface.
Recently, CMOS circuits are mainstream. The CMOS has a structure in which an N channel MOS transistor and a P channel MOS transistor are combined. The MOS transistor is an enhancement type. The basic circuit of a CMOS circuit is a CMOS inverter. The CMOS inverter is configured as follows. The input of the CMOS inverter connects the gates of an N channel MOS transistor and a P channel MOS transistor. The output of the CMOS inverter connects the drains of the N channel MOS transistor and the P channel MOS transistor. The source of the N channel MOS transistor is grounded, and the source of the P channel MOS transistor is connected to a positive voltage power source. When the input of the CMOS inverter is High, the N channel MOS transistor is turned on and the P channel MOS transistor is turned off. In the CMOS inverter, when the input is Low, the N-channel MOS transistor is turned off and the P-channel MOS transistor is turned on. Thus, no current flows in the steady state. A current flows during a transient state when this state changes. At this time, the charge stored in the gate electrode changes. In the MOS transistor of the present invention, the electric capacity of the gate electrode is small, so that the operating speed is high and the current flowing transiently is small.
Conventionally, the source region and the drain region are formed by diffusion regions, but Schottky barrier diodes are also possible. In the present invention, a MOS transistor can be formed by arranging a gate electrode without overlapping on a Schottky barrier diode. Since the source and drain regions do not overlap with the gate electrode, the manufacturing method in the wafer process can be simplified.
In the present invention, the layout pattern changes in the circuit design, and the CAD also changes. The present invention has technical features that are clearly different from those of conventional MOS transistors.

（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）半導体は不純物濃度によりオーミック接続が形成可能な高濃度領域とショットキー・バリア・ダイオードが形成可能な低濃度領域が存在し、（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をＭＯＳトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。(1) In forming a bipolar IC, an NPN is formed on an N-type substrate having a predetermined depth and impurity concentration surrounded by an isolation region formed on the surface of a silicon wafer, or on a P-type substrate for negative power supply use. A base region is formed in the collector region of the transistor or the PNP transistor, an emitter region is formed in the base region, and the width of a part of the pattern in the base formed on the substrate surface by the emitter region is set to 1 μm or less. Flowing in a direction horizontal to the substrate from the emitter through the base to the collector.
(2) semiconductors there is a low concentration region heavily doped region ohmic connection is capable of forming a Schottky over barrier diode can be formed by an impurity concentration, in the formation of the bipolar transistor structure according to (1), the low-concentration region A method to further increase the speed of bipolar transistors by forming a Schottky barrier diode on top.
(3) In the formation of the bipolar transistor having the structure according to (1), the substrate on which the Schottky barrier diode is formed on the low concentration region and the bipolar transistor is formed below the periphery of the Schottky barrier diode electrode is P. If the substrate is an N-type, if the substrate is an N-type, a P-type region is created and the periphery is covered with a region of a different type from the substrate, and a PN diode is connected in parallel with a Schottky barrier diode to improve reliability. And how to.
(4) In forming a MOSIC on a P-type or N-type silicon wafer or a bipolar IC silicon wafer, an N-type substrate on a P-type silicon wafer having a predetermined depth and a predetermined impurity concentration on the silicon wafer And a P-type substrate on an N-type silicon wafer are formed from the surface, and an N-type source / drain region, a P-type source / drain region, and a gate region are formed using the respective layout patterns to The drain is formed of an N-type impurity region, a P-type impurity region, or a Schottky barrier diode, and the length of the depletion layer between the substrate, the source, and the drain under the gate electrode is determined by the gate pattern and the source-drain pattern. A method characterized by separating within.
(5) In the MOS transistor having the structure according to (4), if the substrate on which the MOS transistor is formed is P type under the periphery of the electrode of the Schottky barrier diode, it is N type. The method is characterized by covering the periphery with a region of a different type and connecting a PN diode in parallel with a Schottky barrier diode to improve reliability.
(6) A forming method described in at least two of the above (1) or (2) or (3) or (4) or (5) using a compound semiconductor such as silicon or GaAs or another semiconductor To form monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N-channel MOSICs, CMOSICs, BiCMOSICs, and individual semiconductor elements such as diodes, transistors, high-frequency high-power transistors, and high-power transistors. .

（１）請求項１の技術的特徴
バイポーラ集積回路におけるトランジスタの構造を従来の構造から本発明の構造に変えることによりキャリアの移動距離が著しく短くなる。このことによりバイポーラトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により、バイポーラトランジスタの製造方法が簡略化され、キャリアの移動する長さが短くなりバイポーラトランジスタの特性が向上します。
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
ＭＯＳ集積回路におけるＭＯＳトランジスタの構造を従来の構造から本発明の構造に変えることによりゲート電極とソース領域及びドレイン領域との重なりによる電気容量が著しく減少します。このことによりＭＯＳトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により、ＭＯＳトランジスタの製造方法が簡略化され、ゲート電極の面積が小さくなりＭＯＳトランジスタの動作速度が向上します。
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。(1) Technical features of claim 1 By changing the structure of the transistor in the bipolar integrated circuit from the conventional structure to the structure of the present invention, the moving distance of the carrier is remarkably shortened. This significantly increases the speed, power consumption, and miniaturization of bipolar transistors. This invention simplifies the bipolar transistor manufacturing method, shortens the length of carrier movement, and improves the characteristics of the bipolar transistor.
In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region extends in the lateral direction. On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. In order to realize this structure, an ion implantation technique is required. Conventionally, ion implantation is performed so that the impurity concentration is uniform in the lateral direction. However, in order to form the bipolar transistor of the present invention, the impurity concentration is low. Ions must be implanted so as to be uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface.
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth.
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
(2) Technical features of claim 2 A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected.
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
(3) Technical features of claim 3 A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
(4) Technical features of claim 4 By changing the structure of the MOS transistor in the MOS integrated circuit from the conventional structure to the structure of the present invention, the electric capacity due to the overlap between the gate electrode and the source and drain regions is remarkably reduced. . This significantly increases the speed, power consumption, and miniaturization of MOS transistors. This invention simplifies the MOS transistor manufacturing method, reduces the area of the gate electrode, and increases the operating speed of the MOS transistor.
Conventionally, when forming a gate electrode pattern of a MOS transistor between a source region and a drain region in the formation of a MOS integrated circuit, there has been a concept that it must be arranged so as to partially overlap the source region and the drain region. Considering from the state of energy level, the pattern of the gate electrode can be arranged away from the source region and the drain region as long as it is within the range of the depletion layer existing between the substrate and the source region and between the substrate and the drain region. .
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region.
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode.
The state of energy level of the conventional N channel MOS transistor is as follows. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf.
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained.
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. .
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained.
In addition, an N-channel MOS transistor and a P-channel MOS transistor have a MOS transistor in which a source is formed with an impurity region and a drain is formed with a Schottky barrier diode, and a MOS transistor in which a source is formed with a Schottky barrier diode and a drain is formed with an impurity region. It is established as a transistor.
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
(5) Technical features of claim 5 When the source region and the drain region in the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, the Schottky barrier diode is as follows: A PN junction is formed in the peripheral portion of.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. The operating speed of the diode is faster than that of the PN junction diode due to the presence of the Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) Technical features of claim 6 A semiconductor having various new functions in combination with at least two formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5 Form the device.

本発明のＮ型領域とＰ型領域の構成を示した断面図である。 It is sectional drawing which showed the structure of the N type area | region and P type area | region of this invention. トンネルダイオードの動作図である。 It is an operation | movement figure of a tunnel diode. 江崎ダイオードにおけるトンネル効果の説明図である。 It is explanatory drawing of the tunnel effect in Esaki diode. 低濃度と高濃度の半導体上の金属とのエネルギー状態の説明図である。 It is explanatory drawing of the energy state of the metal on the semiconductor of a low concentration and a high concentration. 低濃度と高濃度の半導体の説明図である。 It is explanatory drawing of a low concentration and a high concentration semiconductor. 電子の移動の説明図である。 It is explanatory drawing of a movement of an electron. 従来のバイポーラトランジスタの電子の移動の説明図である。 It is explanatory drawing of the movement of the electron of the conventional bipolar transistor. 本発明のバイポーラトランジスタのキャリアの移動例１の説明図である。 It is explanatory drawing of the example 1 of the carrier movement of the bipolar transistor of this invention. 本発明のバイポーラトランジスタのキャリアの移動例２の説明図である。 It is explanatory drawing of the example 2 of the carrier movement of the bipolar transistor of this invention. 従来と本発明のバイポーラＩＣの構造を示した断面図である。 It is sectional drawing which showed the structure of the bipolar IC of the past and this invention. バイポーラトランジスタの構造分析を示した説明図である。 It is explanatory drawing which showed the structural analysis of the bipolar transistor. 本発明のバイポーラトランジスタの動作状態を示した説明図である。 It is explanatory drawing which showed the operation state of the bipolar transistor of this invention. 本発明のサイリスタを示した断面図である。 It is sectional drawing which showed the thyristor of this invention. ショットキー・バリア・ダイオード付ＮＰＮトランジスタの断面図である。 It is sectional drawing of an NPN transistor with a Schottky barrier diode. ショットキー・バリア・ダイオード付ＮＰＮトランジスタの解説図である。 It is explanatory drawing of a NPN transistor with a Schottky barrier diode. ガードリング付きの断面図である。 It is sectional drawing with a guard ring. ガードリング付きの解説図である。 It is explanatory drawing with a guard ring. ＭＯＳ集積回路の断面図である。 It is sectional drawing of a MOS integrated circuit. 従来のＭＯＳトランジスタと本発明のＭＯＳトランジスタの断面図である。 It is sectional drawing of the conventional MOS transistor and the MOS transistor of this invention. 本発明のＭＯＳトランジスタの断面図である。 It is sectional drawing of the MOS transistor of this invention. 従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。 It is explanatory drawing which showed the structural analysis of the MOS transistor of the past and this invention. ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。 It is sectional drawing which showed the junction part of the board | substrate and source | sauce of a MOS transistor. 従来のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the conventional MOS transistor. 本発明のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＭＯＳトランジスタの動作を示した説明図である。 It is explanatory drawing which showed operation | movement of the MOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの断面図である。 It is sectional drawing of the NchMOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの断面図である。 It is sectional drawing of the NchMOS transistor of this invention. 本発明のＮｃｈＭＯＳトランジスタの断面図である。 It is sectional drawing of the NchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの断面図である。 It is sectional drawing of the PchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの断面図である。 It is sectional drawing of the PchMOS transistor of this invention. 本発明のＰｃｈＭＯＳトランジスタの断面図である。 It is sectional drawing of the PchMOS transistor of this invention. 従来と本発明の相補性ＭＯＳを示した断面図である。 It is sectional drawing which showed the complementary MOS of the past and this invention. ＳＢＤ使用の相補性ＭＯＳを示した断面図である。 It is sectional drawing which showed the complementary MOS using SBD. ＳＢＤの信頼性向上構造を示した断面図である。 It is sectional drawing which showed the reliability improvement structure of SBD. 本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。 It is sectional drawing which showed the BiCMOS integrated circuit by this invention. 本発明による集積回路を示した断面図である。 1 is a cross-sectional view illustrating an integrated circuit according to the present invention.

（１）江崎玲於奈博士の発明した江崎ダイオードはトンネルダイオードとも呼ばれている。高濃度のＰ型半導体と高濃度のＮ型半導体とで形成された接合部を１００Åまで薄くしたとき、順方向のトンネル効果が現れる。（図２ａ）（図２ｂ）この場合の材料は高純度ゲルマニウムである。このことにより半導体の伝導帯における電子の代表的な移動距離は約１００Å以上であると考えられる。この移動距離は他の半導体でも同様と考えられる。
金属と半導体との接合部における空乏層の長さが５０００Å（０．５μ）を考えた場合、トンネル効果は無視でき、ショットキー・バリヤ・ダイオードが形成される。金属と半導体との接合部における空乏層の長さが５０Åを考えた場合、トンネル効果により電子が移動しオーミックな接合が形成される。（図２ｃ）上記空乏層の長さの比率は５０００Å／５０Å＝１００であり、これに対する半導体の不純物濃度の比率は１：１００である。（図２ｄ）従って低濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成される。高濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成されず、オーミックな接続が形成される。
（参考情報）シリコン単結晶の格子定数は５．４Åである。シリコン原子の単位体積（ｃｍの３乗）当たりの数は５・（１０の２２乗）である。
半導体の結晶内における電子の移動距離は結晶の歪みや印加された電圧の影響を受けて変化するが、約１００Å以上であると考えられる。また代表的なベース幅のデータとして０．３μｍがある。このことより一般的なものの電子の移動距離は０．３μｍより小さい。この電子の移動の連なりを集めたものが半導体内の電流である。（図２ｅ）ＮＰＮバイポーラトランジスタの動作時におけるエミッタからベースを通過してコレクタまでの電子の移動を図面に描いた。従来のバイポーラトランジスタでは多数のキャリアが動作に必要であった。本発明のバイポーラトランジスタではより少数のキャリアで動作が可能になります。微細化により電流増幅率が著しく向上します。（図２ｆ）（図２ｇ）（図２ｈ）
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２ｉ）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２ｉ）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２ｉ）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。（図２ｉ）
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２ｉ）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２ｉ）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図６ａ）（図６ｂ）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図６ａ）（図６ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図６ａ）（図６ｂ）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ａ）（図７ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９ａ）ネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９ａ）（図９ｂ）（図１０）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。
基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３ａ）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１３ｂ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４ａ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５ａ）
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。（図１４ｂ）（図１４ｃ）（図１５ｂ）（図１５ｃ）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）(1) The Ezaki diode invented by Dr. Yuna Ezaki is also called a tunnel diode. When a junction formed by a high concentration P-type semiconductor and a high concentration N-type semiconductor is thinned to 100 mm, a forward tunnel effect appears. (FIG. 2a) (FIG. 2b) The material in this case is high purity germanium. Thus, it is considered that the typical movement distance of electrons in the conduction band of the semiconductor is about 100 mm or more. This movement distance is considered to be the same for other semiconductors.
If the length of the depletion layer at the junction between the metal and the semiconductor is 5000 mm (0.5 μ), the tunnel effect is negligible and a Schottky barrier diode is formed. When the length of the depletion layer at the junction between the metal and the semiconductor is 50 mm, electrons move due to the tunnel effect and an ohmic junction is formed. (FIG. 2c) The ratio of the length of the depletion layer is 5000/50 = 100, and the ratio of the impurity concentration of the semiconductor to this is 1: 100. (FIG. 2d) Therefore, a Schottky barrier diode is formed between the low-concentration semiconductor and the metal. A high-concentration semiconductor does not form a Schottky barrier diode between the metal and an ohmic connection.
(Reference information) The lattice constant of a silicon single crystal is 5.4 mm. The number of silicon atoms per unit volume (cm 3) is 5 · (10 22).
The movement distance of electrons in a semiconductor crystal changes under the influence of crystal distortion and applied voltage, but is considered to be about 100 mm or more. A typical base width data is 0.3 μm. In general, the electron moving distance is smaller than 0.3 μm. A collection of this series of electron movements is the current in the semiconductor. (FIG. 2e) The movement of electrons from the emitter through the base to the collector during operation of the NPN bipolar transistor is depicted in the drawing. In conventional bipolar transistors, a large number of carriers are required for operation. The bipolar transistor of the present invention can operate with fewer carriers. The current amplification factor is remarkably improved by miniaturization. (FIG. 2f) (FIG. 2g) (FIG. 2h)
In a bipolar integrated circuit, a conventional bipolar transistor has a shape in which a diffusion region extends in the lateral direction. (FIG. 2i) On the other hand, the diffusion region of the bipolar transistor of the present invention has a shape extending in the vertical direction. (FIG. 2i) In order to realize this structure, an ion implantation technique is required. Conventionally, the ion implantation is performed so that the impurity concentration is uniform in the lateral direction. The ions must be implanted so that the impurity concentration is uniform in the vertical direction.
In the formation of a bipolar integrated circuit, it is desirable to apply ion implantation that is uniform in the vertical direction to the separation region in addition to the regions of the bipolar transistor.
In order to uniformly distribute impurities in the vertical direction, ion implantation requires a technique for changing the acceleration voltage. In conventional bipolar integrated circuits, ions are implanted near the surface of the substrate. The formation of the bipolar transistor of the present invention requires a high energy ion implantation technique.
In 1988, there was a technology that could be injected into the substrate crystal from above the almost completed MOSLSI. There is therefore a technical possibility of accelerating voltage.
A pattern of each impurity region of the transistor is formed by photolithography, and ion implantation is uniformly performed in the horizontal direction and the vertical direction. Thereafter, distortion in the crystal due to the ion implantation is removed by short-time annealing. By using this method, the impurity region can be formed in a shape closer to the pattern in photolithography.
This technique can also be applied to other semiconductor devices other than bipolar integrated circuits.
Conventionally, there has been no concept of realizing a base width pattern by photolithography. A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. Therefore, a pattern with a short base width can be formed by current photolithography.
By using this microfabrication technique, it is possible to realize an NPN transistor and a PNP transistor characterized in that carriers move from the emitter region to the base region in the horizontal direction with respect to the substrate and then move in the collector region in the horizontal direction.
In a conventional NPN transistor or PNP transistor, carriers move from the emitter region to the base region downward with respect to the substrate, then move downward in the collector region, and further move laterally in the low-resistance buried diffusion region and further vertical. It passes through the low resistance region formed in the direction upward and moves to the surface. (Fig. 2i)
In the conventional bipolar integrated circuit, an emitter diffusion region is formed in the base diffusion region, and the base width is formed in the vertical direction due to the difference in diffusion depth. (Fig. 2i)
In bipolar transistors, it is common knowledge to form an emitter pattern inside a base pattern in photolithography.
The diffusion of the base region spreads not only in the vertical direction but also in the horizontal direction in the length. The diffusion of the emitter region spreads not only in the vertical direction but also in the horizontal direction in the length. An emitter diffusion region is formed in the base diffusion region, and the difference in diffusion depth is the base width.
From the two facts of photolithography pattern formation and diffusion depth, in the conventional bipolar transistor, the lateral base width cannot be shorter than the longitudinal base width.
Current flows intensively in the vertical direction with a short base width.
Further, the area in the horizontal direction of the base region is narrow because one length is formed by the diffusion depth, and the area in the vertical direction is wide because it is formed by a photolithography pattern. Therefore, the current flows stably in the vertical direction.
It is impossible in the prior art to form a base region in the collector region and an emitter region in the base region so that current flows from the emitter through the base to the collector in a direction horizontal to the substrate.
The base width can be determined from the difference in length between the measurement results of the diffusion depths of the base region and the emitter region in the bipolar transistor in the bipolar integrated circuit. A typical base width data is 0.3 μm. Based on this length, the lateral base width is set to 1 μm or less in the present invention.
In the present invention, the distance that carriers move from the emitter region to the collector region via the base region is significantly shorter than that of the conventional bipolar transistor. For this reason, the operation speed is remarkably increased. Further, the hFE value can be changed by freely changing the base width of each transistor in the bipolar integrated circuit according to the layout.
In the present invention, since the bipolar transistor has a simple structure and is vertically long, the density of devices per area is increased. In the bipolar integrated circuit, the length of the wiring is shortened, the resistance and electric capacity of the wiring are reduced, and the operation speed is improved.
As described above, the conventional bipolar transistor has a completely different structure and function.
Creating several places with base functions can create new logic and analog circuits that have never existed before. (Figure 1)
In the formation of bipolar integrated circuits, ion implantation is performed uniformly in the lateral and longitudinal directions in the collector region, base region, emitter region, and isolation region, and then the strain in the crystal due to ion implantation is removed by short-time annealing. An example of a bipolar transistor is shown. (Fig. 2i)
When the conventional bipolar integrated circuit is compared with the bipolar integrated circuit of the present invention, the present invention is simpler in structure. (Fig. 2i)
An equivalent circuit for the structure of a bipolar transistor in a conventional bipolar integrated circuit is shown in FIG.
Since the lateral base width is shortened, the lateral electric field is strong, so that carriers flow in a concentrated manner in the horizontal direction.
In the bipolar integrated circuit of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly to the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) A metal wiring forming a Schottky barrier is formed from the surface of the collector region of the NPN transistor or the PNP transistor of the present invention to the surface of the base region. A Schottky barrier diode is formed at the surface of the low concentration collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. (FIG. 6a) (FIG. 6b)
In this way, a Schottky barrier diode is formed and connected between the base region and the collector region. A Schottky barrier diode will exist in parallel with the PN junction formed by the base region and the collector region. (FIG. 6a) (FIG. 6b) The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated. (FIG. 6a) (FIG. 6b)
(3) A part of the surface of the collector region of the NPN transistor or PNP transistor of the present invention is opened. A P-type region is formed in advance in the collector region along the peripheral portion of the pattern of the opened Schottky barrier diode portion if the collector region is N-type, and if the collector region is P-type, an N-type region is formed in the collector region. Keep it. An impurity region formed in the substrate along the peripheral portion is called a guard ring. Metal wiring for forming a Schottky barrier is formed over the opening portion of the base region and the opening portion of the collector region. A metal wiring and an ohmic contact are formed on the surface of the high concentration base region, and the metal wiring and the base region are connected. As a result, the base region and the Schottky barrier diode are connected. Since the guard ring is formed in a high concentration region, an ohmic contact is formed with the metal wiring and is connected to the metal wiring. A Schottky barrier diode will exist in parallel with the PN junction formed by the guard ring and the collector region. (FIG. 7a) (FIG. 7b) The presence of a Schottky barrier diode with a faster switching speed than the PN junction speeds up the operation of the bipolar transistor of the present invention. When the bipolar transistor changes from the ON state to the OFF state, the disappearance of the carriers that have entered the collector region from the base region is accelerated.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is changed to a stable PN junction diode by forming a guard ring to ensure high reliability.
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
The metal forming the Schottky barrier diode may be a single element or an alloy.
There is also a method in which a layer called a barrier metal is formed between a semiconductor substrate and a Schottky barrier is formed in a stable state.
(4) Conventionally, in the formation of a MOS integrated circuit, when the pattern of the gate electrode of the MOS transistor is arranged between the source region and the drain region, it must be arranged so as to partially overlap the source region and the drain region. there were. (FIG. 9a) Considering the state of the energy level, the pattern of the gate electrode is arranged away from the source region and the drain region as long as it is within the depletion layer existing between the substrate and the source region and between the substrate and the drain region. Is possible.
The main reason why the speed of the MOS transistor is slow is the presence of capacitance due to the overlap between the gate electrode and the source region and between the gate electrode and the drain region. (FIG. 10) (FIG. 11)
In the N-channel or P-channel MOS transistor of the present invention, the pattern of the gate electrode is separated from the pattern of the source and drain, and further separated within a range where the source region and the drain region can be operated within the depletion layer. The drain region is formed of an N-type region, a P-type region, or a Schottky barrier diode. (FIG. 8) (FIG. 9a) (FIG. 9b) (FIG. 10) (FIG. 11)
The state of energy level of the conventional N channel MOS transistor is as follows.
When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
The state of the energy level of the N channel MOS transistor of the present invention is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, the Fermi level Vf is lower than the source due to the voltage of the gate electrode on the substrate surface, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 13a)
The state of the energy level of the P-channel MOS transistor of the present invention can be similarly explained. (Fig. 13b)
The energy level state of the N-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes is as follows. Assume that the gate electrode is formed apart from the positions of the source region and the drain region and further to a position in a depletion layer between the source and the substrate and between the drain and the substrate. When the potential of the substrate is the same as that of the source and the gate electrode voltage is set to be equal to or higher than the threshold voltage and a positive voltage is applied to the drain, there is no carrier movement because the Fermi level Vf of the source and substrate is the same level inside the substrate. However, on the substrate surface, the Fermi level Vf decreases from the source side due to the voltage of the gate electrode, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. . (Fig. 14a)
The state of the energy level of the P-channel MOS transistor in which the source region and the drain region of the present invention are formed by Schottky barrier diodes can be similarly explained. (Fig. 15a)
In addition, an N-channel MOS transistor and a P-channel MOS transistor have a MOS transistor in which a source is formed with an impurity region and a drain is formed with a Schottky barrier diode, and a MOS transistor in which a source is formed with a Schottky barrier diode and a drain is formed with an impurity region. It is established as a transistor. (FIG. 14b) (FIG. 14c) (FIG. 15b) (FIG. 15c)
At present, CMOS circuits are the mainstream in MOS LSI. If there is no capacitance due to the overlap between the gate electrode, the source region and the drain region, the operation speed is significantly improved. If the capacitance is reduced, the amount of charge flowing in when the CMOS circuit is turned on / off is significantly reduced, so that the operation speed is improved and the power consumption is also significantly reduced.
The width of the depletion layer varies depending on the impurity concentration of the P-type region and the N-type region in the PN junction. When the impurity concentration is low, the width of the depletion layer becomes long.
A pattern of about 0.028 μm can be formed by using a microfabrication technique in a recent MOSLSI advanced device. If the current microfabrication technology is used, the necessary pattern can be formed.
As described above, the conventional MOS transistor has a completely different structure and function.
Assume that the gate electrode is formed away from the position of the source region and further to the position in the depletion layer between the source and the substrate. It is safer to consider the position in the depletion layer in the gate electrode pattern by the width of the depletion layer when there is no potential difference between the source and the substrate. (Fig. 11)
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(5) When the source region and drain region of the N-channel or P-channel MOS transistor of the present invention are formed by a Schottky barrier diode, a PN junction is formed in the peripheral portion of the Schottky barrier diode as follows. Form.
If the substrate is N-type, a P-type region is formed in advance, and if the substrate is P-type, an N-type region is formed in advance with a high-concentration impurity region under the peripheral portion of the Schottky barrier diode. This region formed on the substrate along the peripheral portion is called a guard ring. An ohmic contact is formed between the high concentration region and the metal wiring, and is connected to the metal wiring. As a result, a PN junction diode and a Schottky barrier diode exist in parallel between the source region and the drain region between the substrate and the substrate. (FIG. 18) The operation speed as a diode is faster than that of a PN junction diode due to the presence of a Schottky barrier diode. However, the size of the source region and the drain region is a size including the guard ring.
When high reliability cannot be secured in the peripheral portion of the Schottky barrier diode depending on the formation conditions, this portion is replaced with a stable PN junction by forming a guard ring. In the MOS transistor of the present invention, the formation of the guard ring ensures high reliability compared to the MOS transistor in which the source region and the drain region are formed by a Schottky barrier diode.
(6) A semiconductor device having a variety of new functions is formed by using at least two of the formation methods of claim 1 or claim 2 or claim 3 or claim 4 or claim 5. (FIG. 19) (FIG. 20)

Claims

In the formation of a bipolar IC, an NPN transistor or PNP is formed on an N-type substrate having a predetermined depth and impurity concentration surrounded by an isolation region formed on the surface of a silicon wafer, or on a P-type substrate for negative power supply applications. A base region is formed in the collector region of the transistor, an emitter region is formed in the base region, and a width of a part of the pattern in the base formed on the substrate surface by the emitter region is 1 μm or less. Flowing through the base to the collector in a horizontal direction relative to the substrate.

2. A method of forming a bipolar transistor having a structure according to claim 1, wherein a Schottky barrier diode is formed on a low concentration region to further increase the speed of the bipolar transistor.

2. A bipolar transistor having a structure according to claim 1, wherein a Schottky barrier diode is formed on the low concentration region, and if the substrate is P type under the periphery of the Schottky barrier diode electrode, the N type substrate is formed. A method of improving reliability by forming a P-type region for N-type, covering the periphery with a region of a different type from the substrate, and connecting PN diodes in parallel.

In forming a MOSIC on a P-type or N-type silicon wafer or on a bipolar IC silicon wafer, an N-type substrate and an N-type on a P-type silicon wafer having a predetermined depth and a predetermined impurity concentration on the silicon wafer A P-type substrate on a silicon wafer is formed from the surface, and an N-type source / drain region, a P-type source / drain region, and a gate region are respectively used as layout patterns. The gate pattern and the source and drain patterns are separated from each other within the length of the depletion layer between the substrate, the source and the drain under the gate electrode. A method characterized by that.

5. A MOS transistor having a structure according to claim 4, wherein if the substrate is P-type, an N-type substrate is formed under the periphery of the Schottky barrier diode electrode, and if the substrate is N-type, a P-type region is formed and the region is different from the substrate And connecting PN diodes in parallel to improve reliability.

A compound semiconductor such as silicon or GaAs or another semiconductor is used, and in combination with the formation method described in at least two of the above claims 1, 2, 3, 4, or 5. A method of forming monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N channel MOSICs, CMOSICs, BiCMOSICs, and individual semiconductor elements such as diodes, transistors, high-frequency high-power transistors, and high-power transistors.