JP2010135709A - New structure semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は高速化・低消費電力化・微細化をさらに進展させるためにバイポーラトランジスタとＭＯＳトランジスタの原理と構造を見直した半導体集積回路及びその形成方法に関する。 The present invention relates to a semiconductor integrated circuit in which the principle and structure of a bipolar transistor and a MOS transistor are reviewed in order to further advance high speed, low power consumption, and miniaturization, and a method for forming the same.
最近のサブミクロンスケールの微細加工技術が新しい原理と構造のトランジスタ製造を可能にする。 Recent submicron-scale microfabrication technology enables transistor fabrication with new principles and structures.
現在、半導体集積回路は高速化・低消費電力化・微細化が進んでいるが、最初に発明された時よりそのトランジスタの構造は変わっていない。バイポーラトランジスタとＭＯＳトランジスタの原理と構造をサブミクロンスケールの微細加工技術により見直しを行い、半導体集積回路の高速化・低消費電力化・微細化を進展する。 At present, semiconductor integrated circuits have been increased in speed, power consumption, and miniaturization, but their transistor structures have not changed since they were first invented. The principle and structure of bipolar transistors and MOS transistors will be reviewed using submicron-scale microfabrication technology, and high-speed, low power consumption, and miniaturization of semiconductor integrated circuits will be promoted.
（１）バイポーラＩＣの形成において、Ｐ型またはＮ型のシリコンウエハの表面上に形成した同じ型の分離領域で囲まれた所定の数の異なる型の領域上に、またはＰ型またはＮ型のシリコンウエハ上に、所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、この形成過程を所定の数だけ実施し、前記の形成過程でバイポーラトランジスタのベースの機能を持つ場所をその領域中に異なる型の領域を形成し表面に残されたパターンの幅を１μｍ以下に形成することを特徴とする方法。
（２）（１）において低濃度領域の表面上でショットキー・バリア・ダイオードを形成し、高濃度領域の表面上でショットキー・バリア・ダイオードの電極および金属配線とのオーミック・コンタクトを形成することを特徴とする方法。
（３）ＭＯＳＩＣの形成において、Ｐ型またはＮ型のシリコンウエハ上で所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、これを所定の数だけ実施する形成過程で、または（１）で述べた形成過程で、ＭＯＳトランジスタのソース・ドレインをＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成し、ゲート電極のパターンをソースとドレインのパターンから離すことを特徴とする方法。
（４）ショットキー・バリア・ダイオードとＭＯＳトランジスタのソース・ドレインとして形成したショットキー・バリア・ダイオードの電極周辺の下にその基板がＰ型ならＮ型、その基板がＮ型ならＰ型の領域を形成することを特徴とする方法。
（５）シリコンに代えて、ＧａＡｓ等の化合物半導体、他の半導体にも適用可能であり、前記の（１）および（２）および（３）および（４）に述べた形成方法、および（１）に述べた表面上残されたベースのパターンの幅を１μｍより大に形成する方法および（３）に述べたゲート電極のパターンをソースとドレインのパターンから離さない形成方法の併用から必要な方法を用いて、バイポーラＩＣ、ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等の集積回路および個別半導体素子を形成することを特徴とする方法。(1) In forming a bipolar IC, a predetermined number of different types of regions surrounded by the same type of isolation region formed on the surface of a P-type or N-type silicon wafer, or P-type or N-type On the silicon wafer, a predetermined number of N-type regions and P-type regions including 0 having the same or different impurity concentration at a predetermined depth are formed from a surface at a predetermined location, and this forming process is performed by a predetermined number. A method of forming a region of a different type in a region having a base function of a bipolar transistor in the forming process and forming a pattern width left on the surface to be 1 μm or less.
(2) In (1), a Schottky barrier diode is formed on the surface of the low concentration region, and an ohmic contact with the electrode of the Schottky barrier diode and the metal wiring is formed on the surface of the high concentration region. A method characterized by that.
(3) In forming the MOSIC, a predetermined number of N-type regions and P-type regions including 0 having the same or different impurity concentration at a predetermined depth at a predetermined location on a P-type or N-type silicon wafer from the surface. In the formation process of forming and implementing a predetermined number of times, or in the formation process described in (1), the source / drain of the MOS transistor is formed of an N-type region, a P-type region, or a Schottky barrier diode. The method of separating the gate electrode pattern from the source and drain patterns.
(4) Under the periphery of the Schottky barrier diode formed as the source / drain of the Schottky barrier diode and MOS transistor, if the substrate is P-type, the substrate is N-type, and if the substrate is N-type, the region is P-type Forming a method.
(5) Instead of silicon, it can be applied to compound semiconductors such as GaAs, and other semiconductors. The forming method described in the above (1), (2), (3) and (4), and (1 A method required from the combined use of the method for forming the width of the base pattern left on the surface described in (1) to be larger than 1 μm and the method for forming the gate electrode pattern described in (3) not separating from the source and drain patterns. To form integrated circuits such as bipolar IC, CMOSIC, BiCMOSIC and individual semiconductor elements.
バイポーラトランジスタのベースの機能において電流の流れる主な方向を従来の縦方向から横方向に構造的に変更した。ベース領域を最新の微細加工技術を用いて基板表面上に形成する。電気特性制御がベース領域内にエミッタ領域を形成して残るベース領域の設計パターンによって可能になる。
従来のバイポーラＩＣの構造は複雑である。本発明によりバイポーラＩＣの構造が簡単になる。
従来のＭＯＳトランジスタより本発明のＭＯＳトランジスタはゲート電極の電気容量が減少しスイチング速度が向上し高速な動作が可能となる。相補性ＭＯＳ集積回路ではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり従来のものより低消費になる。
現在は相補性ＭＯＳ集積回路が低消費で高速な動作で半導体製品の主流である。しかし高速化の要求は限りない。本発明の相補性ＭＯＳ集積回路により高速化が進展できる。しかし将来は本発明の新しい機能を備えた高速なバイポーラ集積回路が有利になる可能性もある。In the function of the base of the bipolar transistor, the main direction of current flow is structurally changed from the conventional vertical direction to the horizontal direction. A base region is formed on the substrate surface using the latest microfabrication technology. Electrical characteristic control is enabled by the design pattern of the base region remaining after forming the emitter region in the base region.
The structure of a conventional bipolar IC is complicated. The present invention simplifies the structure of a bipolar IC.
Compared with the conventional MOS transistor, the MOS transistor of the present invention has a reduced gate electrode capacitance, an improved switching speed, and a high-speed operation. The complementary MOS integrated circuit consumes less current when it is turned on / off due to its high-speed operation and consumes less power than the conventional one.
At present, complementary MOS integrated circuits are the mainstream of semiconductor products with low consumption and high speed operation. However, there is no limit to the speed. The complementary MOS integrated circuit of the present invention can increase the speed. In the future, however, high speed bipolar integrated circuits with the new features of the present invention may be advantageous.
（１）バイポーラＩＣの形成において、Ｐ型またはＮ型のシリコンウエハの表面上に形成した同じ型の分離領域で囲まれた所定の数の異なる型の領域上に、またはＰ型またはＮ型のシリコンウエハ上に、所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、この形成過程を所定の数だけ実施し、前記の形成過程でバイポーラトランジスタのベースの機能を持つ場所をその領域中に異なる型の領域を形成し表面に残されたパターンの幅を１μｍ以下に形成することを特徴とする方法。（図１）
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。
バイポーラＩＣの形成においてシリコンウエハ中に不純物原子を深さ方向に深く分布させる手段としてイオン注入がある。
従来のバイポーラＩＣと本発明のバイポーラＩＣを比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラＩＣでは、バイポーラトランジスタは基板に対して縦方向の構造で、キャリアはエミッタから縦方向にベースに流れ、そのまま縦方向にコレクタに入り、低抵抗のフローティングコレクタを横方向に流れ、さらに縦方向に低抵抗のコレクタウォールを流れ表面に出る。（図２）
本発明のバイポーラＩＣでは、キャリアはバイポーラトランジスタのエミッタからベースを通過してそのまま横方向にコレクタに入る。（図２）
従来のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板内部にあるのに対し、本発明のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板表面にある。（図３）
ベース領域の長さを１μｍ以下にすることはミクロンスケールでレイアウトが作成されていた時期は実行不可能であった。最近ではサブミクロンスケールで０．０４μｍ程度のレイアウトが可能になった。
本発明のバイポーラＩＣではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）（１）における低濃度領域の表面上でショットキー・バリア・ダイオードを形成し、高濃度領域の表面上でショットキー・バリア・ダイオードの電極および金属配線におけるオーミック・コンタクトを形成することを特徴とする方法。（図６）
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）
他のバイポーラ回路にも同様に適用できる。
（３）ＭＯＳＩＣの形成において、Ｐ型またはＮ型のシリコンウエハ上で所定の場所に所定の深さの不純物濃度の同じか異なる０を含む所定の数のＮ型領域およびＰ型領域を表面から形成し、これを所定の数だけ実施する形成過程で、または（１）で述べた形成過程で、ＭＯＳトランジスタのソース・ドレインをＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成し、ゲート電極のパターンをソースとドレインのパターンから離すことを特徴とする方法。（図８）
従来のＭＯＳトランジスタのゲート電極のパターンはソースとドレインのパターンと一部重なっていた。（図９）
本発明のＭＯＳトランジスタではゲート電極のパターンはソースとドレインのパターンとは重ならない。（図９）
従来のＭＯＳトランジスタは本発明のＭＯＳトランジスタに並列にコンデンサーが付いたものと等価である。ゲートとソースの間の電気容量が減少し高速化が実現する。（図１０） 基板とソース間に存在する空乏層の長さよりゲート電極のパターンとソースおよびドレインのパターンとの間隔は短くする方が確実である。（図１１）
ゲート電極のパターンとソース・ドレインのパターンとの間隔は電気的に評価して確定する。
従来のＭＯＳトランジスタにおいて、ゲート電極の電圧が閾値電圧以上で基板の電位がソースと同じ場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＭＯＳトランジスタでも同様に基板表面でキャリアが移動する。（図１３）
ＰＮ接合の代わりにソースおよびドレインをショットキー・バリア・ダイオードで形成したＭＯＳトランジスタでも基板表面ではソース→基板表面→ドレインとキャリアが移動する。空乏層内ではほとんどのキャリアは消滅することなく電界に引かれて移動する。（図１４、図１５）
本発明により従来のものより高速な動作のＭＯＳトランジスタが実現し、相補性ＭＯＳではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり低消費な集積回路が実現できる。
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（４）ショットキー・バリア・ダイオードとＭＯＳトランジスタのソース・ドレインとして形成したショットキー・バリア・ダイオードの電極周辺の下にその基板がＰ型ならＮ型、その基板がＮ型ならＰ型の領域を形成することを特徴とする方法。（図１８）
更に信頼性が必要な場合、この形成を実施する。動作速度はＰＮ接合よりショットキー・バリア・ダイオードの方で決まる。
（５）シリコンに代えて、ＧａＡｓ等の化合物半導体、他の半導体にも適用可能であり、前記の（１）および（２）および（３）および（４）に述べた形成方法、および（１）に述べた表面上残されたベースのパターンの幅を１μｍより大に形成する方法および（３）に述べたゲート電極のパターンをソースとドレインのパターンから離さない形成方法の併用から必要な方法を用いて、バイポーラＩＣ、ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等の集積回路および個別半導体素子を形成することを特徴とする方法。（図１９）（図２０）(1) In forming a bipolar IC, a predetermined number of different types of regions surrounded by the same type of isolation region formed on the surface of a P-type or N-type silicon wafer, or P-type or N-type On the silicon wafer, a predetermined number of N-type regions and P-type regions including 0 having the same or different impurity concentration at a predetermined depth are formed from a surface at a predetermined location, and this forming process is performed by a predetermined number. A method of forming a region of a different type in a region having a base function of a bipolar transistor in the forming process and forming a pattern width left on the surface to be 1 μm or less. (Figure 1)
Creating several places with base functions can create new logic and analog circuits that have never existed before.
In the formation of a bipolar IC, there is ion implantation as means for distributing impurity atoms deeply in a depth direction in a silicon wafer.
When the conventional bipolar IC and the bipolar IC of the present invention are compared, the present invention is simpler in structure. (Figure 2)
In a conventional bipolar IC, the bipolar transistor has a vertical structure with respect to the substrate, carriers flow from the emitter to the base in the vertical direction, enter the collector in the vertical direction, flow through the low-resistance floating collector in the horizontal direction, and It flows through a low resistance collector wall in the vertical direction and exits the surface. (Figure 2)
In the bipolar IC of the present invention, carriers pass from the emitter of the bipolar transistor through the base to the collector in the lateral direction. (Figure 2)
In the conventional bipolar transistor, the base region where the electrical characteristics are mainly determined is located inside the substrate, whereas in the bipolar transistor of the present invention, the base region where the electrical characteristics are mainly determined is located on the substrate surface. (Figure 3)
Setting the length of the base region to 1 μm or less was not feasible when the layout was created on the micron scale. Recently, a layout of about 0.04 μm on a submicron scale has become possible.
In the bipolar IC of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly through the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) Forming a Schottky barrier diode on the surface of the low concentration region in (1) and forming an ohmic contact on the electrode of the Schottky barrier diode and the metal wiring on the surface of the high concentration region. A method characterized by. (Fig. 6)
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
NPN bipolar transistors having Schottky barrier diode electrodes can also be formed in a horizontal structure. (Fig. 7)
The same applies to other bipolar circuits.
(3) In forming the MOSIC, a predetermined number of N-type regions and P-type regions including 0 having the same or different impurity concentration at a predetermined depth at a predetermined location on a P-type or N-type silicon wafer from the surface. In the formation process of forming and implementing a predetermined number of times, or in the formation process described in (1), the source / drain of the MOS transistor is formed of an N-type region, a P-type region, or a Schottky barrier diode. The method of separating the gate electrode pattern from the source and drain patterns. (Fig. 8)
The pattern of the gate electrode of the conventional MOS transistor partially overlaps the pattern of the source and drain. (Fig. 9)
In the MOS transistor of the present invention, the pattern of the gate electrode does not overlap with the pattern of the source and drain. (Fig. 9)
A conventional MOS transistor is equivalent to a MOS transistor of the present invention with a capacitor in parallel. The electric capacity between the gate and the source is reduced, and the speed is increased. (FIG. 10) It is more certain that the distance between the gate electrode pattern and the source and drain patterns is shorter than the length of the depletion layer existing between the substrate and the source. (Fig. 11)
The distance between the gate electrode pattern and the source / drain pattern is determined by electrical evaluation.
In a conventional MOS transistor, when the gate electrode voltage is equal to or higher than the threshold voltage and the substrate potential is the same as the source, there is no carrier movement because the Fermi level Vf of the source and the substrate is the same level inside the substrate. Then, the Fermi level Vf decreases from the source side, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
Similarly, in the MOS transistor of the present invention, carriers move on the substrate surface. (Fig. 13)
Even in a MOS transistor in which a source and a drain are formed by Schottky barrier diodes instead of a PN junction, carriers move from the source to the substrate surface to the drain on the substrate surface. In the depletion layer, most carriers move by being attracted by an electric field without disappearing. (FIGS. 14 and 15)
According to the present invention, a MOS transistor operating at a higher speed than the conventional one can be realized, and in the complementary MOS, a current that flows at ON / OFF is reduced by the high-speed operation, and an integrated circuit with low consumption can be realized.
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(4) Under the periphery of the Schottky barrier diode formed as the source / drain of the Schottky barrier diode and MOS transistor, if the substrate is P-type, the substrate is N-type, and if the substrate is N-type, the region is P-type Forming a method. (Fig. 18)
This formation is carried out when further reliability is required. The operating speed is determined by the Schottky barrier diode rather than the PN junction.
(5) Instead of silicon, it can be applied to compound semiconductors such as GaAs, and other semiconductors. The forming method described in the above (1), (2), (3) and (4), and (1 A method required from the combined use of the method for forming the width of the base pattern left on the surface described in (1) to be larger than 1 μm and the method for forming the gate electrode pattern described in (3) not separating from the source and drain patterns. To form integrated circuits such as bipolar IC, CMOSIC, BiCMOSIC and individual semiconductor elements. (FIG. 19) (FIG. 20)
１ Ｎ：Ｎ型半導体
２ Ｐ：Ｐ型半導体
３ Ｎ＋：高濃度のＮ型半導体
４ Ｐ＋：高濃度のＰ型半導体
５ Ｎ−：低濃度のＮ型半導体
６ Ｐ−：低濃度のＰ型半導体
７ Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８ Ｖｆ：フェルミ・レベル
９ Ｔｒ：トランジスタ
１０ ＳＢＤ：ショットキー・バリア・ダイオード
１１ Ｅ：エミッタ
１２ Ｂ：ベース
１３ Ｃ：コレクタ
１４ Ｓ：ソース
１５ Ｄ：ドレイン
１６ Ｇ：ゲート
１７ Ｎｃｈ：Ｎチャネル
１８ Ｐｃｈ：Ｐチャネル1 N: N-type semiconductor 2 P: P-type semiconductor 3 N +: High-concentration N-type semiconductor 4 P +: High-concentration P-type semiconductor 5 N-: Low-concentration N-type semiconductor 6 P-: Low-concentration P-
本発明は高速化・低消費電力化・微細化をさらに進展させるためにバイポーラトランジスタとＭＯＳトランジスタの原理と構造を見直した半導体集積回路及びその形成方法に関する。 The present invention relates to a semiconductor integrated circuit in which the principle and structure of a bipolar transistor and a MOS transistor are reviewed in order to further advance high speed, low power consumption, and miniaturization, and a method for forming the same.
最近のサブミクロンスケールの微細加工技術が新しい原理と構造のトランジスタ製造を可能にする。 Recent submicron-scale microfabrication technology enables the fabrication of transistors with new principles and structures.
現在、半導体集積回路は高速化・低消費電力化・微細化が進んでいるが、最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。バイポーラＩＣにおいてバイポーラトランジスタの構造は基板に対して水平方向に伸びている。これは拡散層が基板の表面から拡散され横型に形成されるという従来の常識による。この常識から脱却しバイポーラトランジスタを新しい縦型の構造で考案した。従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造に関してはドレインからソースの間をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタの動作原理を深く考察し新しい構造のものを考案した。バイポーラトランジスタとＭＯＳトランジスタの原理と構造をサブミクロンスケールの微細加工技術により見直しを行い、半導体集積回路の高速化・低消費電力化・微細化を進展する。At present, semiconductor integrated circuits are increasing in speed, power consumption, and miniaturization, but their transistor structures have not changed since they were first invented. Typical integrated circuits are bipolar ICs and MOSICs. In the bipolar IC, the structure of the bipolar transistor extends in the horizontal direction with respect to the substrate. This is based on the conventional common sense that the diffusion layer is diffused from the surface of the substrate and formed in a horizontal shape. Breaking away from this common sense, a bipolar transistor was devised with a new vertical structure. Conventionally, regarding the structure of a MOS transistor in MOSIC, there has been a common sense that it is necessary to cover the drain to the source with a gate electrode. A new structure was devised by deeply considering the operating principle of MOS transistors. The principle and structure of bipolar transistors and MOS transistors will be reviewed using submicron-scale microfabrication technology, and high-speed, low power consumption, and miniaturization of semiconductor integrated circuits will be promoted.
（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と 異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。(1) In forming a bipolar IC , an NPN is formed on an N-type substrate having a predetermined depth and impurity concentration surrounded by an isolation region formed on the surface of a silicon wafer, or on a P-type substrate for negative power supply use. A base region is formed in the collector region of the transistor or the PNP transistor, an emitter region is formed in the base region, and the width of a part of the pattern in the base formed on the substrate surface by the emitter region is set to 1 μm or less. Flowing in a direction horizontal to the substrate from the emitter through the base to the collector .
(2) A method of forming a bipolar transistor having a structure according to (1) by forming a Schottky barrier diode on a low concentration region to further increase the speed of the bipolar transistor .
(3) In the formation of the bipolar transistor having the structure according to (1) , a Schottky barrier diode is formed on the low concentration region, and if the substrate is a P type under the periphery of the Schottky barrier diode electrode, the N type. A method characterized in that if the substrate is N-type, a P-type region is formed, the periphery is covered with a region of a different type from the substrate, and PN diodes are connected in parallel to improve reliability .
(4) P-type or at the N-type silicon wafer or on a bipolar IC of a silicon wafer on, in the formation of MOSIC, N-type substrate on a P-type silicon wafer having a predetermined impurity concentration of a predetermined depth on a silicon wafer And a P-type substrate on an N-type silicon wafer from the surface, and N-type source / drain regions, P-type source / drain regions, and gate regions using respective layout patterns , The drain is formed of an N-type impurity region, a P-type impurity region, or a Schottky barrier diode, and the length of the depletion layer between the substrate, the source, and the drain under the gate electrode is determined by the gate pattern and the source-drain pattern. A method characterized by separating within .
(5) In the MOS transistor having the structure according to (4) , under the periphery of the Schottky barrier diode electrode, if the substrate is P-type, it is N- type. A method of improving reliability by covering the periphery with a region and connecting PN diodes in parallel .
(6) A forming method described in at least two of the above ( 1) or (2) or (3) or (4) or (5) using a compound semiconductor such as silicon or GaAs or another semiconductor To form monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N-channel MOSICs, CMOSICs, BiCMOSICs, and individual semiconductor elements such as diodes, transistors, high-frequency high-power transistors, and high-power transistors. .
バイポーラトランジスタのベースの機能において電流の流れる主な方向を従来の縦方向から横方向に構造的に変更した。ベース領域を最新の微細加工技術を用いて基板表面上に形成する。電気特性制御がベース領域内にエミッタ領域を形成して残るベース領域の設計パターンによって可能になる。
従来のバイポーラＩＣの構造は複雑である。本発明によりバイポーラＩＣの構造が簡単になる。集積度が高くなり、微細化されたことより動作速度が向上する。
従来のＭＯＳトランジスタより本発明のＭＯＳトランジスタはゲート電極の電気容量が減少しスイチング速度が向上し高速な動作が可能となる。相補性ＭＯＳ集積回路ではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり従来のものより低消費になる。
現在は相補性ＭＯＳ集積回路が低消費で高速な動作で半導体製品の主流である。しかし高速化の要求は限りない。本発明の相補性ＭＯＳ集積回路により高速化が進展できる。しかし将来は本発明の新しい機能を備えた高速なバイポーラ集積回路が有利になる可能性もある。In the function of the base of the bipolar transistor, the main direction of current flow is structurally changed from the conventional vertical direction to the horizontal direction. A base region is formed on the substrate surface using the latest microfabrication technology. Electrical characteristic control is enabled by the design pattern of the base region remaining after forming the emitter region in the base region.
The structure of a conventional bipolar IC is complicated. The present invention simplifies the structure of a bipolar IC. The degree of integration is increased, and the operation speed is improved by miniaturization.
Compared with the conventional MOS transistor, the MOS transistor of the present invention has a reduced gate electrode capacitance, an improved switching speed, and a high-speed operation. The complementary MOS integrated circuit consumes less current when it is turned on / off due to its high-speed operation and consumes less power than the conventional one.
At present, complementary MOS integrated circuits are the mainstream of semiconductor products with low consumption and high speed operation. However, there is no limit to the speed. The complementary MOS integrated circuit of the present invention can increase the speed. In the future, however, high speed bipolar integrated circuits with the new features of the present invention may be advantageous.
（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。（図１）
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。
バイポーラＩＣの形成においてシリコンウエハ中に不純物原子を深さ方向に深く分布させる手段としてイオン注入がある。
従来のバイポーラＩＣと本発明のバイポーラＩＣを比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラＩＣでは、バイポーラトランジスタは基板に対して縦方向の構造で、キャリアはエミッタから縦方向にベースに流れ、そのまま縦方向にコレクタに入り、低抵抗のフローティングコレクタを横方向に流れ、さらに縦方向に低抵抗のコレクタウォールを流れ表面に出る。（図２）
本発明のバイポーラＩＣでは、キャリアはバイポーラトランジスタのエミッタからベースを通過してそのまま横方向にコレクタに入る。（図２）
従来は基板に対して横方向にバイポーラトランジスタを形成していたが、本発明では縦方向に形成するため集積度が向上する。
従来のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板内部にあるのに対し、本発明のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板表面にある。（図３）
ベース領域の幅を１μｍ以下に小さくすることはミクロンスケールでレイアウトが作成されていた時期は実行不可能であった。最近ではサブミクロンスケールで０．０４μｍ程度のレイアウトが可能になった。
本発明のバイポーラＩＣではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。（図６）
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）
他のバイポーラ回路にも同様に適用できる。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。（図８）
従来のＭＯＳトランジスタのゲート電極のパターンはソースとドレインのパターンと一部重なっていた。（図９）
本発明のＭＯＳトランジスタではゲート電極のパターンはソースとドレインのパターンとは重ならない。（図９）
従来のＭＯＳトランジスタは本発明のＭＯＳトランジスタに並列にコンデンサーが付いたものと等価である。ゲートとソースの間の電気容量が減少し高速化が実現する。（図１０）
基板とソース間に存在する空乏層の長さよりゲート電極のパターンとソースおよびドレインのパターンとの間隔は短くする方が確実である。（図１１）
ゲート電極のパターンとソース・ドレインのパターンとの間隔は電気的に評価して確定する。
従来のＭＯＳトランジスタにおいて、ゲート電極の電圧が閾値電圧以上で基板の電位がソースと同じ場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＭＯＳトランジスタでも同様に基板表面でキャリアが移動する。（図１３）
ＰＮ接合の代わりにソースおよびドレインをショットキー・バリア・ダイオードで形成したＭＯＳトランジスタでも基板表面ではソース→基板表面→ドレインとキャリアが移動する。空乏層内ではほとんどのキャリアは消滅することなく電界に引かれて移動する。（図１４、図１５）
本発明により従来のものより高速な動作のＭＯＳトランジスタが実現し、相補性ＭＯＳではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり低消費な集積回路が実現できる。
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。（図１８）
更に信頼性が必要な場合、この形成を実施する。動作速度はＰＮ接合よりショットキー・バリア・ダイオードの方で決まる。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。（図１９）（図２０）(1) In forming a bipolar IC , an NPN is formed on an N-type substrate having a predetermined depth and impurity concentration surrounded by an isolation region formed on the surface of a silicon wafer, or on a P-type substrate for negative power supply use. A base region is formed in the collector region of the transistor or the PNP transistor, an emitter region is formed in the base region, and the width of a part of the pattern in the base formed on the substrate surface by the emitter region is set to 1 μm or less. Flowing in a direction horizontal to the substrate from the emitter through the base to the collector . (Figure 1)
Creating several places with base functions can create new logic and analog circuits that have never existed before.
In the formation of a bipolar IC, there is ion implantation as means for distributing impurity atoms deeply in a depth direction in a silicon wafer.
When the conventional bipolar IC and the bipolar IC of the present invention are compared, the present invention is simpler in structure. (Figure 2)
In a conventional bipolar IC, the bipolar transistor has a vertical structure with respect to the substrate, carriers flow from the emitter to the base in the vertical direction, enter the collector in the vertical direction, flow through the low-resistance floating collector in the horizontal direction, and It flows through a low resistance collector wall in the vertical direction and exits the surface. (Figure 2)
In the bipolar IC of the present invention, carriers pass from the emitter of the bipolar transistor through the base to the collector in the lateral direction. (Figure 2)
Conventionally, bipolar transistors are formed in the lateral direction with respect to the substrate. However, in the present invention, since the transistors are formed in the vertical direction, the degree of integration is improved.
In the conventional bipolar transistor, the base region where the electrical characteristics are mainly determined is located inside the substrate, whereas in the bipolar transistor of the present invention, the base region where the electrical characteristics are mainly determined is located on the substrate surface. (Figure 3)
Reducing the width of the base region to 1 μm or less was not feasible when the layout was created on a micron scale. Recently, a layout of about 0.04 μm on a submicron scale has become possible.
In the bipolar IC of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly through the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) A method of forming a bipolar transistor having a structure according to (1) by forming a Schottky barrier diode on a low concentration region to further increase the speed of the bipolar transistor . (Fig. 6)
(3) In the formation of the bipolar transistor having the structure according to (1) , a Schottky barrier diode is formed on the low concentration region, and if the substrate is a P type under the periphery of the Schottky barrier diode electrode, the N type. how the board covers the periphery in the region of a different type as the substrate made of N-type if a P-type region, and connect the PN diode in parallel, characterized in that to improve the reliability.
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
NPN bipolar transistors having Schottky barrier diode electrodes can also be formed in a horizontal structure. (Fig. 7)
The same applies to other bipolar circuits.
(4) In forming MOSIC on a P-type or N-type silicon wafer or on a bipolar IC silicon wafer, an N-type substrate on a P-type silicon wafer having a predetermined depth and a predetermined impurity concentration on the silicon wafer And a P-type substrate on an N-type silicon wafer from the surface, and N-type source / drain regions, P-type source / drain regions, and gate regions using respective layout patterns , The drain is formed of an N-type impurity region, a P-type impurity region, or a Schottky barrier diode, and the length of the depletion layer between the substrate, the source, and the drain under the gate electrode is determined by the gate pattern and the source-drain pattern. A method characterized by separating within . (Fig. 8)
The pattern of the gate electrode of the conventional MOS transistor partially overlaps the pattern of the source and drain. (Fig. 9)
In the MOS transistor of the present invention, the pattern of the gate electrode does not overlap with the pattern of the source and drain. (Fig. 9)
A conventional MOS transistor is equivalent to a MOS transistor of the present invention with a capacitor in parallel. The electric capacity between the gate and the source is reduced, and the speed is increased. (Fig. 10)
It is more certain that the distance between the gate electrode pattern and the source and drain patterns is shorter than the length of the depletion layer existing between the substrate and the source. (Fig. 11)
The distance between the gate electrode pattern and the source / drain pattern is determined by electrical evaluation.
In a conventional MOS transistor, when the gate electrode voltage is equal to or higher than the threshold voltage and the substrate potential is the same as the source, there is no carrier movement because the Fermi level Vf of the source and the substrate is the same level inside the substrate. Then, the Fermi level Vf decreases from the source side, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
Similarly, in the MOS transistor of the present invention, carriers move on the substrate surface. (Fig. 13)
Even in a MOS transistor in which a source and a drain are formed by Schottky barrier diodes instead of a PN junction, carriers move from the source to the substrate surface to the drain on the substrate surface. In the depletion layer, most carriers move by being attracted by an electric field without disappearing. (FIGS. 14 and 15)
According to the present invention, a MOS transistor operating at a higher speed than the conventional one can be realized, and in the complementary MOS, a current that flows at ON / OFF is reduced by the high-speed operation, and an integrated circuit with low consumption can be realized.
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(5) In the MOS transistor having the structure of (4) , under the periphery of the Schottky barrier diode electrode, if the substrate is P-type, it is N-type. A method of improving reliability by covering the periphery with a region and connecting PN diodes in parallel . (Fig. 18)
This formation is carried out when further reliability is required. The operating speed is determined by the Schottky barrier diode rather than the PN junction.
(6) A forming method described in at least two of the above ( 1) or (2) or (3) or (4) or (5) using a compound semiconductor such as silicon or GaAs or another semiconductor To form monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N-channel MOSICs, CMOSICs, BiCMOSICs, and individual semiconductor elements such as diodes, transistors, high-frequency high-power transistors, and high-power transistors. . (FIG. 19) (FIG. 20)
１ Ｎ：Ｎ型半導体
２ Ｐ：Ｐ型半導体
３ Ｎ＋：高濃度のＮ型半導体
４ Ｐ＋：高濃度のＰ型半導体
５ Ｎ−：低濃度のＮ型半導体
６ Ｐ−：低濃度のＰ型半導体
７ Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８ Ｖｆ：フェルミ・レベル
９ Ｔｒ：トランジスタ
１０ ＳＢＤ：ショットキー・バリア・ダイオード
１１ Ｅ：エミッタ
１２ Ｂ：ベース
１３ Ｃ：コレクタ
１４ Ｓ：ソース
１５ Ｄ：ドレイン
１６ Ｇ：ゲート
１７ Ｎｃｈ：Ｎチャネル
１８ Ｐｃｈ：Ｐチャネル1 N: N-type semiconductor 2 P: P-type semiconductor 3 N +: High-concentration N-type semiconductor 4 P +: High-concentration P-type semiconductor 5 N-: Low-concentration N-type semiconductor 6 P-: Low-concentration P-
本発明は高速化・低消費電力化・微細化をさらに進展させるためにバイポーラトランジスタとＭＯＳトランジスタの原理と構造を見直した半導体集積回路及びその形成方法に関する。 The present invention relates to a semiconductor integrated circuit in which the principle and structure of a bipolar transistor and a MOS transistor are reviewed in order to further advance high speed, low power consumption, and miniaturization, and a method for forming the same.
最近のサブミクロンスケールの微細加工技術が新しい原理と構造のトランジスタ製造を可能にする。 Recent submicron-scale microfabrication technology enables the fabrication of transistors with new principles and structures.
現在、半導体集積回路は高速化・低消費電力化・微細化が進んでいるが、最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。バイポーラＩＣにおいてバイポーラトランジスタの構造は基板に対して水平方向に伸びている。これは拡散層が基板の表面から拡散され横型に形成されるという従来の常識による。この常識から脱却しバイポーラトランジスタを新しい縦型の構造で考案した。従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造に関してはドレインからソースの間をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタの動作原理を深く考察し新しい構造のものを考案した。バイポーラトランジスタとＭＯＳトランジスタの原理と構造をサブミクロンスケールの微細加工技術により見直しを行い、半導体集積回路の高速化・低消費電力化・微細化を進展する。 At present, semiconductor integrated circuits have been increased in speed, power consumption, and miniaturization, but their transistor structures have not changed since they were first invented. Typical integrated circuits are bipolar ICs and MOSICs. In the bipolar IC, the structure of the bipolar transistor extends in the horizontal direction with respect to the substrate. This is based on the conventional common sense that the diffusion layer is diffused from the surface of the substrate and formed in a horizontal shape. Breaking away from this common sense, a bipolar transistor was devised with a new vertical structure. Conventionally, regarding the structure of a MOS transistor in MOSIC, there has been a common sense that it is necessary to cover the drain to the source with a gate electrode. A new structure was devised by deeply considering the operating principle of MOS transistors. The principle and structure of bipolar transistors and MOS transistors will be reviewed using submicron-scale microfabrication technology, and high-speed, low power consumption, and miniaturization of semiconductor integrated circuits will be promoted.
（１）バイポーラＩＣの形成において、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内においてベース領域を形成し、その領域内にエミッタ領域を形成し、キャリアがベース領域を基板に対して水平方向のみに移動し、ベースの機能を持つように表面に残されたベース領域におけるパターンの幅を１μｍ以下に形成することを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードをコレクタ領域の表面にベース領域の表面と接続して形成することを特徴とする方法。
（３）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードの周辺部分に沿ってコレクタ領域内にその領域がＰ型ならＮ型の領域をＮ型ならＰ型の領域を形成することを特徴とする方法。
（４）ＭＯＳＩＣの形成において、ＮチャネルまたはＰチャネルのＭＯＳトランジスタにおけるゲート電極のパターンをソースとドレインのパターンと離して配置し、ソース領域およびドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ソースおよびドレインとして形成したショットキー・バリア・ダイオードの周辺部分に沿ってその基板がＰ型ならＮ型をその基板がＮ型ならＰ型の領域を形成することを特徴とする方法。
（６）（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、半導体装置を形成することを特徴とする方法。(1) In the formation of the bipolar IC, forming a base region in the collector region of the NPN transistor or a PNP transistor, the emitter region is formed in the region, the carrier is moved only in the horizontal direction of the base region with respect to the substrate And forming a width of the pattern in the base region left on the surface so as to have a base function to 1 μm or less .
(2) A method of forming a bipolar transistor having a structure according to (1), wherein a Schottky barrier diode is formed on the surface of the collector region and connected to the surface of the base region .
(3) In the formation of the bipolar transistor having the structure according to (1), if the region is P-type in the collector region along the peripheral portion of the Schottky barrier diode, the N-type region is used. Forming a method.
(4) In forming the MOSIC, the gate electrode pattern in the N-channel or P-channel MOS transistor is arranged away from the source and drain patterns, and the source and drain regions are arranged in the N-type region, the P-type region, or the Schottky Forming with a barrier diode.
(5) In the MOS transistor having the structure according to (4) , along the peripheral part of the Schottky barrier diode formed as the source and drain, if the substrate is P-type, the N-type, and if the substrate is N-type, the P-type region Forming a method.
(6) A method of forming a semiconductor device by using a combination of the forming methods described in (1) or (2) or (3) or (4) or (5).
バイポーラトランジスタのベースの機能において電流の流れる主な方向を従来の縦方向から横方向に構造的に変更した。ベース領域を最新の微細加工技術を用いて基板表面上に形成する。電気特性制御がベース領域内にエミッタ領域を形成して残るベース領域の設計パターンによって可能になる。
従来のバイポーラＩＣの構造は複雑である。本発明によりバイポーラＩＣの構造が簡単になる。集積度が高くなり、微細化されたことより動作速度が向上する。
従来のＭＯＳトランジスタより本発明のＭＯＳトランジスタはゲート電極の電気容量が減少しスイチング速度が向上し高速な動作が可能となる。相補性ＭＯＳ集積回路ではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり従来のものより低消費になる。
現在は相補性ＭＯＳ集積回路が低消費で高速な動作で半導体製品の主流である。しかし高速化の要求は限りない。本発明の相補性ＭＯＳ集積回路により高速化が進展できる。しかし将来は本発明の新しい機能を備えた高速なバイポーラ集積回路が有利になる可能性もある。In the function of the base of the bipolar transistor, the main direction of current flow is structurally changed from the conventional vertical direction to the horizontal direction. A base region is formed on the substrate surface using the latest microfabrication technology. Electrical characteristic control is enabled by the design pattern of the base region remaining after forming the emitter region in the base region.
The structure of a conventional bipolar IC is complicated. The present invention simplifies the structure of a bipolar IC. The degree of integration is increased, and the operation speed is improved by miniaturization.
Compared with the conventional MOS transistor, the MOS transistor of the present invention has a reduced gate electrode capacitance, an improved switching speed, and a high-speed operation. The complementary MOS integrated circuit consumes less current when it is turned on / off due to its high-speed operation and consumes less power than the conventional one.
At present, complementary MOS integrated circuits are the mainstream of semiconductor products with low consumption and high speed operation. However, there is no limit to the speed. The complementary MOS integrated circuit of the present invention can increase the speed. In the future, however, high speed bipolar integrated circuits with the new features of the present invention may be advantageous.
（１）バイポーラＩＣの形成において、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内においてベース領域を形成し、その領域内にエミッタ領域を形成し、キャリアがベース領域を基板に対して水平方向のみに移動し、ベースの機能を持つように表面に残されたベース領域におけるパターンの幅を１μｍ以下に形成することを特徴とする方法。（図１）
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。
バイポーラＩＣの形成において半導体中に不純物原子を深さ方向に深く分布させる手段としてイオン注入がある。
従来のバイポーラＩＣと本発明のバイポーラＩＣを比較すると本発明の方が構造において簡単である。（図２）
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
従来のバイポーラＩＣでは、バイポーラトランジスタは基板に対して縦方向の構造で、キャリアはエミッタから縦方向にベースに流れ、そのまま縦方向にコレクタに入り、低抵抗のフローティングコレクタを横方向に流れ、さらに縦方向に低抵抗のコレクタウォールを流れ表面に出る。（図２）
本発明のバイポーラＩＣでは、キャリアはバイポーラトランジスタのエミッタからベースを通過してそのまま横方向にコレクタに入る。（図２）
従来は基板に対して横方向にバイポーラトランジスタを形成していたが、本発明では縦方向に形成するため集積度が向上する。
従来のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板内部にあるのに対し、本発明のバイポーラトランジスタは主に電気的特性を決定するベース領域の場所が基板表面にある。（図３）
ベース領域の幅を１μｍ以下に小さくすることはミクロンスケールでレイアウトが作成されていた時期は実行不可能であった。最近ではサブミクロンスケールで０．０４μｍ程度のレイアウトが可能になった。
本発明のバイポーラＩＣではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリ ア・ダイオードをコレクタ領域の表面にベース領域の表面と接続して形成することを特徴とする方法。（図６）
（３）（１）による構造のバイポーラトランジスタの形成において、ショットキー・バリア・ダイオードの周辺部分に沿ってコレクタ領域内にその領域がＰ型ならＮ型の領域をＮ型ならＰ型の領域を形成することを特徴とする方法。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードの電極を持つＮＰＮ型バイポーラトランジスタも水平構造で形成できる。（図７）
他のバイポーラ回路にも同様に適用できる。
（４）ＭＯＳＩＣの形成において、ＮチャネルまたはＰチャネルのＭＯＳトランジスタにおけるゲート電極のパターンをソースとドレインのパターンと離して配置し、ソース領域およびドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする方法。（図８）
従来のＭＯＳトランジスタのゲート電極のパターンはソースとドレインのパターンと一部重なっていた。（図９）
本発明のＭＯＳトランジスタではゲート電極のパターンはソースとドレインのパターンとは重ならない。（図９）
最近、多いＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｏｒｅｉｎ の略）では、ドレイン端に設けた低濃度領域によって空乏層の電界が高くならないようにする。この場合、ゲート電極のパターンに対してソースとドレインのパターンが隣接しています。本発明を適用するにはゲート電極のパターンを対してソースとドレインのパターンの位置を適切な長さだけ開けて設計することになります。
従来のＭＯＳトランジスタは本発明のＭＯＳトランジスタに並列にコンデンサーが付いたものと等価である。ゲートとソースの間の電気容量が減少し高速化が実現する。（図１０）
基板とソース間に存在する空乏層の長さよりゲート電極のパターンとソースおよびドレインのパターンとの間隔は短くする方が確実である。（図１１）
ゲート電極のパターンとソース・ドレインのパターンとの間隔は電気的に評価して確定する。
従来のＭＯＳトランジスタにおいて、ゲート電極の電圧が閾値電圧以上で基板の電位がソースと同じ場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＭＯＳトランジスタでも同様に基板表面でキャリアが移動する。（図１３）
ＰＮ接合の代わりにソースおよびドレインをショットキー・バリア・ダイオードで形成したＭＯＳトランジスタでも基板表面ではソース→基板表面→ドレインとキャリアが移動する。空乏層内ではほとんどのキャリアは消滅することなく電界に引かれて移動する。（図１４、図１５）
本発明により従来のものより高速な動作のＭＯＳトランジスタが実現し、相補性ＭＯＳではその高速な動作によりＯＮ／ＯＦＦ時に流れる電流が少なくなり低消費な集積回路が実現できる。
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）（４）による構造のＭＯＳトランジスタにおいて、ソースおよびドレインとして形成したショットキー・バリア・ダイオードの周辺部分に沿ってその基板がＰ型ならＮ型をその基板がＮ型ならＰ型の領域を形成することを特徴とする方法。（図１８）
更に信頼性が必要な場合、この形成を実施する。動作速度はＰＮ接合よりショットキー・バリア・ダイオードの方で決まる。
（６）（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、半導体装置を形成することを特徴とする方法。
（図１９）（図２０）
シリコン以外のＧａＡｓ等の化合物半導体または他の半導体も使用可能である。形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ等の個別半導体素子を形成することも可能である。 (1) In forming a bipolar IC , a base region is formed in the collector region of the NPN transistor or PNP transistor , an emitter region is formed in the region, and carriers move only in the horizontal direction with respect to the substrate in the base region. And forming a width of the pattern in the base region left on the surface so as to have a base function to 1 μm or less . (Figure 1)
Creating several places with base functions can create new logic and analog circuits that have never existed before.
In the formation of a bipolar IC, there is ion implantation as a means for distributing impurity atoms deeply in the depth direction in a semiconductor .
When the conventional bipolar IC and the bipolar IC of the present invention are compared, the present invention is simpler in structure. (Figure 2)
Since the lateral base width is shortened, the lateral electric field is strong, so that carriers flow in a concentrated manner in the horizontal direction.
In a conventional bipolar IC, the bipolar transistor has a vertical structure with respect to the substrate, carriers flow from the emitter to the base in the vertical direction, enter the collector in the vertical direction, flow through the low-resistance floating collector in the horizontal direction, and It flows through a low resistance collector wall in the vertical direction and exits the surface. (Figure 2)
In the bipolar IC of the present invention, carriers pass from the emitter of the bipolar transistor through the base to the collector in the lateral direction. (Figure 2)
Conventionally, bipolar transistors are formed in the lateral direction with respect to the substrate. However, in the present invention, since the transistors are formed in the vertical direction, the degree of integration is improved.
In the conventional bipolar transistor, the base region where the electrical characteristics are mainly determined is located inside the substrate, whereas in the bipolar transistor of the present invention, the base region where the electrical characteristics are mainly determined is located on the substrate surface. (Figure 3)
Reducing the width of the base region to 1 μm or less was not feasible when the layout was created on a micron scale. Recently, a layout of about 0.04 μm on a submicron scale has become possible.
In the bipolar IC of the present invention, carriers from the emitter are attracted by the electric field, pass through the base region, almost reach the collector, and flow slightly through the base. (Fig. 4)
In addition to diodes and transistors, PNPN thyristors can also be formed laterally according to the present invention. (Fig. 5)
If the emitter, base and collector patterns are combined in a thin strip, a large current / high output transistor can be obtained.
(2) a method for the formation of the bipolar transistor structure according to (1), characterized in that formed by connecting the surface of the base region the Schottky Bali A diode on the surface of the collector region. (Fig. 6)
In the formation of the bipolar transistor structure according to (3) (1), a region that area of if P-type P-type if an N-type region N-type collector region along the peripheral portion of the Schottky barrier diode Forming a method.
A Schottky barrier diode in which a metal is formed on a semiconductor is faster than a PN junction diode in switching speed. Except for some compound semiconductors, the height of the Schottky barrier such as silicon or GaAs is generally sufficient within the band gap of the semiconductor, and it can be formed on an N-type substrate or a P-type substrate.・ Characteristics as a barrier diode exist.
NPN bipolar transistors having Schottky barrier diode electrodes can also be formed in a horizontal structure. (Fig. 7)
The same applies to other bipolar circuits.
(4) In forming the MOSIC, the gate electrode pattern in the N-channel or P-channel MOS transistor is arranged away from the source and drain patterns, and the source and drain regions are arranged in the N-type region, the P-type region, or the Schottky Forming with a barrier diode. (Fig. 8)
The pattern of the gate electrode of the conventional MOS transistor partially overlaps the pattern of the source and drain. (Fig. 9)
In the MOS transistor of the present invention, the pattern of the gate electrode does not overlap with the pattern of the source and drain. (Fig. 9)
Recently, in many LDD structures (abbreviation of Lightly Doped Dorein), the electric field of the depletion layer is prevented from being increased by the low concentration region provided at the drain end. In this case, the source and drain patterns are adjacent to the gate electrode pattern. In order to apply the present invention, it is necessary to design the source electrode and drain pattern with an appropriate length from the gate electrode pattern.
A conventional MOS transistor is equivalent to a MOS transistor of the present invention with a capacitor in parallel. The electric capacity between the gate and the source is reduced, and the speed is increased. (Fig. 10)
It is more certain that the distance between the gate electrode pattern and the source and drain patterns is shorter than the length of the depletion layer existing between the substrate and the source. (Fig. 11)
The distance between the gate electrode pattern and the source / drain pattern is determined by electrical evaluation.
In a conventional MOS transistor, when the gate electrode voltage is equal to or higher than the threshold voltage and the substrate potential is the same as the source, there is no carrier movement because the Fermi level Vf of the source and the substrate is the same level inside the substrate. Then, the Fermi level Vf decreases from the source side, and carriers (electrons in this case) move from the source to the drain through the substrate surface toward the lower Fermi level Vf. (Fig. 12)
Similarly, in the MOS transistor of the present invention, carriers move on the substrate surface. (Fig. 13)
Even in a MOS transistor in which a source and a drain are formed by Schottky barrier diodes instead of a PN junction, carriers move from the source to the substrate surface to the drain on the substrate surface. In the depletion layer, most carriers move by being attracted by an electric field without disappearing. (FIGS. 14 and 15)
According to the present invention, a MOS transistor operating at a higher speed than the conventional one can be realized, and in the complementary MOS, a current that flows at ON / OFF is reduced by the high-speed operation, and an integrated circuit with low consumption can be realized.
A high-concentration P-type region is formed in the P-substrate MOS transistor, and a high-concentration N-type region is formed in the N-substrate MOS transistor, which is used for setting the substrate potential. (Fig. 16)
A high-concentration N-type region is formed on the substrate in the P-substrate MOS transistor, and a high-concentration P-type region is formed on the substrate in the N-substrate MOS transistor, which is used for wiring and resistance. (Fig. 17)
(5) In the MOS transistor having the structure according to (4) , along the peripheral part of the Schottky barrier diode formed as the source and drain, if the substrate is P-type, the N-type, and if the substrate is N-type, the P-type region Forming a method. (Fig. 18)
This formation is carried out when further reliability is required. The operating speed is determined by the Schottky barrier diode rather than the PN junction.
(6) A method of forming a semiconductor device by using a combination of the forming methods described in (1) or (2) or (3) or (4) or (5).
(FIG. 19) (FIG. 20)
Compound semiconductors such as GaAs other than silicon, or other semiconductors can also be used. It is also possible to form monolithic ICs such as analog bipolar ICs, digital bipolar ICs, N-channel MOS ICs, CMOS ICs, BiCMOS ICs, and individual semiconductor elements such as diodes and transistors by using the formation method in combination.
１ Ｎ：Ｎ型半導体
２ Ｐ：Ｐ型半導体
３ Ｎ＋：高濃度のＮ型半導体
４ Ｐ＋：高濃度のＰ型半導体
５ Ｎ−：低濃度のＮ型半導体
６ Ｐ−：低濃度のＰ型半導体
７ Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８ Ｖｆ：フェルミ・レベル
９ Ｔｒ：トランジスタ
１０ ＳＢＤ：ショットキー・バリア・ダイオード
１１ Ｅ：エミッタ
１２ Ｂ：ベース
１３ Ｃ：コレクタ
１４ Ｓ：ソース
１５ Ｄ：ドレイン
１６ Ｇ：ゲート
１７ Ｎｃｈ：Ｎチャネル
１８ Ｐｃｈ：Ｐチャネル1 N: N-type semiconductor 2 P: P-type semiconductor 3 N +: High-concentration N-type semiconductor 4 P +: High-concentration P-type semiconductor 5 N-: Low-concentration N-type semiconductor 6 P-: Low-concentration P-
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