JP2014093815A - 駆動回路、電力変換装置および電気機器 - Google Patents

Abstract

【課題】簡易な回路構成により部品点数を減らしてコストの低廉化を図ることができると共に安定性を向上させることのできる駆動回路を提供する。
【解決手段】電流型の駆動回路であって、電流源１０に接続されたハイサイド半導体スイッチング素子２０と、ハイサイド半導体スイッチング素子と基準電圧との間に直列に接続されたローサイド半導体スイッチング素子２１と、ハイサイド半導体スイッチング素子を駆動するハイサイド駆動回路１１と、ローサイド半導体スイッチング素子を駆動するローサイド駆動回路１２と、電源１３とを備え、ハイサイド半導体スイッチング素子若しくはローサイド半導体スイッチング素子の何れか一方がオンされた際に、オンされたスイッチング素子のゲート電極とソース電極が短絡される。
【選択図】図１

Description

本発明は、ＤＣ−ＤＣコンバータ、インバータ、モータドライブ回路等に用いられる駆動回路、電力変換装置および電気機器に関する。

ＤＣ−ＤＣコンバータ等に用いられる駆動回路（スイッチング回路）は、直流電源の両端に直列に接続された２個のスイッチング素子（ハイサイド半導体スイッチング素子およびローサイド半導体スイッチング素子）を制御信号により交互にオン・オフさせて、２個のスイッチング素子の中点に接続された負荷に電力を供給する。

このような駆動回路は、直流電源のハイサイド側に接続されたスイッチング素子およびローサイド側に接続されたスイッチング素子を駆動するために専用の電源が必要になるが、この電源を作成するためにブートストラップ回路を用いた駆動回路が知られている。

ブートストラップ回路を用いた駆動回路に関する技術は種々提案されている（例えば、特許文献１参照。）。

特開２００６−３１４１５４号公報

ところが、従来の駆動回路では、ブートストラップ回路を構成するダイオード、抵抗器、キャパシタ、定電圧ダイオード等の各種素子が必要であり、部品点数が多くなり、コストが嵩む。

また、ブートストラップ回路を用いた駆動回路では、中間電圧が電源電圧と等しいため、ハイサイド側に接続されたスイッチング素子をオフさせる際に電源電圧よりも高い電圧が必要であり、昇圧回路等が必要となる。

一方、近年、インバータ装置等に用いられる半導体スイッチング素子として、大電流および高耐圧を可能にする化合物半導体デバイス（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有するＨＥＭＴやＳｉＣトランジスタ等）が開発されており、ノーマリオン型（ディプレッション型）の半導体デバイスが利用されつつある。

このノーマリオン型の半導体デバイスは、ノーマリオフ型の半導体デバイスとは異なり、ゲート電圧を印加しない状態でもドレイン電流が流れるという特性を有する。

ノーマリオン型の半導体デバイスは、製造が比較的容易であることから、この半導体デバイスを用いてインバータ装置等を低コストで生産することが期待されている。

しかしながら、ノーマリオン型の半導体デバイスは、ゲート電圧を加えない状態において電流を流す性質（ノーマリオン）があるため、この素子をオフ状態にする（即ち、電流を止める）ためにはゲートに負電圧を印加する必要がある。

そのため、負電源が必要となり、回路の部品点数が増え、回路基板上の配線が複雑になるなどの問題があった。

本発明の目的は、簡易な回路構成により部品点数を減らしてコストの低廉化を図ることができると共に安定性を向上させることのできる駆動回路、電力変換装置および電気機器を提供することにある。

上記目的を達成するための本発明の一態様によれば、電流型の駆動回路であって、電流源に接続されたハイサイド半導体スイッチング素子と、前記ハイサイド半導体スイッチング素子と基準電圧との間に直列に接続されたローサイド半導体スイッチング素子と、前記ハイサイド半導体スイッチング素子を駆動するハイサイド駆動回路と、前記ローサイド半導体スイッチング素子を駆動するローサイド駆動回路と、前記基準電圧を基準とした負電圧を前記ハイサイド半導体スイッチング素子および前記ローサイド半導体スイッチング素子とに印加する電源とを備え、前記ハイサイド半導体スイッチング素子若しくは前記ローサイド半導体スイッチング素子のいずれか一方がオンされた際に、オンされたスイッチング素子のゲート電極とソース電極が短絡されるように構成されている駆動回路が提供される。

本発明によれば、簡易な回路構成により部品点数を減らしてコストの低廉化を図ることができると共に安定性を向上させることのできる駆動回路、電力変換装置および電気機器を提供することができる。

第１の実施の形態に係る駆動回路の回路構成例を示す回路図。 第１の実施の形態に係る駆動回路に適用されるノーマリオン型のＧａＮ系ＨＥＭＴの構造を示す断面図。 図２に示すノーマリオン型のＧａＮ系ＨＥＭＴのドレイン電圧−ドレイン電流特性を示すグラフ。 短絡電流を抑制する回路例を示す回路図。 第２の実施の形態に係る駆動回路の回路構成例を示す回路図。 第１の実施の形態に係る駆動回路の特性を示すグラフであって、（ａ）Ｖａのオン・オフ時の状態を示すグラフ、（ｂ）Ｖｇ１−Ｖａの変化状態を示すグラフ、（ｃ）Ｖａ−Ｖｂの変化状態を示すグラフ。 第１の実施の形態に係る駆動回路の特性を示すグラフであって、（ｄ）Ｖａの変化状態を示すグラフ、（ｅ）Ｖｇ２の変化状態を示すグラフ、（ｆ）ＩＲ１の変化状態を示すグラフ。 第１比較例に係る駆動回路の特性を示すグラフであって、（ａ）Ｖａのオン・オフ時の状態を示すグラフ、（ｂ）Ｖｇ１−Ｖａの変化状態を示すグラフ、（ｃ）Ｖａ−Ｖｂの変化状態を示すグラフ。 第１比較例に係る駆動回路の特性を示すグラフであって、（ｄ）Ｖａの変化状態を示すグラフ、（ｅ）Ｖｇ２の変化状態を示すグラフ、（ｆ）ＩＲ１の変化状態を示すグラフ。 第２比較例に係る駆動回路の特性を示すグラフであって、（ａ）Ｖａのオン・オフ時の状態を示すグラフ、（ｂ）Ｖｇ１−Ｖａの変化状態を示すグラフ、（ｃ）Ｖａ−Ｖｂの変化状態を示すグラフ。 第２比較例に係る駆動回路の特性を示すグラフであって、（ｄ）Ｖａの変化状態を示すグラフ、（ｅ）Ｖｇ２の変化状態を示すグラフ、（ｆ）ＩＲ１の変化状態を示すグラフ。

次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[実施の形態]
［第１の実施の形態］
図１を参照して、第１の実施の形態に係る駆動回路１の回路構成例について説明する。

第１の実施の形態に係る駆動回路１は、電流型の駆動回路であって、電流源１０に接続されたハイサイド半導体スイッチング素子２０・２２と、ハイサイド半導体スイッチング素子２０・２２と基準電圧との間に直列に接続されたローサイド半導体スイッチング素子２１・２３と、ハイサイド半導体スイッチング素子２０・２２を駆動するハイサイド駆動回路１１・１４と、ローサイド半導体スイッチング素子２１・２３を駆動するローサイド駆動回路１２・１５と、基準電圧（ＧＮＤ）を基準とした負電圧Ｖｃｃ⁻をハイサイド半導体スイッチング素子２０・２２およびローサイド半導体スイッチング素子２１・２３とに印加する電源１３とを備え、ハイサイド半導体スイッチング素子２０・２２若しくはローサイド半導体スイッチング素子２１・２３のいずれか一方がオンされた際に、オンされたスイッチング素子２０・２２若しくは２１・２３のゲート電極とソース電極が短絡されるように構成される。

なお、第１の実施の形態に係る駆動回路１は、ハイサイド半導体スイッチング素子２０・２２とハイサイド駆動回路１１・１４およびローサイド半導体スイッチング素子２１・２３とローサイド駆動回路１２・１５はそれぞれ一対設けられ、フルブリッジ接続される。

より具体的には、内部抵抗が比較的大きな電源である電流源１０がノードＮ１を介してハイサイド半導体スイッチング素子２０・２２のドレイン端子に接続されている。

ハイサイド半導体スイッチング素子２０・２２のゲート端子は、それぞれハイサイド駆動回路１１・１４に接続される。

ハイサイド半導体スイッチング素子２０・２２のソース端子は、ノードＮ２・Ｎ６を介してそれぞれハイサイド駆動回路１１・１４のグランド側に接続されている。

また、ハイサイド駆動回路１１・１４はノードＮ１０・Ｎ１１を介して電源１３のマイナス側に接続され、負電圧Ｖｃｃ⁻が印加される。

ローサイド半導体スイッチング素子２１・２３のドレイン端子は、ノードＮ２・Ｎ６を介してハイサイド半導体スイッチング素子２０・２２のソース端子およびハイサイド駆動回路１１・１４のグランド側に接続される。

ローサイド半導体スイッチング素子２１・２３のゲート端子は、それぞれローサイド駆動回路１２・１５に接続される。

ローサイド半導体スイッチング素子２１・２３のソース端子は、ノードＮ４・Ｎ８を介してそれぞれローサイド駆動回路１２・１５のグランド側に接続されている。

また、ローサイド駆動回路１２・１５はノードＮ１０・Ｎ１１を介して電源１３のマイナス側に接続され、負電圧Ｖｃｃ⁻が印加される。

ノードＮ４およびＮ８に接続される回路部は、ノードＮ５を介して電源１３のプラス側に、ノードＮ９を介してグランド電位（ＧＮＤ）に接続されている。

また、ハイサイド半導体スイッチング素子２０・２２とローサイド半導体スイッチング素子２１・２３との中点に相当するノードＮ３とノードＮ７との間には、所定の負荷（例えば、モータ等）１００（Ｒ１）が接続される。

また、本実施の形態において、ハイサイド半導体スイッチング素子２０・２２若しくはローサイド半導体スイッチング素子２１・２３のゲート電極とソース電極が短絡（ショート）された際に、ハイサイド半導体スイッチング素子２０とローサイド半導体スイッチング素子２１との中間電位は、グランド電位（ＧＮＤ）となる。

また、ハイサイド半導体スイッチング素子２０・２２とローサイド半導体スイッチング素子２１・２３との中間電位は、ハイサイド半導体スイッチング素子２０・２２をオフさせた際にグランド電位（ＧＮＤ）となる。

（ノーマリオン型半導体スイッチング素子）
ここで、ハイサイド半導体スイッチング素子２０・２２およびローサイド半導体スイッチング素子２１・２３は、ノーマリオン型トランジスタで構成される。

なお、ノーマリオン型トランジスタは、例えば、窒化物系半導体で構成される電界効果トランジスタで構成可能である。

また、窒化物系半導体は、ＧａＮ、ＡｌＧａＮおよびＩｎＧａＮの何れかとすることができる。

ノーマリオン型（ディプレッション型）半導体デバイスとは、ゲート電圧が０Ｖで、ドレイン電流が流れるタイプのＭＯＳトランジスタやＦＥＴなどをいう。

例えば、ＭＯＳトランジスタでは、イオン注入などによって、ソース−ドレイン間にチャネルが形成されているタイプのことをいう。また、ＧａＡｓＦＥＴでは、ビルトイン電圧でできる空乏層によってチャネルが塞がらないように、動作層が比較的厚く作られる。また、ｎＭＯＳではＶ_Ｔ＜０、pＭＯＳではＶ_Ｔ＞０、ＧａＡｓＦＥＴではＶ_Ｔ＜０である（但し、Ｖ_Ｔはしきい電圧）。

また、ノーマリオン型の半導体としては、大電流および高耐圧を可能にする化合物半導体デバイス（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有するＨＥＭＴやＳｉＣトランジスタ等）などが開発されている。

ここで、図２に示す断面図を参照して、第１の実施の形態に係る駆動回路に適用可能なノーマリオン型ＧａＮ系ＨＥＭＴ２００の構造について説明する。

図２に示すように、ノーマリオン型ＧａＮ系ＨＥＭＴ２００は、例えば、Ｓｉ基板１２１上に形成されたＧａＮなどから成るバッファ層１２２と、バッファ層１２２上に形成されたアンドープＧａＮ層から成るチャネル層１２３と、チャネル層１２３上に形成されたアンドープＡｌＧａＮから成る電子供給層１２４とを備える。

さらに、電子供給層１２４の上には、ソース電極１２６、ドレイン電極１２７および絶縁層１２８を介してゲート電極１２５が形成されている。

このＧａＮ系半導体デバイス２００では、チャネルの長さに相当するアンドープＧａＮから成るチャネル層１２３の表面にはアンドープＡｌＧａＮから成る電子供給層１２４がヘテロ接合しているため、接合している部分の界面には２次元電子ガスが発生する。そのため、２次元電子ガスがキャリアとなってチャネル層１２３は導電性を示すようになる。

図３は、ノーマリオン型のＧａＮ系ＨＥＭＴ２００のドレイン電圧−ドレイン電流特性を示すグラフである。

図３のグラフを見ると分かるように、ノーマリオン型ＧａＮ系ＨＥＭＴ２００のドレイン電流Ｉｄｓは、ゲート電圧Ｖ_ＧＳが０Ｖの状態でも流れている。一方、ゲート電圧Ｖ_ＧＳとしてマイナスの電圧（図３では、ＶＧＳ＝−１Ｖ、−２Ｖ、−３、−４）を印加するに従ってドレイン電流Ｉｄｓは徐々に流れなくなり、図３に示す例では、ゲート電圧Ｖ_ＧＳが−４Ｖの状態でドレイン電流Ｉｄｓは略０Ａとなる。

（短絡電流の抑制）
図４に、短絡電流を抑制する回路例を示す。

この回路例では、スイッチング素子３０のソース端子と他のスイッチング素子３１のドレイン端子との接続点であるノードＮ２０に短絡電流を抑制する抑制手段としてのインダクタ（コイル）１５０が設けられている。また、ノードＮ２１・Ｎ２２・Ｎ２３を介して、スイッチング素子３１と並列にキャパシタ１５１が設けられている。

これにより、スイッチング素子３０とスイッチング素子３１とが過剰電流等により短絡（ショート）した場合に、短絡電流をインダクタ（コイル）１５０によって抑制することができる。

このような構成の短絡電流の抑制手段を第１の実施の形態の駆動回路１にも適用することができる。

即ち、ハイサイド半導体スイッチング素子２０・２２およびローサイド半導体スイッチング素子２１・２３が短絡した際に、短絡電流を抑制する抑制手段を設けることができる。

また、抑制手段は、例えば、電流源１０とハイサイド半導体スイッチング素子２０・２２の接続点であるノードＮ１との間に接続される。

この抑制手段は、インダクタ（コイル）を備える。このインダクタンス（コイル）の値は、周波数等にもよるが、例えば、約１μＨ〜１００μＨ程度とすることができる。

本実施の形態に係る駆動回路１によれば、ハイサイド半導体スイッチング素子２０・２２およびローサイド半導体スイッチング素子２１・２３をオンする際の電圧をグランド電位（０Ｖ）に固定することができるので、動作を安定させることができる。

また、ハイサイド半導体スイッチング素子２０・２２をオフさせるときの中間電位はグランド電位（０Ｖ）となるので、ハイサイド半導体スイッチング素子２０・２２をオフさせるための特別な回路等が不要であり、部品点数が増えることがなく、コストを低廉化することができる。

また、短絡電流の抑制手段を設ける場合には、過剰電流等によりハイサイド半導体スイッチング素子２０・２２若しくはローサイド半導体スイッチング素子２１・２３が短絡（ショート）した場合に、短絡電流を抑制して安全性を高めることができる。

［第２の実施の形態］
図５を参照して、第２の実施の形態に係る駆動回路２の回路構成例について説明する。

第２の実施の形態に係る駆動回路２は、電流型の駆動回路であって、電流源１０に接続されたハイサイド半導体スイッチング素子２０と、ハイサイド半導体スイッチング素子２０と基準電圧との間に直列に接続されたローサイド半導体スイッチング素子２１と、ハイサイド半導体スイッチング素子２０を駆動するハイサイド駆動回路１１と、ローサイド半導体スイッチング素子２１を駆動するローサイド駆動回路１２と、基準電圧を基準とした負電圧をハイサイド半導体スイッチング素子２０若しくはローサイド半導体スイッチング素子２１に印加する電源１３とを備え、ハイサイド半導体スイッチング素子２０若しくはローサイド半導体スイッチング素子２１のいずれか一方がオンされた際に、オンされたスイッチング素子２０、２１のゲート電極とソース電極が短絡されるように構成されている。

なお、第２の実施の形態に係る駆動回路２は、ハイサイド半導体スイッチング素子２０とハイサイド駆動回路１１およびローサイド半導体スイッチング素子２１とローサイド駆動回路１２はそれぞれ１個ずつ設けられ、ハーフブリッジ接続されている。

より具体的には、内部抵抗が比較的大きな電源である電流源１０がハイサイド半導体スイッチング素子２０のドレイン端子に接続されている。

ハイサイド半導体スイッチング素子２０のゲート端子は、ハイサイド駆動回路１１に接続されている。

ハイサイド半導体スイッチング素子２０のソース端子は、ノードＮ２を介してハイサイド駆動回路１１のグランド側に接続されている。

また、ハイサイド駆動回路１１はノードＮ１１を介して電源１３のマイナス側に接続され、負電圧Ｖｃｃ⁻が印加されている。

ローサイド半導体スイッチング素子２１のドレイン端子は、ノードＮ２を介してハイサイド半導体スイッチング素子２０のソース端子およびハイサイド駆動回路１１のグランド側に接続されている。

ローサイド半導体スイッチング素子２１のゲート端子は、ローサイド駆動回路１２に接続されている。

ローサイド半導体スイッチング素子２１のソース端子は、ローサイド駆動回路１２のグランド側に接続されている。

また、ローサイド駆動回路１２はノードＮ１１を介して電源１３のマイナス側に接続され、負電圧Ｖｃｃ⁻が印加されている。

また、ノードＮ９を介してグランド電位（ＧＮＤ）に接続されている。

また、ハイサイド半導体スイッチング素子２０とローサイド半導体スイッチング素子２１との中点に相当するノードＮ２は出力端とされ、所定の負荷（例えば、モータ等）が接続される。

また、本実施の形態において、ハイサイド半導体スイッチング素子２０若しくはローサイド半導体スイッチング素子２１のゲート電極とソース電極が短絡（ショート）された際に、ハイサイド半導体スイッチング素子２０とローサイド半導体スイッチング素子２１との中間電位は、グランド電位（ＧＮＤ）とされるようになっている。

また、ハイサイド半導体スイッチング素子２０とローサイド半導体スイッチング素子２１との中間電位は、ハイサイド半導体スイッチング素子２０をオフさせた際にグランド電位（ＧＮＤ）とされるようになっている。

なお、ハイサイド半導体スイッチング素子２０およびローサイド半導体スイッチング素子２１は、第１の実施の形態に係る駆動回路１と同様に、ノーマリオン型トランジスタで構成される。

本実施の形態に係る駆動回路２によれば、ハイサイド半導体スイッチング素子２０およびローサイド半導体スイッチング素子２１をオンする際の電圧をグランド電位（０Ｖ）に固定することができるので、動作を安定させることができる。

また、ハイサイド半導体スイッチング素子２０をオフさせるときの中間電位はグランド電位（０Ｖ）となるので、ハイサイド半導体スイッチング素子２０をオフさせるための特別な回路等が不要であり、部品点数が増えることがなく、コストを低廉化することができる。

また、上述のような短絡電流の抑制手段を設ける場合には、過剰電流等によりハイサイド半導体スイッチング素子２０およびローサイド半導体スイッチング素子２１が短絡（ショート）した場合に、短絡電流を抑制して安全性を高めることができる。

（駆動回路の特性）
図６および図７を参照して、第１の実施の形態に係る駆動回路１の特性について説明する。

図６（ａ）は、Ｖａのオン・オフ時の状態を示すグラフである。

ここで、Ｖａは、図１に示すａ点としての中間点における電位を示す。

図６（ａ）に示すように、Ｖａは、オン信号に同期して電圧が変化している。

また、図６（ｂ）は、Ｖｇ１−Ｖａの変化状態を示すグラフである。

ここで、Ｖｇ１はハイサイド半導体スイッチング素子２０のゲート電圧を示し、Ｖｇ１−Ｖａはハイサイド半導体スイッチング素子２０のゲート電圧と中間点の電圧Ｖａとの差分を示す。

図６（ｂ）に示すように、Ｖｇ１−Ｖａの変化状態は、０〜−１０Ｖで遷移するパルス状となっている。

図６（ｃ）は、Ｖａ−Ｖｂの変化状態を示すグラフである。

ここで、Ｖｂは負荷１００（Ｒ１）に掛かる電圧を示し、Ｖａ−Ｖｂは負荷１００の両端の出力端子間の電圧を示す。

図６（ｃ）に示すように、Ｖａ−Ｖｂの変化状態は、０Ｖ→１００Ｖ→−１００Ｖ→１００Ｖ→・・・と変化する略パルス状となっている。

また、図６（ｂ）と図６（ｃ）との比較から、Ｖｇ１−Ｖａの変化状態と、Ｖａ−Ｖｂの変化状態とは同期している。

図７（ｄ）は、Ｖａの変化状態を示すグラフである。

図７（ｄ）に示すように、図１に示すａ点としての中間点における電位は、１００〜０Ｖで遷移するパルス状となっている。

図７（ｅ）は、Ｖｇ２の変化状態を示すグラフである。

ここで、Ｖｇ２はローサイド半導体スイッチング素子２１のゲート電圧を示す。

図７（ｅ）に示すように、Ｖｇ２の変化状態は、−１０〜０Ｖで遷移するパルス状となっている。

また、図６（ｂ）と図７（ｅ）を比較すると分かるように、Ｖｇ１−Ｖａの変化状態とＶｇ２の変化状態とは逆位相となっている。

即ち、Ｖｇ１−Ｖａが０Ｖ（グランド電位）の時に、Ｖｇ２は−１０Ｖとなっており、逆にＶｇ２が０Ｖ（グランド電位）の時に、Ｖｇ１−Ｖａは−１０Ｖとなっている。

このように、第１の実施の形態に係る駆動回路１では、ハイサイド半導体スイッチング素子２０・２２およびローサイド半導体スイッチング素子２１・２３をオンする際の電圧がグランド電位（０Ｖ）となり、動作が安定化される。

図７（ｆ）は、負荷Ｒ１を導通する電流ＩＲ１の変化状態を示すグラフである。

（比較例）
ＤＣ−ＤＣコンバータ等に用いられる比較例としての駆動回路は、直流電源の両端に直列に接続された２個のスイッチング素子（ハイサイド半導体スイッチング素子およびローサイド半導体スイッチング素子）を制御信号により交互にオン、オフさせて、２個のスイッチング素子の中点に接続された負荷に電力を供給するようになっており、直流電源のハイサイド側に接続されたスイッチング素子およびローサイド側に接続されたスイッチング素子を駆動するために専用の電源を作成するためにブートストラップ回路が用いられている。

ここで、電圧型のフルブリッジ接続で、ブートストラップ回路を設けない場合の駆動回路を第１比較例として、その特性を図８および図９に示す。

図８は、第１比較例に係る駆動回路の特性を示すグラフであって、図８（ａ）は、Ｖａのオン・オフ時の状態を示すグラフである。

なお、Ｖａは中間点における電位を示す。図８（ａ）に示すように、Ｖａは、オフ信号に同期して電圧が変化している。

また、図８（ｂ）は、Ｖｇ１−Ｖａの変化状態を示すグラフである。

ここで、Ｖｇ１はハイサイド半導体スイッチング素子のゲート電圧を示し、Ｖｇ１−Ｖａはハイサイド半導体スイッチング素子のゲート電圧と中間点の電圧Ｖａとの差分を示す。

図８（ｂ）に示すように、Ｖｇ１−Ｖａの変化状態は、略０〜３Ｖ程度で遷移するパルス状となっているが、パルスの立ち上がり時に最大６Ｖ程度に達する高周波成分を含んでいる。

このため、誤動作を生じ、動作が不安定になる虞がある。

図８（ｃ）は、Ｖａ−Ｖｂの変化状態を示すグラフである。

ここで、Ｖｂは負荷に掛かる電圧を示し、Ｖａ−Ｖｂは負荷の両端の出力端子間の電圧を示す。

図８（ｃ）に示すように、Ｖａ−Ｖｂの変化状態は、−８Ｖ→８Ｖ→−８Ｖ→８Ｖ→・・・と変化する略パルス状となっている。

図９（ｄ）は、Ｖａの変化状態を示すグラフである。

図９（ｄ）に示すように、中間点における電位は、略０〜８Ｖで遷移するパルス状となっているが、パルスの立ち上がり時に最大８Ｖを超える高周波成分を含んでいる。

このため、誤動作を生じ、動作が不安定になる虞がある。

図９（ｅ）は、Ｖｇ２の変化状態を示すグラフである。

ここで、Ｖｇ２はローサイド半導体スイッチング素子のゲート電圧を示す。

図９（ｅ）に示すように、Ｖｇ２の変化状態は、０〜１０Ｖで遷移するパルス状となっている。

図９（ｆ）は、負荷Ｒ１を導通する電流ＩＲ１の変化状態を示すグラフである。

次に、電圧型のフルブリッジ接続で、ブートストラップ回路を設けた場合の駆動回路を第２比較例として、その特性を図１０および図１１に示す。

図１０は、第２比較例に係る駆動回路の特性を示すグラフであって、図１０（ａ）は、Ｖａのオン・オフ時の状態を示すグラフである。

なお、Ｖａは中間点における電位を示す。図１０（ａ）に示すように、Ｖａは、オフ信号に同期して電圧が変化している。

また、図１０（ｂ）は、Ｖｇ１−Ｖａの変化状態を示すグラフである。

ここで、Ｖｇ１はハイサイド半導体スイッチング素子のゲート電圧を示し、Ｖｇ１−Ｖａはハイサイド半導体スイッチング素子のゲート電圧と中間点の電圧Ｖａとの差分を示す。

図１０（ｂ）に示すように、Ｖｇ１−Ｖａの変化状態は、略０〜１０Ｖ程度で遷移するパルス状となっている。

このように、第２比較例では、ブートストラップ回路を設けたことにより、第１比較例のように（図８（ｂ）参照）、高周波成分を含むことがなく、誤動作や動作が不安定になる事態が抑制されている。

図１０（ｃ）は、Ｖａ−Ｖｂの変化状態を示すグラフである。

ここで、Ｖｂは負荷に掛かる電圧を示し、Ｖａ−Ｖｂは負荷の両端の出力端子間の電圧を示す。

図１０（ｃ）に示すように、Ｖａ−Ｖｂの変化状態は、−１００Ｖ→１００Ｖ→−１００Ｖ→１００Ｖ→・・・と変化する略パルス状となっている。

図１１（ｄ）は、Ｖａの変化状態を示すグラフである。

図１１（ｄ）に示すように、中間点における電位は、略０〜１００Ｖで遷移するパルス状となっている。

このように、第２比較例では、ブートストラップ回路を設けたことにより、第１比較例のように（図９（ｄ）参照）、高周波成分を含むことがなく、誤動作や動作が不安定になる事態が抑制されている。

図１１（ｅ）は、Ｖｇ２の変化状態を示すグラフである。

ここで、Ｖｇ２はローサイド半導体スイッチング素子のゲート電圧を示す。

図１１（ｅ）に示すように、Ｖｇ２の変化状態は、０〜１０Ｖで遷移するパルス状となっている。

図１１（ｆ）は、負荷Ｒ１を導通する電流ＩＲ１の変化状態を示すグラフである。

このように、第２比較例ではブートストラップ回路を設けたことにより、ブートストラップ回路を備えない第１比較例に比べて、動作の安定性が向上されている。

しかしながら、ブートストラップ回路を構成するダイオード、抵抗器、キャパシタ、定電圧ダイオード等の各種素子が必要であり、部品点数が多くなり、コストが嵩んでしまう。

さらに、ブートストラップ回路を用いた駆動回路では、中間電圧が電源電圧と等しいため、ハイサイド側に接続されたスイッチング素子をオフさせる際に電源電圧よりも高い電圧が必要であり、昇圧回路等が必要となる。

[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

例えば、本実施の形態に係る駆動回路１、２は、電力変換装置に適用することができる。

また、本実施の形態に係る駆動回路１、２は、例えば三相モータ等の電気機器に適用することができる。

本発明に係る駆動回路および電力変換装置は、ＤＣ−ＤＣコンバータ、インバータ、モータドライブ回路、三相モータ等に適用可能である。

１、２…駆動回路
１０…電流源
１１，１４…ハイサイド駆動回路
１２，１５…ローサイド駆動回路
１３…電源
２０，２２…ハイサイド半導体スイッチング素子
２１，２３…ローサイド半導体スイッチング素子
３０，３１…スイッチング素子
１００…負荷（Ｒ１）
１２１…Ｓｉ基板
１２２…バッファ層
１２３…チャネル層
１２４…電子供給層
１２５…ゲート電極
１２６…ソース電極
１２７…ドレイン電極
１２８…絶縁層
１５１…キャパシタ
２００…ＧａＮ系半導体デバイス
Ｎ１〜Ｎ２１…ノード

Claims (12)

1. 電流型の駆動回路であって、
   電流源に接続されたハイサイド半導体スイッチング素子と、
   前記ハイサイド半導体スイッチング素子と基準電圧との間に直列に接続されたローサイド半導体スイッチング素子と、
   前記ハイサイド半導体スイッチング素子を駆動するハイサイド駆動回路と、
   前記ローサイド半導体スイッチング素子を駆動するローサイド駆動回路と、
   前記基準電圧を基準とした負電圧を前記ハイサイド半導体スイッチング素子および前記ローサイド半導体スイッチング素子とに印加する電源と
   を備え、
   前記ハイサイド半導体スイッチング素子若しくは前記ローサイド半導体スイッチング素子のいずれか一方がオンされた際に、オンされたスイッチング素子のゲート電極とソース電極が短絡されるように構成されていることを特徴とする駆動回路。
2. 前記ハイサイド半導体スイッチング素子および前記ローサイド半導体スイッチング素子は、ノーマリオン型のトランジスタであることを特徴とする請求項１に記載の駆動回路。
3. 前記ノーマリオン型のトランジスタは、窒化物系半導体で構成される電界効果トランジスタであることを特徴とする請求項２に記載の駆動回路。
4. 前記ハイサイド半導体スイッチング素子若しくは前記ローサイド半導体スイッチング素子のゲート電極とソース電極が短絡された際に、前記ハイサイド半導体スイッチング素子と前記ローサイド半導体スイッチング素子との中間電位は、グランド電位とされることを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
5. 前記ハイサイド半導体スイッチング素子をオフさせた際に、前記ハイサイド半導体スイッチング素子と前記ローサイド半導体スイッチング素子との中間電位は、グランド電位とされることを特徴とする請求項１〜４のいずれか１項に記載の駆動回路。
6. 前記ハイサイド半導体スイッチング素子と前記ハイサイド駆動回路および前記ローサイド半導体スイッチング素子と前記ローサイド駆動回路はそれぞれ一対以上設けられ、フルブリッジ接続されていることを特徴とする請求項１〜５のいずれか１項に記載の駆動回路。
7. 前記ハイサイド半導体スイッチング素子と前記ハイサイド駆動回路および前記ローサイド半導体スイッチング素子と前記ローサイド駆動回路はそれぞれ１個ずつ設けられ、ハーフブリッジ接続されていることを特徴とする請求項１〜５のいずれか１項に記載の駆動回路。
8. 前記ハイサイド半導体スイッチング素子および前記ローサイド半導体スイッチング素子が短絡した際に、短絡電流を抑制する抑制手段が設けられていることを特徴とする請求項１〜７のいずれか１項に記載の駆動回路。
9. 前記抑制手段は、前記電流源と前記ハイサイド半導体スイッチング素子との間に接続されることを特徴とする請求項８に記載の駆動回路。
10. 前記抑制手段は、インダクタを備えることを特徴とする請求項８または９に記載の駆動回路。
11. 請求項１〜１０のいずれか１項に記載の駆動回路を搭載したことを特徴とする電力変換装置。
12. 請求項１〜１０のいずれか１項に記載の駆動回路または請求項１１に記載の電力変換装置を用いたことを特徴とする電気機器。

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