JP2014090213A - 定電力密度スケーリングの方法 - Google Patents
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Abstract
【解決手段】MOSFETの定電力密度スケーリング方法が提供される。集積回路の製造方法は、第二製造プロセスに基づいた第一製造プロセスの固定スケーリング係数を計算するステップと、第一製造プロセスにより集積回路を製造するため、任意設定スケーリング係数を計算するステップと、任意設定スケーリング係数に基づいて、集積回路のパラメータを決定するステップと、決定されたパラメータにより、集積回路を製造するステップと、からなる。第一製造プロセス は、第二製造プロセスより小さい素子寸法の装置を製作し、任意設定スケーリング係数は、固定スケーリング係数に基づく。
【選択図】図3A
Description
110 トレース
115 範囲
120 範囲
125 範囲
130 トレース
135 トレース
205 対角直線
210 曲線
215 第一ポイント
220 第二ポイント
225 第三ポイント
230 第四ポイント
235 領域
300、350、400、500 操作
kA エリアスケーリング係数
kt 遅延スケーリング係数
kV 電源電圧レベルスケーリング係数
kI 素子幅当たりの駆動電流スケーリング係数
Claims (4)
- 集積回路の製造方法であって、
第一製造プロセスに基づいて、前記集積回路の設計を受信するステップと、
前記第一製造プロセスと第二製造プロセスに基づいたパラメータに基づいて、製造プロセスを受信するステップと、
前記第二製造プロセスに基づいて、前記設計のレイアウトを生成するステップと、
前記第二製造プロセスの設計ルールを用いて、前記レイアウト上で、設計ルール確認を実施するステップと、
前記第二製造プロセスを用いて、前記集積回路を製造するステップと、
を有することを特徴とする集積回路の製造方法。 - 前記パラメータに基づく前記製造プロセスの提供は、ストレージから固定スケーリング係数を回収するステップを有する請求項1に記載の集積回路の製造方法。
- 前記パラメータに基づく前記製造プロセスの提供は、回収された前記固定スケーリング係数と前記集積回路の特定性能パラメータに基づいて、任意設定スケーリング係数を計算するステップを有する請求項2に記載の集積回路の製造方法。
- 前記パラメータに基づく前記製造プロセスの提供は、前記任意設定スケーリング係数に基づいて、集積回路パラメータを設定するステップを有し、前記集積回路パラメータは、電源電圧レベルと素子幅当たりの駆動電流を含む請求項3に記載の集積回路の製造方法。
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---|---|---|---|---|
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01273178A (ja) * | 1988-04-25 | 1989-11-01 | Mitsubishi Electric Corp | シユリンクセルによるlsiマスクパターンレイアウトシステム |
JP2001156174A (ja) * | 1999-11-25 | 2001-06-08 | Nec Ic Microcomput Syst Ltd | マスクパターンデータ作成システムおよびデータ作成方法 |
JP2002092066A (ja) * | 2000-09-13 | 2002-03-29 | Nec Corp | Lsi設計システム、lsi設計方法、lsi設計用プログラムを記録した記録媒体 |
JP2002110808A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Microelectronics Corp | Lsiレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、及び半導体集積回路装置 |
JP2002231811A (ja) * | 2001-01-29 | 2002-08-16 | Sanyo Electric Co Ltd | 演算増幅器の設計資産の再利用方法、レイアウト作成装置およびレイアウト作成プログラム |
JP2004030579A (ja) * | 2002-03-12 | 2004-01-29 | Toshiba Corp | デザインルールおよびプロセスパラメータの少なくとも一方を決定する方法、この決定方法を用いた半導体集積回路装置の製造方法、並びに、デザインルールおよびプロセスパラメータの少なくとも一方を決定するシステム |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5477467A (en) * | 1989-07-17 | 1995-12-19 | Motorola, Inc. | Shrinkable BiCMOS circuit layout |
GB9226463D0 (en) | 1992-12-18 | 1993-02-10 | Univ London | Integrated circuits |
JP3925753B2 (ja) | 1997-10-24 | 2007-06-06 | ソニー株式会社 | 半導体素子およびその製造方法ならびに半導体発光素子 |
US6322934B1 (en) | 1999-09-30 | 2001-11-27 | Lucent Technologies Inc. | Method for making integrated circuits including features with a relatively small critical dimension |
GB9929084D0 (en) * | 1999-12-08 | 2000-02-02 | Regan Timothy J | Modification of integrated circuits |
US7642566B2 (en) | 2006-06-12 | 2010-01-05 | Dsm Solutions, Inc. | Scalable process and structure of JFET for small and decreasing line widths |
US6816997B2 (en) * | 2001-03-20 | 2004-11-09 | Cheehoe Teh | System and method for performing design rule check |
JP2003007723A (ja) * | 2001-06-26 | 2003-01-10 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 半導体素子及び半導体集積回路 |
US7038917B2 (en) * | 2002-12-27 | 2006-05-02 | Vlt, Inc. | Low loss, high density array interconnection |
KR100512580B1 (ko) | 2003-12-31 | 2005-09-06 | 엘지전자 주식회사 | 결함이 적은 질화물 반도체 박막 성장 방법 |
US7194725B1 (en) * | 2004-04-02 | 2007-03-20 | Advanced Micro Devices, Inc. | System and method for design rule creation and selection |
US7363601B2 (en) | 2004-10-15 | 2008-04-22 | International Business Machines Corporation | Integrated circuit selective scaling |
US20080011467A1 (en) * | 2006-06-23 | 2008-01-17 | Intel Corporation | Method, apparatus and system for thermal management using power density feedback |
US8050901B2 (en) * | 2006-09-14 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Prediction and control of NBTI of integrated circuits |
US7783995B2 (en) * | 2007-03-08 | 2010-08-24 | International Business Machines Corporation | System and method for circuit design scaling |
US7772056B2 (en) * | 2007-06-18 | 2010-08-10 | University Of Utah Research Foundation | Transistors for replacing metal-oxide semiconductor field-effect transistors in nanoelectronics |
US20090055782A1 (en) * | 2007-08-20 | 2009-02-26 | Fu Chung-Min | Secure Yield-aware Design Flow with Annotated Design Libraries |
US8377796B2 (en) | 2008-08-11 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | III-V compound semiconductor epitaxy from a non-III-V substrate |
US8397184B2 (en) * | 2008-10-09 | 2013-03-12 | Lsi Corporation | Channel length scaling for footprint compatible digital library cell design |
US8516410B2 (en) * | 2008-12-30 | 2013-08-20 | International Business Machines Corporation | Method of migrating electronic devices operating in current mode to a target technology |
US8375349B2 (en) * | 2009-09-02 | 2013-02-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for constant power density scaling |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01273178A (ja) * | 1988-04-25 | 1989-11-01 | Mitsubishi Electric Corp | シユリンクセルによるlsiマスクパターンレイアウトシステム |
JP2001156174A (ja) * | 1999-11-25 | 2001-06-08 | Nec Ic Microcomput Syst Ltd | マスクパターンデータ作成システムおよびデータ作成方法 |
JP2002092066A (ja) * | 2000-09-13 | 2002-03-29 | Nec Corp | Lsi設計システム、lsi設計方法、lsi設計用プログラムを記録した記録媒体 |
JP2002110808A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Microelectronics Corp | Lsiレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、及び半導体集積回路装置 |
JP2002231811A (ja) * | 2001-01-29 | 2002-08-16 | Sanyo Electric Co Ltd | 演算増幅器の設計資産の再利用方法、レイアウト作成装置およびレイアウト作成プログラム |
JP2004030579A (ja) * | 2002-03-12 | 2004-01-29 | Toshiba Corp | デザインルールおよびプロセスパラメータの少なくとも一方を決定する方法、この決定方法を用いた半導体集積回路装置の製造方法、並びに、デザインルールおよびプロセスパラメータの少なくとも一方を決定するシステム |
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