JP2014068053A

JP2014068053A - 撮像装置

Info

Publication number: JP2014068053A
Application number: JP2012209723A
Authority: JP
Inventors: Tatsuya Inui; 達也乾
Original assignee: Sigma Corp
Current assignee: Sigma Corp
Priority date: 2012-09-24
Filing date: 2012-09-24
Publication date: 2014-04-17
Anticipated expiration: 2032-09-24
Also published as: JP6042676B2

Abstract

【課題】
動画像撮影時において、撮影画像データの処理効率を下げることなく、消費電力を抑制した撮像装置を提供する
【解決手段】
ＰＬＬ回路が、撮像素子が撮影した動画像の画像信号のうち、一枚分の画像信号の伝送が完了後に稼働を停止し、撮像素子が撮影した動画像のワンフレームの伝送開始から次のワンフレームの伝送開始までの時間から、実際の画像の伝送時間と、ＰＬＬ回路が起動してからクロック生成可能になるまでの待機時間として予め設定された時間であるＰＬＬ安定化待ち時間とを差し引いた時間の経過後に起動するよう構成された撮像装置を提供する。
【選択図】図２

Description

本発明は、撮像装置に関し、特に動画像を撮影可能なデジタル撮像装置に関する。

従来、被写体の撮影画像データを撮像素子の光電変換によって取得する、デジタル撮像装置がある。かかる撮像装置において、画像処理の中間デバイスとしてＦＰＧＡを有するものは、ＦＰＧＡから画像処理デバイスとしてのＤＳＰに撮影画像データを伝送する際に、高速のシリアル通信を用いているものがある。

高品質のビデオを提供するには高速シリアル通信に、通常６００〜１０００ＭＨｚの高速クロックが必要となる。

このような高速クロックを生成するため、上記のようなＦＰＧＡを有し、ＤＳＰに撮影画像データを伝送する必要があるシステムにおいては、高速のクロックを生成可能なクロック生成手段を必要とする。かかるクロック生成手段としては、例えばＰＬＬ回路などが用いられる。

ＰＬＬ回路（Ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ回路）とは、高速クロックを生成するためや、クロックの位相をそろえるためなどに用いられるクロック生成回路である。かかるＰＬＬ回路は、多様な信号を安定した状態で作り出すことができるため、電子回路中でさまざまな用途に使用されている。

かかるＰＬＬ回路により、データの伝送において、必要な速さのクロックを生成することができる。

かかるクロック生成を行うＰＬＬ回路は、撮像装置中において、大きく電力を消費するデバイスの一つである。

従来、ＰＬＬ回路は撮影画像データの取得及び伝送中は間断なく稼働していた。そのため、動画像撮影中、ＰＬＬ回路は常に大きく電力を消費し続けていた。

しかしながら、電力の消費が激しいからと言ってＰＬＬ回路をとめてしまえば、その間、当然撮影画像データの伝送も止まってしまう。そのため、実際に撮影画像データを伝送している間はＰＬＬ回路のクロック生成を停止させることはできない。

このような問題を解決するため、クロック生成を行うＰＬＬ回路をクロック信号の不要時に停止し、消費電力を抑える発明が記載されている。

特表２０１０−５２３０２２号公報

特許文献１に記載の技術では、通常の動作モードと省電力の動作モードの２種類の動作モードを持ち、通常の動作モードにおいて、高速データ伝送のためにＰＬＬ回路を使用する。そして、データ伝送回路における低速の活動を検出すると、通常の動作モードから省電力の動作モードに切り替わる。

この省電力の動作モードにおいて、ＰＬＬ回路は通常の動作モードより低い速度でデータを伝送することで、電力消費の大きい動作モードで動作する時間を短縮し、消費電力を抑えている。

しかしながら、特許文献１に記載の技術では消費電力を抑えることができるのは省電力の動作モードという特殊なモードを選択したときだけであり、またその場合にはデータの伝送速度が遅くなり、処理効率が下がるという問題があった。

したがって、第１の発明は、撮像素子と、中間デバイスと、画像処理デバイスを有し、前記撮像素子が連続して複数の画像信号を取得することで動画像を得る撮像装置において、前記中間デバイスは、クロック信号の速度の調整を行うＰＬＬ回路と、撮影された画像信号の前記中間デバイスへの伝送開始と伝送完了を前記ＰＬＬ回路に知らせる同期信号生成回路と、前記ＰＬＬ回路が調整したクロック信号で、前記画像処理デバイスと高速シリアル通信を行う高速シリアル送信回路と、を有し、前記ＰＬＬ回路は、前記撮像素子が撮影した動画の画像信号のうち、１枚分の画像信号の伝送完了後、休止期間として稼働を停止することを特徴とする撮像装置とした。

また、第２の発明は、前記ＰＬＬ回路の休止期間は、前記撮像素子が撮影した動画像を構成する１枚分の撮影画像データの伝送開始から動画像を構成する次の１枚分の撮影画像データの伝送開始までの時間から、動画像を構成する１枚分の撮影画像データの伝送時間と、ＰＬＬ回路が起動してからクロック生成可能になるまでの待機時間として予め設定された時間であるＰＬＬ安定化待ち時間とを差し引いたものであることを特徴とする、請求項１に記載の撮像装置とした。

本発明により、動画像撮影時において、撮影画像データの処理効率を下げることなく、消費電力を抑制した撮像装置を提供することができる。

本発明の実施例に係る撮像装置の概略構成を示すブロック図本発明の実施例に係る撮像装置において、３０ＦＰＳの動画像を撮影した場合の画像信号の伝送時のタイミング図

図１は本発明の実施例に係る撮像装置の概略構成を示すブロック図である。以下、図１を用いて本発明の実施例に係る撮像装置について説明する。

図１において、１００は、本実施形態における撮像装置であり、被写体を撮影し、撮影画像データを保存する。２００は、撮像装置１００に装着可能な光学系である。本実施例において、撮像装置１００は、光学系の交換が可能な構成となっており、撮像装置１００と光学系２００とで全体としてレンズ交換式カメラシステムを構成している。

撮像装置１００において、１０１は撮像素子、１０２はＦＰＧＡ、１０２１はＰＬＬ回路、１０２２はメインクロック源、１０２３は同期信号生成回路、１０２４はデータ処理回路、１０２５は高速シリアル送信回路、１０３はＤＳＰである。

また、撮像装置１００はこのほかに不図示のシャッターボタンなどの操作手段や、液晶などの表示手段や、ＡＥセンサなどの撮像装置に必要な要素を有している。

光学系２００は、レンズ光学系のほか、不図示の絞りなどを有している。

撮像素子１０１は、光学系２００を通して入射した光を信号電荷に変換する、ＣＭＯＳやＣＣＤのイメージャーである。

ＦＰＧＡ１０２は、撮像素子１０１において取得された撮影画像データが、ＤＳＰ１０３に送られるにあたって経由される、中間デバイスである。

ＰＬＬ回路１０２１は、高速のクロックを生成するクロック生成回路である。かかるＰＬＬ回路１０２１において、撮像素子１０１で取得された撮影画像データをＦＰＧＡ１０２からＤＳＰ１０３に送るための高速クロック信号を生成する。

メインクロック源１０２２は、ＦＰＧＡ１０２が動作するためのクロック源である。ＦＰＧＡ１０２中の回路は、かかるメインクロック源１０２２の生成するクロックによって、動作する。

同期信号生成回路１０２３は、ＰＬＬ回路１０２１に対して、クロック信号の生成と停止を指示する信号を発する。かかる信号にあわせてＰＬＬ回路１０２１は駆動する。

データ処理回路１０２４は、撮像素子１０１から送られてきた撮影画像データに画像処理などを施す。かかるデータ処理回路１０２４も、同期信号生成回路１０２３から発せられる信号にあわせてデータ処理を行う。

高速シリアル送信回路１０２５は、撮像素子１０１が取得した撮影画像データをＦＰＧＡ１０２からＤＳＰ１０３に送信する回路である。前述の通り、撮像素子１０１で取得された撮影画像データはＦＰＧＡ１０２を経由して、撮影画像データはＤＳＰ１０３に送られる。高速シリアル送信回路１０２５は、前述のＰＬＬ回路１０２１によって生成された高速のクロックにあわせて撮影画像データを送信する。

ＤＳＰ１０３は、撮像素子１０１が取得した撮影画像データの画像処理を行う、画像処理デバイスである。かかる画像処理デバイスで処理された画像は不図示の記憶手段に撮影画像データとして記憶される。

次に、本発明の実施例において、動画像撮影時において、撮影画像データの処理効率を下げることなく、消費電力を抑制する方法について、図２を用いて説明する。図２は、本発明の実施例に係る撮像装置の動画像の撮影画像データ伝送時のタイミング図である。図２における動画像は３０ＦＰＳ（Ｆｒａｍｅｐｅｒｓｅｃｏｎｄ）の動画像である。

前述の通り、動画像は連続して撮影画像データを取得することによって得られる。つまり、本発明の実施例において、動画像を構成する撮影画像データは動画像を構成する撮影画像データ１枚１枚ごとに撮像素子１０１からＦＰＧＡ１０２へ伝送され、ＦＰＧＡ１０２からＤＳＰ１０３へと伝送される。

図２のタイミング図は、前述の通り、３０ＦＰＳの動画像を撮影した場合の画像信号伝送時のものである。

図２において、垂直信号は、ハイのとき、動画像を構成する撮影画像データ１枚分を、ＦＰＧＡ１０２からＤＳＰ１０３へ送ろうとしていることを示す。この期間が垂直アクティブ期間である。

また、水平信号は、ハイのとき、動画像を構成する撮影画像データの１枚分の内、１ライン分のデータをＦＰＧＡ１０２からＤＳＰ１０３へ送ろうとしていることを示す。この期間が水平アクティブ期間である。本発明の実施例において、動画像を構成する撮影画像データは、伝送の際、１ライン分ずつ送られる。１ライン分とは、撮像素子１０１が取得する撮影画像データの横１列分の画素のデータのことである。

また、リセット信号は、ハイとなったとき、同期信号生成回路１０２３がＰＬＬ回路１０２１の機能を停止することを示し、ローとなったとき、ＰＬＬ回路１０２１の機能を起動することを示している。

また、図２が示す場合においては、３０ＦＰＳの動画像を構成する撮影画像データが伝送されてから、動画像を構成する次の撮影画像データが伝送されるまで、３３ｍｓｅｃである。このうち、動画像を構成する撮影画像データの伝送に必要とされるのは２７ｍｓｅｃである。

そのため、動画像を構成する撮影画像データの伝送が開始されてから２７ｍｓｅｃ経過後から動画像を構成する次の撮影画像データの伝送が始まるまでは、撮影画像データ伝送のための動作は行われない。

すなわち、動画像を構成する撮影画像データの伝送が開始されてから、動画像を構成する次の撮影画像データの伝送が開始されるまでの間のうち、動画像を構成する撮影画像データ１枚分の伝送にかかる時間を除いた時間、ＰＬＬ回路１０２１の機能を、同期信号生成回路１０２３のリセット信号により停止することができる。

なぜなら、前述の通り、ＰＬＬ回路１０２１は、撮像素子１０１で取得された撮影画像データをＤＳＰ１０３に送るための高速クロック信号を生成するものである。そのため、動画像を構成する撮影画像データ１枚分の伝送が完了し、動画像を構成する次の撮影画像データの伝送が開始するまで、すなわち、動画像を構成する撮影画像データを伝送していない期間は、ＰＬＬ回路１０２１の機能を稼働させておく必要がないからである。

また、本発明の実施例のように、３０ＦＰＳの動画像を撮影する場合、１秒間に３０枚の撮影画像データが取得されて動画像を構成するということが予めわかっている。そのため、動画像を構成する撮影画像データ１枚分の伝送が完了した後、動画像を構成する次の撮影画像データの伝送がいつ開始するかも予め分かっている。よって、動画像の場合にはＰＬＬ回路１０２１の休止可能な期間も予め分かっている。したがって、本発明では、動画像を構成する撮影画像データの伝送が開始されてから、次の撮影画像データの伝送が開始されるまでの間のうち、動画像を構成する撮影画像データ１枚分の伝送にかかる時間を除いた時間を休止期間として、ＰＬＬ回路１０２１の機能を、同期信号生成回路１０２３のリセット信号により停止することができる。

こうすることにより、ＰＬＬ回路１０２１を撮影画像データの処理効率を下げることなく伝送することができる。ＰＬＬ回路１０２１の機能を停止させる時間は、動画像を構成する撮影画像データ１枚分の伝送が完了してから、動画像を構成する次の撮影画像データの伝送が開始するまでの期間内に収まっており、撮影画像データをＤＳＰ１０３に送るための高速クロック信号を生成する間は、ＰＬＬ回路１０２１を停止させないからである。

ただし、動画像を構成する撮影画像データ１枚分の伝送が完了し、動画像を構成する次の撮影画像データの伝送が開始するまでずっと休止期間としてＰＬＬ回路１０２１の機能を停止しておくのには問題がある。かかる問題について、以下に説明する。

動画像を構成する撮影画像データ１枚分の伝送が完了し、動画像を構成する次の撮影画像データの伝送が開始するまでは、ＰＬＬ回路１０２１が動画像を構成する撮影画像データをＤＳＰ１０３に送るための高速クロック信号を生成することはない。しかしながら、動画像を構成する次の撮影画像データの伝送が開始するまでＰＬＬ回路１０２１の機能が停止していると、ＰＬＬ回路１０２１の機能を稼働した直後にＰＬＬ回路１０２１はクロック生成を開始することになる。その場合、ＰＬＬ回路１０２１の動作が不安定となり、システム全体が誤動作する恐れがある。

したがって、本発明の実施例においては、同期信号生成回路１０２３は、動画像を構成する撮影画像データの伝送の開始後、動画像を構成する次の撮影画像データの伝送が開始するまでの時間のうち、一定期間をＰＬＬ安定化待ち時間として、動画像を構成する次の撮影画像データの伝送開始前からＰＬＬ回路１０２１を起動させておき、動画像を構成する次の撮影画像データの伝送開始に備えておく。

こうすることにより、ＰＬＬ回路１０２１の機能を稼働した直後にＰＬＬ回路１０２１は高速クロック信号の生成を開始し、結果、ＰＬＬ回路１０２１の動作が不安定となり、システム全体が誤動作するという事態を避けることができる。

本発明の実施例において、ＰＬＬ安定化待ち時間は１００μｓｅｃである。しかしながら、かかるＰＬＬ安定化待ち時間は、ＰＬＬデバイスの特性により、適宜決定することが望ましい。

以上の通り、本発明は、ＰＬＬ回路１０２１は、同期信号生成回路１０２３のリセット信号により、撮像素子が撮影した動画像の画像信号のうち、一枚分の画像信号の伝送が完了後に稼働を停止し、前記撮像素子が撮影した動画像のワンフレームの伝送開始から次のワンフレームの伝送開始までの時間から、実際の画像の伝送時間と、ＰＬＬ回路１０２１が起動してからクロック生成可能になるまでの待機時間として予め設定された時間であるＰＬＬ安定化待ち時間とを差し引いた時間の経過後、同期信号生成回路１０２３のリセット信号により、ＰＬＬ回路１０２１の機能を起動することによって、動画像撮影時において、撮影画像データの処理効率を下げることなく、消費電力を抑制した撮像装置を提供することができる。

１００撮像装置
１０１撮像素子
１０２ＦＰＧＡ
１０２１ＰＬＬ回路
１０２２メインクロック源
１０２３同期信号生成回路
１０２４データ処理回路
１０２５高速シリアル送信回路
１０３ＤＳＰ
２００光学系

Claims

撮像素子と、
中間デバイスと、
画像処理デバイスを有し、
前記撮像素子が連続して複数の画像信号を取得することで動画像を得る撮像装置において、
前記中間デバイスは、
クロック信号の速度の調整を行うＰＬＬ回路と、
撮影された画像信号の前記中間デバイスへの伝送開始と伝送完了を前記ＰＬＬ回路に知らせる同期信号生成回路と、
前記ＰＬＬ回路が調整したクロック信号で、前記画像処理デバイスと高速シリアル通信を行う高速シリアル送信回路と、
を有し、
前記ＰＬＬ回路は、前記撮像素子が撮影した動画像の画像信号のうち、１枚分の画像信号の伝送が完了後に稼働を停止する休止期間を有する
ことを特徴とする撮像装置。
前記ＰＬＬ回路の休止期間は、前記撮像素子が撮影した動画像を構成する１枚分の撮影画像データの伝送開始から動画像を構成する次の１枚分の撮影画像データの伝送開始までの時間から、動画像を構成する１枚分の撮影画像データの伝送時間と、ＰＬＬ回路が起動してからクロック生成可能になるまでの待機時間として予め設定された時間であるＰＬＬ安定化待ち時間とを差し引いたものであることを特徴とする、請求項１に記載の撮像装置。