JP2023012991A - 撮像装置 - Google Patents

Abstract

【課題】 ＡＦ処理に影響せず効果的に動画撮影時の消費電力を削減可能な撮像装置を提供する。【解決手段】 撮像素子から受信した動画像の画像信号を所定のフレームレートで画像処理回路に転送可能なＦＰＧＡを有する撮像装置において、ＦＰＧＡは通信回路ブロック及びＡＦ処理ブロックの駆動状況に応じてＰＬＬ回路ブロックの駆動を停止し、画像処理回路は１フレーム分の画像信号の転送完了から所定の待機期間の経過後、ＦＰＧＡに対してＰＬＬ回路ブロックの駆動再開を指示し、画像処理回路は１フレーム分の画像信号のＦＰＧＡへの転送開始から画像処理回路への転送完了までのフレーム転送期間とＡＦ処理ブロックにおける演算処理の開始から終了までのＡＦ処理期間のうちいずれが早く終了するのかを検知し、それぞれ異なる計算式を用いて駆動停止期間を算出する。【選択図】 図２

Description

本発明は、動画像を撮影可能で消費電力を低減可能な撮像装置に関する。

従来から、画像処理の中間デバイス（ＦＰＧＡ）を有する撮像装置において、ＦＰＧＡから後段の画像処理デバイス（ＤＳＰ）に撮影画像データを伝送するシリアル通信の際に、高速伝送を可能にするための高速クロック信号を生成する手段としてＰＬＬ回路（Ｐｈａｓｅ－ｌｏｏｃｋｅｄ ｌｏｏｐ回路）を用いる手法がある。

しかしながら、ＰＬＬ回路は一般に消費電力が大きいため、ＰＬＬ回路を適切に制御することで消費電力を抑えることが望まれていた。

例えば、特許文献１に開示の発明では、撮像素子と、中間デバイスと、画像処理デバイスを有し、撮像素子が連続して複数の画像信号を取得することで動画像を得る撮像装置において、中間デバイスは、クロック信号の速度の調整を行うＰＬＬ回路と、撮影された画像信号の中間デバイスへの伝送開始と伝送完了をＰＬＬ回路に知らせる同期信号生成回路と、ＰＬＬ回路が調整したクロック信号で、画像処理デバイスと高速シリアル通信を行う高速シリアル送信回路と、を有し、ＰＬＬ回路は、撮像素子が撮影した動画像の画像信号のうち、１枚分の画像信号の伝送が完了後に稼働を停止する休止期間を有し、ＰＬＬ回路の休止期間は、連続した複数の画像信号の取得における所定のフレームレートに対して予め設定された時間であり、中間デバイスは、所定のフレームレートを与えられることで独立的にＰＬＬ回路の停止及び起動を行う構成としている。

この発明によれば、動画像撮影時において、撮影画像信号の処理効率を下げることなく、消費電力を抑制した撮像装置を提供することができる、としている。

特許６０４２６７６号公報

一方で、近年、自動合焦（ＡＦ）機能強化のニーズに対応するために、撮像素子内に像面位相差検出用の画素を搭載したデジタルカメラが一般化してきている。それに伴い、像面位相差ＡＦの処理を担うＤＳＰ側の負担が増加している。そのため、後段のＤＳＰで行っていた処理の一部を前段のＦＰＧＡ側に移管することで、ＤＳＰ側の負荷をＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と分担して行うように構成することが望まれる。

このような、処理の一部（ＡＦ処理）をＦＰＧＡで担当する構成とした場合も、引き続きＰＬＬ回路の電力消費の低減は必要である。このような構成の場合、画像転送のブランキング期間中であってもＡＦ処理用の回路ブロックが動作しているケースが起こりうる。そのため、特許文献１に開示されているように、画像転送の休止期間中にＰＬＬ回路を停止する制御をしてしまうと、ＡＦ処理中のＰＬＬ回路まで停止してしまい、誤動作につながるという問題点があった。

本発明はこのような状況に鑑みてなされたものであり、ＡＦ処理に影響せず効果的に動画撮影時の消費電力を削減可能な撮像装置を提供することを目的とする。

上記目的を達成するために、本発明を実施の撮像装置は、撮像素子から受信した動画像の画像信号を所定のフレームレートで画像処理回路に高速転送可能な中間デバイスとしてＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を有する撮像装置において、ＦＰＧＡは、少なくとも、撮像素子と画像処理回路との間で画像信号の送受信を行う通信回路ブロックと、受信した画像信号に所定の画像処理を行う画像処理ブロックと、受信した画像信号を用いてオートフォーカスに関する演算処理を行うＡＦ処理ブロックと、通信回路ブロックと画像処理ブロックとＡＦ処理ブロックに対して高速クロック信号を出力するＰＬＬ回路ブロックとを有し、ＦＰＧＡは、通信回路ブロック及びＡＦ処理ブロックの駆動状況に応じてＰＬＬ回路ブロックの駆動を停止し、画像処理回路は、１フレーム分の画像信号の転送完了から所定の待機期間の経過後、ＦＰＧＡに対してＰＬＬ回路ブロックの駆動再開を指示してＰＬＬ回路ブロックの駆動停止期間を終了させ、画像処理回路は、１フレーム分の画像信号のＦＰＧＡへの転送開始から画像処理回路への転送完了までのフレーム転送期間と、ＡＦ処理ブロックにおける演算処理の開始から終了までのＡＦ処理期間のうち、いずれが早く終了するのかを検知し、それぞれ異なる計算式を用いて駆動停止期間を算出すること特徴とする。

また、本発明を実施の撮像装置は、好ましくは、ＦＰＧＡは、通信回路ブロックにおける１フレーム分の画像信号の転送処理と、ＡＦ処理ブロックにおけるＡＦ処理とがいずれも完了していることを検知することでＰＬＬ回路ブロックの駆動を停止することを特徴とする。

また、本発明を実施の撮像装置は、好ましくは、画像処理回路は、待機期間として、少なくとも、１フレーム分の画像信号の画像処理回路への転送完了から次フレームの画像信号のＦＰＧＡへの転送開始までのフレーム転送休止期間と、ＰＬＬ回路ブロックの安定化に要する期間とに基づいて算出されることを特徴とする。

本発明を実施の撮像装置によれば、ＡＦ処理に影響せず効果的に動画撮影時の消費電力を削減することが可能となる。

本発明の一実施形態である撮像装置の主要な構成を示したブロック図である。 画像信号をＤＳＰ１４０に受け渡すＦＰＧＡ１３０内の処理を説明するブロック図である。 動画像撮影時の処理の流れを示すタイミングチャートである。 パワマネ可否判定を含むＬＶモードの処理の流れを説明するフローチャートである。 パワマネ可否判定の流れを説明するフローチャートである。 パワマネありＬＶ処理ループの流れを説明するフローチャートである。

以下、添付の図面に従って、本発明を実施するための最良の形態について説明する。なお、この実施の形態により本発明が限定されるものではない。

図１に示すブロック図には、本発明の一実施形態である撮像装置の主要な構成が示されている。本図において撮像装置１００は、撮影光学系１１０と、撮像素子１２０と、ＦＰＧＡ１３０と、ＤＳＰ１４０と、メインＣＰＵ１５０と、ユーザインターフェース（Ｉ／Ｆ）１６１と、記録媒体インターフェース（Ｉ／Ｆ）１６２と、画像表示部１７０と、レンズ制御部１８０とを備えている。

撮影光学系１１０は、フォーカスレンズ群やズームレンズ群を含む、複数の不図示のレンズ群で構成されている。本図においては、例として１枚のレンズのみ記載している。

撮像素子１２０は、撮影光学系１１０により集光された光線を受光して光電変換し、画像信号を出力する。撮像素子１２０は内部に不図示のゲイン可変アンプ、Ａ／Ｄコンバータを備えており、画像信号はデジタルデータとして出力される。これらのゲイン可変アンプ、Ａ／Ｄコンバータを内蔵していない撮像素子１２０を採用する場合には、これらのデバイスを個別に搭載すればよい。

ＦＰＧＡ１３０は、撮像素子１２０から読み出された画像信号に対して所定の処理を施し、後段のＤＳＰ１４０に出力する中間デバイスである。ＦＰＧＡ１３０について詳しくは後述する。

ＤＳＰ１４０は、ＦＰＧＡ１３０から出力された画像信号に対して各種の信号処理を施す。信号処理の例として、例えば、色再現処理、ＪＰＥＧ形式やＴＩＦＦ形式の画像データへの現像処理等がある。

メインＣＰＵ１５０は、格納されたプログラムを実行することで撮像装置１００全体の包括的な制御を行う。例えば、撮像素子１２０の読み出し制御を行う。すなわち、メインＣＰＵ１５０が撮像素子１２０の駆動タイミングを決定する信号を出力することで、画素毎の水平駆動並びに垂直駆動が制御され、各画素で生成された画像信号が読み出される。

レンズ制御部１８０はメインＣＰＵ１５０と相互に通信可能に接続されており、協働して撮影光学系１１０の制御を行う。

ユーザＩ／Ｆ１６１は、例えば、レリーズボタン、電源ボタン、コマンドダイヤル、十字キー等の操作部材を有しており、ユーザがこれらの操作部材を操作すると、メインＣＰＵ１５０はこれらに対応する動作を行う指示を出す。

記録媒体Ｉ／Ｆ１６２は、不図示の記録媒体との間でＲＡＷデータや現像後の画像データの書き込み及び読み出しを行う。この記録媒体は、半導体メモリ等の着脱可能な記録媒体である。

画像表示部１７０は、いわゆるライブビュー（ＬＶ）画像や不図示の記録媒体から読み出された画像データ等を表示する。

次に、上述した本発明の撮像装置１００におけるＦＰＧＡ１３０の働きについて詳しく説明する。図２は撮像素子１２０から読み出された画像信号をＤＳＰ１４０に受け渡す働きをするＦＰＧＡ１３０内の処理を説明するブロック図である。

本図においてＦＰＧＡ１３０は、受信回路ブロック１３１と、画像処理ブロック１３２と、送信回路ブロック１３３と、メインクロック生成ブロック１３４と、ＰＬＬ回路ブロック１３５と、ＡＦ処理ブロック１３６とを備えている。

受信回路ブロック１３１は、撮像素子１２０から出力された画像信号を受け取る。

画像処理ブロック１３２は、撮像素子１２０から出力された画像信号に所定の画像処理を施す。画像処理の例としては、例えば、欠陥画素補正、ホワイトバランス処理、撮影レンズのシェーディング補正等がある。また、画像処理が施された画像信号を送信回路ブロック１３３に出力する。

送信回路ブロック１３３は、画像処理ブロック１３２から出力された画像信号をＤＳＰ１４０に転送する。これにより、各種処理が施された画像信号がＦＰＧＡ１３０からＤＳＰ１４０へ引き渡される。また、送信回路ブロック１３３は、公知の方法によりＤＳＰ１４０への画像信号の転送完了を検知する。この転送完了検知は、後述するＰＬＬ回路ブロック１３５の駆動停止に利用される。

ＡＦ処理ブロック１３６は、必要に応じて画像処理ブロック１３２から画像信号を受け取り、これに所定のＡＦ処理を施す。ＡＦ処理の例としては、例えば、コントラストＡＦ処理、像面位相差画素の出力を用いた相関演算処理等がある。また、ＡＦ処理ブロック１３６は、公知の方法によりＡＦ処理の完了を検知する。この処理完了検知は、後述するＰＬＬ回路ブロック１３５の駆動停止に利用される。

メインクロック生成ブロック１３４は、クロック信号を生成する。ここで生成されたクロック信号はＰＬＬ回路ブロック１３５に入力される。

ＰＬＬ回路ブロック１３５は、メインクロック生成ブロック１３４で生成されたクロック信号を入力信号として、これに同期した高速のクロック信号を生成する。ここで生成された高速クロック信号は、画像処理ブロック１３２、送信回路ブロック１３３及びＡＦ処理ブロック１３６に入力される。この高速クロック信号により、それぞれの回路では高速な内部処理の実行が可能となる。

また、ＦＰＧＡ１３０は上述した送信回路ブロック１３３の画像信号転送とＡＦ処理ブロック１３６のＡＦ処理がいずれも完了したことを検知すると、ＰＬＬ回路ブロック１３５の駆動を停止させる。

なお、ＦＰＧＡ１３０内の各回路間、及びＦＰＧＡ１３０からＤＳＰ１４０への画像信号の転送に係る同期信号に関しては、本実施例における受信回路ブロック１３１内に不図示の同期信号生成ブロックにより生成されているものとする。ここで生成された同期信号は、不図示の通信経路を介して画像処理ブロック１３２、送信回路ブロック１３３及びＡＦ処理ブロック１３６に入力される。受信回路ブロック１３１等の各回路では、この同期信号に同期させて画像信号を後段の回路に転送している。

次に、本発明を実施の撮像装置１００において所定のフレームレート（例えば３０ｆｐｓ）で動画像を撮影した場合の処理の流れを説明する。図３は、動画像撮影時の撮像素子１２０からＤＳＰ１４０までの処理の流れを示すタイムチャートの一例である。

本図において、信号ＶＡｃｔ＿Ｉｎは、撮像素子１２０で取得された画像信号１フレーム分の撮像素子１２０からＦＰＧＡ１３０への転送の状態を表す信号である。本実施例においては、ＦＰＧＡ１３０内の受信回路ブロック１３１に入力される信号の状態に対応している。この信号がＨｉであれば１フレーム分の転送状態であることを意味し、この期間がすなわち垂直アクティブ期間である。一方、この信号がＬｏｗであればフレーム転送の非アクティブ期間であることを意味する。

信号ＶＡｃｔ＿Ｏｕｔは、ＦＰＧＡ１３０内で処理された画像信号１フレーム分のＦＰＧＡ１３０からＤＳＰ１４０への転送の状態を表す信号である。本実施例においては、ＦＰＧＡ１３０内の送信回路ブロック１３３から出力される信号の状態に対応している。この信号がＨｉであれば１フレーム分の転送状態であることを意味し、この期間がすなわち垂直アクティブ期間である。一方、この信号がＬｏｗであればフレーム転送の非アクティブ期間であることを意味する。

ＦＰＧＡ１３０は、転送された画像信号から順次画像処理等の処理を施し、ＤＳＰ１４０へと転送を行っている。そこで、以降では、１フレーム分の画像信号について、ＦＰＧＡ１３０への転送開始（信号ＶＡｃｔ＿ＩｎがＨｉ）からＤＳＰ１４０への転送完了（信号ＶＡｃｔ＿ＯｕｔがＬｏｗ）までの期間をフレーム転送期間Ｔｏｎ＿Ｆｔとも呼ぶ場合がある。本図中において、期間（１）がこのフレーム転送期間Ｔｏｎ＿Ｆｔに当たる。

なお、このフレーム転送期間Ｔｏｎ＿Ｆｔは、ＤＳＰ１４０においてＬＶモードのフレームレートと露光時間に応じた公知の演算により算出される。

また、ＤＳＰ１４０への転送完了（信号ＶＡｃｔ＿ＯｕｔがＬｏｗ）から次フレームのＦＰＧＡ１２０への転送開始（信号ＶＡｃｔ＿ＩｎがＨｉ）までの期間をフレーム転送休止期間Ｔｏｆｆ＿Ｆｔとも呼ぶ場合がある。本図中において、期間（２）がこのフレーム転送休止期間Ｔｏｆｆ＿Ｆｔに当たる。

本実施例の撮像装置１００におけるＬＶモードではフレームレートが固定であり、信号ＶＡｃｔ＿ＩｎがＨｉに立ち上がってから次のフレーム転送で再度立ち上がるまでの期間は一定となっている。そのため、このフレーム転送休止期間Ｔｏｆｆ＿Ｆｔは、ＤＳＰ１４０においてＬＶモードのフレームレートと上述したフレーム転送期間Ｔｏｎ＿Ｆｔとの差分により算出される。

ＡＦ処理信号Ｓ＿ＡＦは、ＦＰＧＡ１３０内のＡＦ処理ブロック１３６における所定のＡＦ処理の実行状態を表す信号である。この信号がＨｉであればＡＦ処理ブロック１３６においてＡＦ処理が実行中であることを意味し、一方、この信号がＬｏｗであればＡＦ処理が行われていないことを意味する。例えば、ＡＦの合焦判定が成功した場合などに、この信号がＨｉからＬｏｗに移行する。以降では、この信号がＨｉである期間をＡＦ処理期間Ｔｏｎ＿ＡＦとも呼ぶ場合がある。本図中において、期間（３）がこのＡＦ処理期間Ｔｏｎ＿ＡＦに当たる。

このＡＦ処理期間Ｔｏｎ＿ＡＦは、ＤＳＰ１４０において撮像装置１００のＡＦ設定、例えば測距枠の位置や大きさに応じた公知の演算により予め算出することが可能である。

また、ＦＰＧＡ１３０への転送開始（信号ＶＡｃｔ＿ＩｎがＨｉ）からＡＦ処理の開始（信号Ｓ＿ＡＦがＨｉ）までの期間をＡＦ処理待機期間Ｔｏｆｆ＿ＡＦとも呼ぶ場合がある。本図中において、期間（４）がこのＡＦ処理待機期間Ｔｏｆｆ＿ＡＦに当たる。

このＡＦ処理待機期間Ｔｏｆｆ＿ＡＦは、ＤＳＰ１４０において撮像装置１００のＡＦ設定、例えば測距枠の位置や大きさに応じた公知の演算により予め算出することが可能である。

なお、本図においては、フレーム転送期間Ｔｏｎ＿Ｆｔが終了した後にＡＦ処理期間Ｔｏｎ＿ＡＦが終了しているが、これに限られず、いわゆる１点ＡＦ（ピンポイントＡＦ）等の設定によりＡＦ処理が軽く短時間で完了した場合には、これらの前後が逆になるケースも生じうる。

ＰＬＬ駆動信号Ｓ＿ＰＬＬは、ＦＰＧＡ１３０内のＰＬＬ回路ブロック１３５の駆動状態を表す信号である。この信号がＨｉであればＰＬＬ回路ブロック１３５が駆動中であることを意味し、ＦＰＧＡ１３０内のいずれかの回路が処理を行っていることになる。一方、この信号がＬｏｗであればＰＬＬ回路ブロック１３５が駆動停止中であることを意味する。

本実施例においては、撮像装置１００の撮影モード中はＰＬＬ回路ブロック１３５は基本的に駆動状態となっており、ＦＰＧＡ１３０からの駆動停止の指令に従ってＰＬＬ回路ブロック１３５は駆動停止状態に入る。そこで、ＰＬＬ回路ブロック１３５の駆動停止（信号Ｓ＿ＰＬＬがＬｏｗ）から復帰（信号Ｓ＿ＰＬＬがＨｉ）までの期間が本発明を実施の撮像装置１００におけるパワマネ期間Ｔｏｆｆ＿ＰＬＬとなる。本図中において、期間（５）がこのパワマネ期間Ｔｏｆｆ＿ＰＬＬに当たる。

このパワマネ期間Ｔｏｆｆ＿ＰＬＬは、上述した信号ＶＡｃｔ＿Ｏｕｔと信号Ｓ＿ＡＦとがいずれもＬｏｗとなるタイミングで開始される。

また、このパワマネ期間Ｔｏｆｆ＿ＰＬＬは、ＤＳＰ１４０において関連する各種期間に基づいて算出される。算出について詳しくは後述する。

ＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬは、パワマネ期間Ｔｏｆｆ＿ＰＬＬが終了し駆動停止状態から復帰したＰＬＬ回路ブロック１３５の駆動が安定するまでに要する期間を表している。本実施例においては、ＰＬＬ回路ブロック１３５の諸元表から得られる値をプリセット値としてあらかじめＤＳＰ１４０内に保持しており、ＤＳＰ１４０は必要に応じて参照する。本図中において、期間（６）がこのＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬに当たる。

ＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬは、ＤＳＰ１４０がＰＬＬ回路ブロック１３５の復帰を指示するためにＦＰＧＡ１３０に対して送信する信号を表している。本実施例においては、このＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬの送信されるタイミングはＤＳＰ１４０が管理している。

具体的には、ＦＰＧＡ１３０からＤＳＰ１４０へのフレーム転送が完了したことを検知すると、ＤＳＰ１４０はＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬ送信までの時間カウントを開始する。そして、所定の期間が経過したことを検知すると、ＤＳＰ１４０はＰＬＬ回路ブロック１３５を復帰させるために、ＦＰＧＡ１３０に対してＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬを送信する。以降では、この期間をＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬとも呼ぶ場合がある。本図中において、期間（７）がこのＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬに当たる。

効果的な電力消費の削減を達成するためには、このＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬをできるだけ長く維持し、ＰＬＬ回路ブロック１３５の停止する期間を長くすることが効果的である。そこで、本実施例において、ＤＳＰ１４０がＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬを送信するのは、撮像素子１２０から次のフレーム転送が開始されるタイミングからＰＬＬ回路ブロック１３５の駆動安定化に必要なＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬだけ遡ったタイミングで行えばいいということになる。

具体的には、ＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬは、上述したフレーム転送休止期間Ｔｏｆｆ＿ＦｔとＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬとを用いて算出することができる。すなわち、ＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬは以下の式により求められる。
Ｔｔｒｉｇ＿ＰＬＬ＝Ｔｏｆｆ＿Ｆｔ－Ｔｓｔｂ＿ＰＬＬ ・・・ （式１）

次に、上述したパワマネ期間Ｔｏｆｆ＿ＰＬＬの算出について説明する。本実施例におけるパワマネ期間Ｔｏｆｆ＿ＰＬＬは、フレーム転送期間Ｔｏｎ＿Ｆｔの終了とＡＦ処理期間Ｔｏｎ＿ＡＦの終了のいずれが遅いかによって計算方法が異なるので、それぞれについて検討する。

まず、図３に示したような、フレーム転送期間Ｔｏｎ＿Ｆｔの終了後にＡＦ処理期間Ｔｏｎ＿ＡＦが終了する、すなわち、フレーム転送の完了後にＡＦ処理が完了する場合について検討する。

この場合には、フレーム転送の完了後であってもＡＦ処理が完了するまでＰＬＬ回路ブロック１３５を駆動しておく必要がある。従って、安定化期間を無視した理想的なＰＬＬ回路ブロックの駆動停止可能な期間は、撮像素子１２０の転送開始から次フレームの転送開始までの期間（＝フレームレート）と、撮像素子１２０の転送開始からＡＦ処理が完了するまでの期間との差分となる。

以上から、実際のパワマネ期間Ｔｏｆｆ＿ＰＬＬは、フレーム転送期間Ｔｏｎ＿Ｆｔとフレーム転送休止期間Ｔｏｆｆ＿ＦｔとＡＦ処理期間Ｔｏｎ＿ＡＦとＡＦ処理待機期間Ｔｏｆｆ＿ＡＦとＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬとを用いて、以下の式により求められる。
Ｔｏｆｆ＿ＰＬＬ＝（Ｔｏｎ＿Ｆｔ＋Ｔｏｆｆ＿Ｆｔ）
－（Ｔｏｆｆ＿ＡＦ＋Ｔｏｎ＿ＡＦ）
－ Ｔｓｔｂ＿ＰＬＬ ・・・ （式２）

次に、上述したケースの逆で、ＡＦ処理期間Ｔｏｎ＿ＡＦの終了後にフレーム転送期間Ｔｏｎ＿Ｆｔが終了する、すなわち、フレーム転送中にＡＦ処理が完了する場合について検討する。

この場合には、ＡＦ処理を気にすることなく、フレーム転送が完了すればＰＬＬ回路ブロック１３５の駆動を停止して問題ない。従って、理想的なＰＬＬ回路ブロックの駆動停止可能な期間は、そのままフレーム転送休止期間Ｔｏｆｆ＿Ｆｔとなる。

以上から、実際のパワマネ期間Ｔｏｆｆ＿ＰＬＬは、フレーム転送休止期間Ｔｏｆｆ＿ＦｔとＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬとを用いて、以下の式により求められる。
Ｔｏｆｆ＿ＰＬＬ＝Ｔｏｆｆ＿Ｆｔ－Ｔｓｔｂ＿ＰＬＬ ・・・ （式３）

以上で説明したとおり、本発明を実施の撮像装置１００におけるＰＬＬ回路ブロック１３５のパワマネ期間Ｔｏｆｆ＿ＰＬＬは、フレーム転送とＡＦ処理のいずれの処理が遅く完了するかに応じて、各式により得られる期間とされるが、算出されるパワマネ期間Ｔｏｆｆ＿ＰＬＬが余りに短い期間である場合などでは、撮像装置１００の処理が不安定になるおそれがある。そのため、実際にパワマネを行うか否かについての判定を行うことが望ましい。

図４は、ＰＬＬ回路ブロック１３５のパワマネ可否判定を含むＬＶモードの処理の流れを説明するフローチャートの一例である。なお、本図中には示されていないが、本フローチャートはＬＶ処理中にＡＦ処理を含む場合について説明している。

本フローチャートは、撮像装置１００がＬＶモードに入ると開始される。ＬＶモードは、例えば、ユーザによる撮像装置１００の電源ONやＬＶを用いた撮影モードの選択により開始される。

まず、本フローチャートのステップＳ１０１では、撮像装置１００のＬＶ駆動設定の確認が行われる。具体的には、ＬＶ画像を拡大して詳細を確認する動作や、測距枠の位置を変更する動作等が行われたかを確認して反映する。

次にステップＳ１０２では、ＰＬＬ回路ブロック１３５のパワマネ可否についての判定が行われる。パワマネ可否判定について詳しくは後述する。

次にステップＳ１０３では、前段ステップにおける判定結果に基づいて分岐する。すなわち、ＰＬＬ回路ブロック１３５がパワマネ可との判定結果であった場合には、ステップＳ１０４に進む。一方、ＰＬＬ回路ブロック１３５がパワマネ不可との判定結果であった場合には、ステップＳ１０６に進む。

ステップＳ１０４では、ＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬが算出される。上述したように、具体的には、ＤＳＰ１４０がフレーム転送休止期間Ｔｏｆｆ＿ＦｔとＰＬＬ安定化期間Ｔｓｔｂ＿ＰＬＬとから算出する。

次にステップＳ１０５では、パワマネありＬＶ処理ループが実行される。この処理ループについて詳しくは後述する。パワマネありＬＶ処理ループが終了すると、ステップＳ１０７に進む。

一方、ステップＳ１０６では、公知のパワマネなしＬＶ処理ループが実行される。パワマネなしＬＶ処理ループが終了すると、ステップＳ１０７に進む。

次にステップＳ１０７では、撮像装置１００のＬＶモードが終了するかどうかの判定が行われる。ＬＶモードが終了するケースとしては、例えば、ユーザによる撮像装置１００の電源OFFやＬＶを用いないスチル撮影モードの選択、メニュー画面等への移行がある。撮像装置１００のＬＶモードが終了せず継続する場合には、ステップＳ１０２に戻り、そこで再度ＰＬＬ回路ブロック１３のパワマネ可否についての判定を行う。一方、撮像装置１００のＬＶモードが終了する場合には、そのまま本フローチャートは終了する。

次に、上述した全体フローのパワマネ可否判定ステップＳ１０２について詳しく説明する。図５はパワマネ可否判定の流れを説明するフローチャートの一例である。

図４のパワマネ可否判定Ｓ１０２が開始されると、まずステップＳ２０１では、ＤＳＰ１４０がパワマネ期間Ｔｏｆｆ＿ＰＬＬを算出する。上述したように、本実施例においてこのパワマネ期間Ｔｏｆｆ＿ＰＬＬは、フレーム転送とＡＦ処理のいずれの処理が遅く完了するかに応じて計算式が異なる。そのため、ＤＳＰ１４０は、まず、いずれの処理が遅く完了するのかについて判定を行う。

具体的には、ＤＳＰ１４０は、フレーム転送期間Ｔｏｎ＿Ｆｔと、ＡＦ処理待機期間Ｔｏｆｆ＿ＡＦとＡＦ処理期間Ｔｏｎ＿ＡＦとの合計の長さとを比較する。その結果、フレーム転送期間Ｔｏｎ＿Ｆｔの方が短ければ上記した式（１）を用い、反対に、フレーム転送期間Ｔｏｎ＿Ｆｔの方が長ければ上記した式（２）を用いてパワマネ期間Ｔｏｆｆ＿ＰＬＬの算出を行う。

次にステップＳ２０２では、前ステップで算出されたパワマネ期間Ｔｏｆｆ＿ＰＬＬが所定の期間Ｔｔｈ＿ＰＬＬよりも長いかどうかについての判定を行う。この所定期間Ｔｔｈ＿ＰＬＬは、例えば、０でもいいし、また処理の安定性を考慮した期間を設定することもできる。

判定の結果、パワマネ期間Ｔｏｆｆ＿ＰＬＬが期間Ｔｔｈ＿ＰＬＬ以上長ければ、ＤＳＰ１４０はパワマネ可能と判断し、ステップＳ２０３に進む。反対に、パワマネ期間Ｔｏｆｆ＿ＰＬＬが期間Ｔｔｈ＿ＰＬＬよりも短ければ、ＤＳＰ１４０はパワマネ不可能と判断し、ステップＳ２０４に進む。

次に、ステップＳ２０３では、前ステップの判定結果に従ってパワマネ可能フラグをＯＮにする。一方、ステップＳ２０４では、前ステップの判定結果に従ってパワマネ可能フラグをＯＦＦにする。

以上の各ステップが終了すると本フローチャートは終了し、ステップＳ１０３へ進む。

このように、ＰＬＬ回路ブロック１３５のパワマネ可否についての判定をＤＳＰ１４０が行うことにより、ＦＰＧＡ１３０との間で不要な通信を行う必要がなく、そのため発明を実施するための構成をよりシンプルにすることが可能となる。

次に、上述した全体フローのパワマネありＬＶ処理ループＳ１０５について詳しく説明する。図６はパワマネありＬＶ処理ループの流れを説明するフローチャートの一例である。図４のステップＳ１０５に進むと本フローチャートのパワマネありＬＶ処理ループが開始される。

本フローチャートのステップＳ３０１、ステップＳ３０３、ステップＳ３０４、ステップＳ３０７、ステップＳ３０８、ステップＳ３１０の各ステップは、ＤＳＰ１４０によって実行される処理である。一方、ステップＳ３０２、ステップＳ３０５、ステップＳ３０６、ステップＳ３０９の各ステップは、ＦＰＧＡ１３０によって実行される処理である。

まず、ステップＳ３０１では、ＤＳＰ１４０がＦＰＧＡ１３０に対してフレーム転送の開始を指示する。

次に、ステップＳ３０２では、ＦＰＧＡ１３０がＤＳＰ１４０からの指示を受けてフレーム転送を開始する。これにより、撮像素子１２０にて生成された画像信号１フレーム分の受信と、ＦＰＧＡ１３０内で処理された画像信号１フレーム分のＤＳＰ１４０への転送が、所定のフレームレートで行われる。ＦＰＧＡ１３０はさらに、撮像素子１２０から受信した画像信号に対するＡＦ処理を開始する。

次に、ステップＳ３０３では、ＤＳＰ１４０がＦＰＧＡ１３０から１フレーム分の受信が完了したことを検知する。これは、例えば、転送に用いる高速シリアル通信の中にフレーム転送の開始や終了を知らせる同期コードを埋め込み、受信する際にその同期コードを検知することでＤＳＰ１４０が転送開始や終了を検知する方法がある。

次に、ステップＳ３０４では、ＤＳＰ１４０が、前段のステップＳ３０３のフレーム受信完了を検知したことにより、ＰＬＬ回路ブロック１３５を復帰させるためのＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬを送信するまでに待機すべき期間、すなわち、ＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬのカウントを開始する。具体的には、ＤＳＰ１４０はフレーム転送期間Ｔｏｎ＿Ｆｔの終了からカウントを開始し、図４のステップＳ１０４において算出されたＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬが経過するまでこのカウントを継続する。

一方、ステップＳ３０５では、ＦＰＧＡ１３０がＤＳＰ１４０へのフレーム転送とＡＦ処理ブロック１３６におけるＡＦ処理がいずれも完了したことを検知する。

次に、ステップＳ３０６では、ＦＰＧＡ１３０が前段のステップＳ３０５のフレーム転送及びＡＦ処理完了を検知したことにより、ＰＬＬ回路ブロック１３５の駆動を停止する。これによりパワマネ期間Ｔｏｆｆ＿ＰＬＬに入る。

このように、パワマネ期間に入るためのＰＬＬ回路ブロック１３５の駆動停止をＦＰＧＡ１３０単独で行うことにより、ＤＳＰ１４０との間の通信が不要となり、時間のロスなく素早くパワマネ期間に入ることが可能となる。また、ＤＳＰ１４０がＦＰＧＡ１３０の停止に関与しないで済むので、ＤＳＰ１４０内の処理の遅延を防ぐことが可能となる。

一方、ステップＳ３０７では、ＤＳＰ１４０が継続していた時間経過のカウントにおいて、事前に算出しておいたＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬが経過したことを検知する。これにより、ＤＳＰ１４０は当該カウントを停止してリセットを行う。

次に、ステップＳ３０８では、ＤＳＰ１４０がＰＬＬ復帰トリガ待機期間Ｔｔｒｉｇ＿ＰＬＬの経過を検知したことにより、ＦＰＧＡ１３０に対してＰＬＬ回路ブロック１３５の駆動を復帰させるようＰＬＬ復帰トリガ信号Ｓｔｒｉｇ＿ＰＬＬを送信する。

このように、ＰＬＬ回路ブロック１３５の復帰を命令するトリガ信号をＤＳＰ１４０から送信することにより、モード切替等で割り込み処理が発生した場合などにＤＳＰ１４０が次フレームの転送不要と判断することができ、ＦＰＧＡ１３０において復帰判断を行う場合に比べＰＬＬ回路ブロック１３５のよりきめ細やかな停止制御が可能となる。

一方、ステップＳ３０９では、ＦＰＧＡ１３０がＤＳＰ１４０からのＰＬＬ回路ブロック１３５復帰指示を受けて、ＰＬＬ回路ブロック１３５の駆動を復帰させる。これによりパワマネ期間Ｔｏｆｆ＿ＰＬＬが終了する。

次に、ステップＳ３１０では、ＤＳＰ１４０が本ＬＶループ終了の判定を行う。詳しくは、ＤＳＰ１４０は撮像素子１２０の駆動モードが変更されたか否かを検知し、駆動モードの変更が行われていた場合には本ＬＶループを終了させ、図４のステップＳ１０７に進む。一方、撮像素子１２０の駆動モード変更がされていない場合には引き続き本ループを繰り返すためにステップＳ３０１に戻り、再度各ステップを実行していく。

以上で説明したように、本発明に記載の撮像装置によれば、ＦＰＧＡにおいてＡＦ処理を行うような構成においても、ＡＦ処理に影響を与えることなくＦＰＧＡ内に設けたＰＬＬ回路ブロックを駆動停止することができ、消費電力の効率的な削減が可能となる。

１１０ 撮影光学系
１２０ 撮像素子
１３０ ＦＰＧＡ
１３１ 受信回路ブロック
１３２ 画像処理ブロック
１３３ 送信回路ブロック
１３４ メインクロック生成ブロック
１３５ ＰＬＬ回路ブロック
１３６ ＡＦ処理ブロック
１４０ ＤＳＰ
１５０ メインＣＰＵ
１６１ ユーザインターフェース
１６２ 記録媒体インターフェース
１７０ 画像表示部
１８０ レンズ制御部

Claims (3)

1. 撮像素子から受信した動画像の画像信号を所定のフレームレートで画像処理回路に高速転送可能な中間デバイスとしてＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を有する撮像装置において、
   前記ＦＰＧＡは、少なくとも、前記撮像素子と前記画像処理回路との間で画像信号の送受信を行う通信回路ブロックと、受信した画像信号に所定の画像処理を行う画像処理ブロックと、受信した画像信号を用いてオートフォーカスに関する演算処理を行うＡＦ処理ブロックと、前記通信回路ブロックと前記画像処理ブロックと前記ＡＦ処理ブロックに対して高速クロック信号を出力するＰＬＬ回路ブロックとを有し、
   前記ＦＰＧＡは、前記通信回路ブロック及び前記ＡＦ処理ブロックの駆動状況に応じて前記ＰＬＬ回路ブロックの駆動を停止し、
   前記画像処理回路は、１フレーム分の画像信号の転送完了から所定の待機期間の経過後、前記ＦＰＧＡに対して前記ＰＬＬ回路ブロックの駆動再開を指示して前記ＰＬＬ回路ブロックの駆動停止期間を終了させ、
   前記画像処理回路は、１フレーム分の画像信号の前記ＦＰＧＡへの転送開始から前記画像処理回路への転送完了までのフレーム転送期間と、前記ＡＦ処理ブロックにおける演算処理の開始から終了までのＡＦ処理期間のうち、いずれが早く終了するのかを検知し、それぞれ異なる計算式を用いて前記駆動停止期間を算出すること特徴とする撮像装置。
2. 前記ＦＰＧＡは、前記通信回路ブロックにおける１フレーム分の画像信号の転送処理と、前記ＡＦ処理ブロックにおけるＡＦ処理とがいずれも完了していることを検知することで前記ＰＬＬ回路ブロックの駆動を停止することを特徴とする請求項１に記載の撮像装置。
3. 前記画像処理回路は、前記待機期間として、少なくとも、１フレーム分の画像信号の前記画像処理回路への転送完了から次フレームの画像信号の前記ＦＰＧＡへの転送開始までのフレーム転送休止期間と、前記ＰＬＬ回路ブロックの安定化に要する期間とに基づいて算出されることを特徴とする請求項１又は２に記載の画像処理装置。

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