JP2014067807A - 窒化物系化合物半導体素子およびその製造方法 - Google Patents

窒化物系化合物半導体素子およびその製造方法 Download PDF

Info

Publication number
JP2014067807A
JP2014067807A JP2012210942A JP2012210942A JP2014067807A JP 2014067807 A JP2014067807 A JP 2014067807A JP 2012210942 A JP2012210942 A JP 2012210942A JP 2012210942 A JP2012210942 A JP 2012210942A JP 2014067807 A JP2014067807 A JP 2014067807A
Authority
JP
Japan
Prior art keywords
layer
nitride
compound semiconductor
oxygen
based compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012210942A
Other languages
English (en)
Other versions
JP5667136B2 (ja
Inventor
Takuya Furukawa
拓也 古川
Tatsushi Shinagawa
達志 品川
Masayuki Iwami
正之 岩見
Kazuyuki Umeno
和行 梅野
Sadahiro Kato
禎宏 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Power Device Research Association
Original Assignee
Advanced Power Device Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Power Device Research Association filed Critical Advanced Power Device Research Association
Priority to JP2012210942A priority Critical patent/JP5667136B2/ja
Priority to US13/938,653 priority patent/US8884393B2/en
Priority to CN201310288724.6A priority patent/CN103681832A/zh
Publication of JP2014067807A publication Critical patent/JP2014067807A/ja
Application granted granted Critical
Publication of JP5667136B2 publication Critical patent/JP5667136B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】電流リークが抑制された窒化物系化合物半導体素子およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成され、窒化物系化合物半導体からなる第1層と、前記第1層よりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体からなる第2層とが積層された複合層を複数層含むバッファ層と、前記バッファ層上に形成された半導体動作層と、前記半導体動作層上に形成された複数の電極と、を備え、前記第2層の少なくとも一つは酸素が添加されている窒化物系化合物半導体素子。
【選択図】図1

Description

本発明は、窒化物系化合物半導体素子およびその製造方法に関するものである。
III−V族窒化物系化合物(化学式:AlxInyGa1-x-yAsuv1-u-v(ただし、0≦x≦1、0≦y≦1、x+y≦1、0≦u≦1、0≦v≦1、u+v<1))に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばAlGaN/GaNヘテロ構造を有する電界効果トランジスタ(Field Effect Transistor:FET)は、ピエゾ効果によって、界面に2次元電子ガスが発生している。この2次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、AlGaN/GaNヘテロ構造を用いたヘテロ接合(Heterojunction)FET(HFET)は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。したがって、これらの窒化物系化合物半導体を用いて形成したインバータ回路などの集積回路は、いままで使用できなかったような高温環境下、高電圧下でのアプリケーションが期待される(たとえば、特許文献1参照)。
特開2009−289956号公報
上述したように、窒化物系化合物半導体素子には、高電圧を印加する用途が期待されている。しかしながら、窒化物系化合物素子に高電圧を印加した場合に、素子が劣化して電流リークが発生し、かつリーク電流が経時的に増大してしまう場合があるという問題がある。
本発明は、上記に鑑みてなされたものであって、電流リークが抑制された窒化物系化合物半導体素子およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る窒化物系化合物半導体素子は、基板と、前記基板上に形成され、窒化物系化合物半導体からなる第1層と、前記第1層よりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体からなる第2層とが積層された複合層を複数層含むバッファ層と、前記バッファ層上に形成された半導体動作層と、前記半導体動作層上に形成された複数の電極と、を備え、前記第2層の少なくとも一つは酸素が添加されていることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、前記第1層はGaNからなり、前記第2層はAlNからなることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、前記第2層の酸素濃度は1×1019cm−3以上であることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、前記第2層の酸素濃度は1×1020cm−3より小さいことを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、少なくとも前記電極間に電圧を印加したときに最も高い電圧が掛かる前記複合層の第2層には酸素が添加されていることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、前記複合層のうち少なくとも1つにおける前記第1層の前記第2層との界面には2次元電子ガスが発生していることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、前記2次元電子ガスが発生している複合層のうち最も前記半導体動作層に近い位置にある前記複合層の第2層には酸素が添加されていることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子は、上記発明において、電界効果トランジスタまたはショットキーバリアダイオードであることを特徴とする。
また、本発明に係る窒化物系化合物半導体素子の製造方法は、基板上に、窒化物系化合物半導体からなる第1層と前記第1層よりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体からなる第2層とが積層された複合層を複数層含むバッファ層を形成する工程と、前記バッファ層上に半導体動作層を形成する工程と、前記半導体動作層上に複数の電極を形成する工程と、を含み、前記バッファ層を形成する工程は、前記第2層の少なくとも1層に酸素を添加する工程を含むことを特徴とする。
また、本発明に係る窒化物系化合物半導体素子の製造方法は、上記の発明において、前記バッファ層を形成する工程は、MOCVD法により前記第1層と前記第2層を形成し、該MOCVD法にてエピタキシャル成長させる際に用いる原料ガスに、酸素ガスおよび酸素を含むガスの少なくとも一方を混合することによって、前記第2層の少なくとも1層に酸素を添加する工程を含むことを特徴とする。
本発明によれば、電流リークが抑制された窒化物系化合物半導体素子を実現できるという効果を奏する。
図1は、実施の形態1に係る窒化物系化合物半導体素子であるSBDの模式的な断面図である。 図2は、図1に示すSBDの上面図である。 図3は、図1に示すSBDのバッファ層の構成を説明する図である。 図4は、第2層の酸素濃度とリーク電流との関係を示す図である。 図5は、図4に示す第2層の酸素濃度とリーク電流との関係のグラフを示す図である。 図6は、電流コラプス量の測定を説明する図である。 図7は、第2層の酸素濃度とリーク増大比またはコラプス量との関係を示す図である。 図8は、図7に示す第2層の酸素濃度とリーク増大比との関係のグラフを示す図である。 図9は、図7に示す第2層の酸素濃度とコラプス量との関係のグラフを示す図である。 図10は、実施の形態2に係るSBDの模式的な断面図である。 図11は、図10に示すSBDのバッファ層の構成を説明する図である。
以下に、図面を参照して本発明に係る窒化物系化合物半導体素子の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。また、図面は模式的なものであり、各層の厚さや厚さの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
(実施の形態1)
図1は、本発明の実施の形態1に係る窒化物系化合物半導体素子であるショットキーバリアダイオード(Schottky Barrier Diode:SBD)の模式的な断面図である。図2は、図1に示すSBDの上面図である。
このSBD100は、主表面が(111)面のシリコンからなる基板10と、基板10上に順次形成された、AlNからなる介在層20、バッファ層30、GaNからなる電子走行層40、およびAlGaNからなる電子供給層50と、電子供給層50上に形成されたショットキー電極であるアノード電極60およびオーミック電極であるカソード電極70と、を備えている。アノード電極60はたとえば直径160μmの丸型電極であり、カソード電極70はアノード電極60を囲むように形成されている。アノード電極60とカソード電極70との間隔はたとえば10μmである。
電子走行層40と電子供給層50とは半導体動作層を構成している。電子走行層40と電子供給層50で構成されるAlGaN/GaN構造の界面近傍の電子走行層40には2次元電子ガスが発生している。この2次元電子ガスはアノード電極60とカソード電極70との間の電流経路となる。
図3は、図1に示すSBD100のバッファ層30の構成を説明する図である。図3に示すように、バッファ層30は、複数の複合層31、32、33、34、35、36を含んでいる。複合層31は、窒化物系化合物半導体であるGaNからなる第1層31aと、GaNよりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体であるAlNからなる第2層31bとが積層して構成されている。同様に、他の複合層31〜36も、それぞれ、GaNからなる第1層31a〜36aと、AlNからなる第2層31b〜36bとが積層して構成されている。
なお、基板10を構成するシリコンは、格子定数が0.384nmであり、熱膨張係数が3.59×10−6/Kである。一方、第1層31a〜36aを構成するGaNは、格子定数が0.3189nmであってシリコンよりも小さく、膨張係数が5.59×10−6/Kであってシリコンよりも大きい。一方、第2層31b〜36bを構成するAlNは、格子定数が0.3112nmであり、熱膨張係数が4.2×10−6/Kである。
ここで、バッファ層30のAlNからなる第2層31b〜36bには、それぞれ酸素が添加されている。これによって以下の効果が得られ、その結果として電流リークが低減される。さらに、SBD100に長時間通電を行った場合の素子の経時的劣化(リーク電流の経時的な増大)が抑制される。また、これとともに、電流コラプスの発生およびその経時的な増大も抑制される。
まず、AlNからなる第2層31b〜36bに酸素が添加されることによって、第2層31b〜36b中に酸窒化アルミニウム(AlON)が形成される。アルミニウムについては、酸化物(Al)のバンドギャップは8.7eVであり、窒化物(AlN)のバンドギャップである6.3eVよりも高い。したがって、AlONの形成によって第2層31b〜36bが高抵抗化される。ここでAlN結晶は、GaN結晶と比べて表面が平滑に成長せず、表面にVピットが形成される場合があり、リークパスが形成されやすい。これに対して、第2層31b〜36bにAlONが形成された高抵抗化された場合は、リークが低減される。これによって、SBD100に高電圧を印加した場合に、バッファ層30において、酸素を添加しない場合よりも第2層31b〜36bへの電圧分担を大きくできるので、第1層31a〜36aへの電圧分担を軽減できる。
また、バッファ層30中の第1層31a〜36aと第2層31b〜36bとによって形成されるAlN/GaN構造の界面にも2次元電子ガスが発生している。このため、SBD100の電極間に高電圧を印加した場合に、半導体動作層に近い位置にある2次元電子ガスが等電位面を形成し、この等電位面で電界が終端し、それ以上は下方(基板側)には電界が伸びない場合がある。このとき半導体動作層に設計以上の高電圧が掛かって素子の劣化の原因となり得る。これに対して、第2層31b〜36bに酸素が添加された場合は、アルミニウムサイトに酸素が置換したOAlのアクセプタ準位が発生してAlN/GaN界面に発生する2次元電子ガスが補償される。これによってバッファ層30中の2次元電子ガスの濃度が低減する。その結果、電界がバッファ層30中に十分に伸びることとなり、半導体動作層への電圧負担が軽減される。
つぎに、図1に示す構成を有し、第2層31b〜36bに様々な濃度で酸素を添加したSBDを有機金属気相成長(MOCVD)法を用いて作製し、その電気的特性を測定した。酸素の添加は、第2層31b〜36bをMOCVD法にてエピタキシャル成長させる際に用いる原料ガス(アンモニア(NH)とトリメチルアルミニウム(TMAl)のガス)に酸素ガスを混合することによって行った。また、作製したSBDの構成は以下の通りである。
基板10:厚さ1mm。AlNからなる介在層20:厚さ40nm。バッファ層30のGaNからなる第1層31a〜36a:厚さがそれぞれ280nm、320nm、370nm、450nm、550nm、700nm。AlNからなる第2層31b〜36b:厚さはいずれも48nm。GaNからなる電子走行層40:厚さ1100nm。電子供給層50:組成Al0.25Ga0.75N、厚さ25nm。アノード電極60:Ti/Al構造、直径160μm。カソード電極70:Ni/Au構造。アノード電極60とカソード電極70との間隔:10μm。
作製したSBDは、厚さ300nmのSiOのパッシベーション膜を全体に形成した。そして、電極および基板裏面のプロービング部に対応するパッシベーション膜のみをフッ酸で除去して開口部を形成し、そこに図1にプローブ針P1、P2、P3で示すようにプローブ針を接触させて測定を行った。
はじめに、作製したSBDに対してリーク電流を測定した。測定は、室温、暗中にて2端子測定にて行った。SBDのアノード電極とカソード電極との間に、アノード電極側が負の電圧、カソード電極側が正の電圧となるように400Vの電圧を印加して、素子の横方向のリーク電流を測定した。一方、SBDのアノード電極と基板との間に、アノード電極側が負の電圧、基板側が正の電圧となるように400Vの電圧を印加して、素子の縦方向のリーク電流を測定した。
図4は、第2層の酸素濃度とリーク電流との関係を示す図である。図5は、図4に示す第2層の酸素濃度とリーク電流との関係のグラフを示す図である。図4、5に示すように、第2層の酸素濃度の増加にしたがって、リーク電流が減少した。特に縦方向においてリーク電流の減少が顕著であった。
続いて、SBDに長時間通電を行った後の横方向のリーク電流の増加量を測定した。測定は上記と同様に、暗中にて2端子測定にて行い、基板とアノードを接地し、カソードに400V印加した。ただし、SBDを載置するステージの温度を175℃とした。また、通電時間は10時間とした。通電前のリーク電流に対する通電後のリーク電流の比をリーク増大比と定義する。
一方、上記の長期通電実験を行ったものとは別のSBDについて、電流コラプス量を測定した。測定は、室温、暗中にて、アノード電極と基板とを同電位に接続し、3端子測定にて行った。また、図6に示すように、まず順方向に時間T1だけ電圧を印加してオン抵抗(Ron,before)を測定し、次に時間T2(10秒)だけ600Vの逆方向電圧ストレスを印加して、その後再び順方向に時間T3だけ電圧を印加してオン抵抗(Ron,after)を測定した。なお、オン抵抗(Ron,beforeおよびRon,after)の測定においては、順方向電流が流れ始める電圧(しきい値)後の電流値が電圧に対して線形である電流領域まで(10mAまで)の測定とした。そして、Ron,after/Ron,beforeで定義されるコラプス量を算出した。
図7は、第2層の酸素濃度とリーク増大比またはコラプス量との関係を示す図である。図8は、図7に示す第2層の酸素濃度とリーク増大比との関係のグラフを示す図である。図9は、図7に示す第2層の酸素濃度とコラプス量との関係のグラフを示す図である。
図7、8に示すように、第2層の酸素濃度の増加にしたがって、リーク増大比が減少し、長期通電によるリーク電流の増加が抑制された。特に、酸素濃度が1×1019cm−3以上ではリーク増大比は1または1に近い値となり、長期通電によってリーク電流の増加が殆どなかった。
また、図7、9に示すように、第2層への酸素の添加によってコラプス量は殆ど1となり、逆方向電圧ストレスによる電流コラプスは殆ど発生しなかった。ただし、酸素濃度が1×1020cm−3以上では、酸素濃度の増大にしたがってコラプス量が増大した。したがって、酸素濃度としては1×1020cm−3より小さいことが好ましい。
つぎに、上記の電流コラプスの測定時と同様に、アノード電極と基板とを同電位に接続し、600Vの逆方向電圧ストレスを印加した場合のSBDにおける電界強度を計算した。なお、計算に用いたSBDの構成は以下の通りである。
基板10:厚さ1mm。AlNからなる介在層20:厚さ40nm。バッファ層30のGaNからなる第1層31a〜36a:厚さがそれぞれ280nm、320nm、370nm、550nm、650nm、800nm。AlNからなる第2層31b〜36b:厚さはいずれも48nm。GaNからなる電子走行層40:厚さ2200nm。電子供給層50:組成Al0.25Ga0.75N、厚さ25nm。アノード電極60:Ti/Al構造、直径160μm。カソード電極70:Ni/Au構造。アノード電極60とカソード電極70との間隔:10μm。このとき、バッファ層30の厚さは約3.3μmとなる。また、バッファ層の炭素濃度は1×1019cm−3程度となるように形成している。
計算の結果、カソード電極70と、半導体動作層に最も近い位置にある複合層36中のAlN/GaN界面(2次元電子ガスが発生している界面)との間のカソード電極70直下での電位差は375Vであり、電界は約1.7MV/cmであった。複合層36中のAlN/GaN界面と、基板10との電位差は225Vであり、電界は約0.7MV/cmであった。複合層36中のAlN/GaN界面と、アノード電極60とのアノード電極60直下での電位差は225Vであり、電界は約1.0MV/cmであった。
このように、半導体動作層に最も近い位置にある複合層36の第1層36aと第2層36bとの間のAlN/GaN界面(2次元電子ガスが発生している界面)に最も高電界が掛かる。したがって、少なくとも半導体動作層に最も近い位置にある第2層36bに酸素を添加し、リークパスを低減して電圧分担を大きくすることが効果的である。
実施の形態1のSBD100の構造では、横方向のリーク電流は、電子走行層40の厚さに依存し、縦方向のリーク電流は、バッファ層30内の電界に依存する。また、素子の構造によっては、半導体動作層に最も近い位置にある複合層以外の複合層に最も高電界が掛かる場合がある。その場合は、少なくとも最も高電界が掛かる複合層の第2層に酸素を添加し、リークパスを低減して電圧分担を大きくすることが好ましい。
(実施の形態2)
図10は、本発明の実施の形態2に係る窒化物系化合物半導体素子であるSBDの模式的な断面図である。図11は、図10に示すSBDのバッファ層80の構成を説明する図である。
このSBD200は、図1に示す実施の形態1に係るSBD100において、バッファ層30をバッファ層80に置き換えた構成を有する。バッファ層80は、複数の複合層81を含んでいる。複合層81は、窒化物系化合物半導体であるGaNからなる第1層81aと、GaNよりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体であるAlNからなる第2層81bとが積層して構成されている。複合層の数はたとえば84である。
なお、第1層81aおよび第2層81bの厚さは、第1層81aと第2層81bとの間のAlGaN/GaN界面に2次元電子ガスが発生しない厚さに設定されている。たとえば、第1層81aおよび第2層81bの厚さは、それぞれ20nm、5nmである。
バッファ層80のAlNからなる第2層81bには、それぞれ酸素が添加されている。これによって、実施の形態1の場合と同様に、電流リークが低減される。さらに、SBD200に長時間通電を行った場合の素子の経時的劣化が抑制される。また、これとともに、電流コラプスの発生およびその経時的な増大も抑制される。
なお、実施の形態1の場合と同様に、第2層81bの酸素濃度としては、1×1019cm−3以上が好ましく、1×1020cm−3より小さいことが好ましい。
つぎに、上記の実施の形態1に対する電流コラプスの測定時と同様に、アノード電極と基板とを同電位に接続し、600Vの逆方向電圧ストレスを印加した場合のSBDにおける電界強度を計算した。なお、計算に用いたSBDの構成は以下の通りである。
基板10:厚さ1mm。AlNからなる介在層20:厚さ40nm。バッファ層80のGaNからなる第1層81a:厚さ20nm。AlNからなる第2層81b:厚さ5nm。複合層81の数:84。GaNからなる電子走行層40:厚さ2200nm。電子供給層50:組成Al0.25Ga0.75N、厚さ25nm。アノード電極60:Ti/Al構造、直径160μm。カソード電極70:Ni/Au構造。アノード電極60とカソード電極70との間隔:10μm。このとき、バッファ層80の厚さは約2.1μmとなる。また、バッファ層の炭素濃度は1×1019cm−3程度となるように形成している。
計算の結果、カソード電極70と、バッファ層80の上端との間のカソード電極70直下での電位差は320Vであり、電界は約1.5MV/cmであった。カソード電極70直下での、バッファ層80の上端と厚さ方向中央部との間の電位差は160Vであり、電界は約1.5MV/cmであった。カソード電極70直下での、バッファ層80の厚さ方向中央部と基板10との間の電位差は120Vであり、電界は約1.1MV/cmであった。アノード電極60直下での、バッファ層80の厚さ方向中央部と上端との間の電位差は40Vであり、電界は約0.4MV/cmであった。バッファ層80の上端とアノード電極60との間のアノード電極60直下での電位差は80Vであり、電界は約0.4MV/cmであった。
実施の形態2のSBD200の構造では、バッファ層80の厚さ方向中央から表面側の近傍にかけて最も高電界が掛かる。したがって、少なくともバッファ層80の厚さ方向中央部近傍に位置する第2層81bに酸素を添加し、リークパスを低減して電圧分担を大きくすることが効果的である。
また、横方向のリーク電流は、電子走行層40の厚さとバッファ層80の厚さの1/2との合計値に依存し、縦方向のリーク電流は、バッファ層80の厚さ方向中央部よりも下側(基板側)の電界に依存する。なお、素子の構造によっては、バッファ層80の厚さ方向中央部以外の位置に最も高電界が掛かる場合がある。その場合は、少なくとも最も高電界が掛かる複合層の第2層81bに酸素を添加し、リークパスを低減して電圧分担を大きくすることが効果的である。
なお、上記実施の形態では、複合層の第1層がGaNからなり、第2層がAlNからなるが、第1層が窒化物系化合物半導体からなり、第2層が、第1層よりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体からなるものであれば、特に限定はされない。たとえば、第1層がAlGa1−xN(0≦x<1)からなるものであり、第2層がAlGa1−yN(0<x<y≦1)からなるものでもよい。バッファ層に含まれる複合層の数も特に限定はされない。また、電子走行層、電子供給層についても、電子走行層が窒化物系化合物半導体からなり、電子供給層が電子走行層よりも格子定数が小さい窒化物系化合物半導体からなり、界面に2次元電子ガスが発生するものであれば、その組成は特に限定されない。
また、上記実施の形態では、第2層をMOCVD法にてエピタキシャル成長させる際に用いる原料ガスに酸素ガスを混合することによって酸素の添加を行った。しかしながら、酸素を添加するためのガスは酸素ガスに限らず、NOや、NOなど、酸素を含むガスや、酸素ガスと酸素を含むガスとの両方を用いても良い。その他に、イオン注入により酸素を添加する方法や、MOCVD法において酸素濃度が高いAl原料(例えばトリメチルアルミニウム)を用いる方法でも良い。ただし、原料ガスに酸素ガスおよび酸素を含むガスの少なくとも一方を混合することによって酸素の添加を行う方法の方が、イオン注入によるダメージを残すことなく、十分な酸素濃度で添加でき、また通常のMOCVDによる結晶成長工程のみで酸素を添加することができるので、効果的にリーク電流を低減するためには最も好ましい。
また、上記実施の形態では、窒化物系化合物半導体素子がSBDであるが、素子の種類は特に限定されず、電子供給層上に形成する電極がソース電極、ゲート電極、ドレイン電極である電界効果トランジスタでもよい。また、半導体動作層の構造もAlGaN/GaN構造に限定されず、単層構造でもよいし、MOS構造、リサーフ構造、フィールドプレート構造等としてもよい。
また、上記実施の形態では、第2層の厚さや酸素濃度は各複合層で同一であるが、異なる厚さまたは酸素濃度でもよい。また、酸素が添加されていない第2層があってもよい。
また、第1層と第2層との間に、第1層のAl組成から第2層のAl組成までAl組成が徐々に変化する組成傾斜層を介挿させて、第1層と第2層との間で発生しうる転位を低減してもよい。このような組成傾斜層は半導体動作層の近傍で介挿することが好ましい。
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
10 基板
20 介在層
30、80 バッファ層
31、32、33、34、35、36、81 複合層
31a、32a、33a、34a、35a、36a、81a 第1層
31b、32b、33b、34b、35b、36b、81b 第2層
40 電子走行層
50 電子供給層
60 アノード電極
70 カソード電極
P1、P2、P3 プローブ針
T1、T2、T3 時間

Claims (10)

  1. 基板と、
    前記基板上に形成され、窒化物系化合物半導体からなる第1層と、前記第1層よりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体からなる第2層とが積層された複合層を複数層含むバッファ層と、
    前記バッファ層上に形成された半導体動作層と、
    前記半導体動作層上に形成された複数の電極と、
    を備え、前記第2層の少なくとも一つは酸素が添加されていることを特徴とする窒化物系化合物半導体素子。
  2. 前記第1層はGaNからなり、前記第2層はAlNからなることを特徴とする請求項1に記載の窒化物系化合物半導体素子。
  3. 前記第2層の酸素濃度は1×1019cm−3以上であることを特徴とする請求項1または2に記載の窒化物系化合物半導体素子。
  4. 前記第2層の酸素濃度は1×1020cm−3より小さいことを特徴とする請求項1〜3のいずれか一つに記載の窒化物系化合物半導体素子。
  5. 少なくとも前記電極間に電圧を印加したときに最も高い電圧が掛かる前記複合層の第2層には酸素が添加されていることを特徴とする請求項1〜4のいずれか一つに記載の窒化物系化合物半導体素子。
  6. 前記複合層のうち少なくとも1つにおける前記第1層の前記第2層との界面には2次元電子ガスが発生していることを特徴とする請求項1〜5のいずれか一つに記載の窒化物系化合物半導体素子。
  7. 前記2次元電子ガスが発生している複合層のうち最も前記半導体動作層に近い位置にある前記複合層の第2層には酸素が添加されていることを特徴とする請求項6に記載の窒化物系化合物半導体素子。
  8. 電界効果トランジスタまたはショットキーバリアダイオードであることを特徴とする請求項1〜7のいずれか一つに記載の窒化物系化合物半導体素子。
  9. 基板上に、窒化物系化合物半導体からなる第1層と前記第1層よりも格子定数が小さく、アルミニウムを含む窒化物系化合物半導体からなる第2層とが積層された複合層を複数層含むバッファ層を形成する工程と、
    前記バッファ層上に半導体動作層を形成する工程と、
    前記半導体動作層上に複数の電極を形成する工程と、を含み、
    前記バッファ層を形成する工程は、前記第2層の少なくとも1層に酸素を添加する工程を含むことを特徴とする窒化物系化合物半導体素子の製造方法。
  10. 前記バッファ層を形成する工程は、MOCVD法により前記第1層と前記第2層を形成し、該MOCVD法にてエピタキシャル成長させる際に用いる原料ガスに、酸素ガスおよび酸素を含むガスの少なくとも一方を混合することによって、前記第2層の少なくとも1層に酸素を添加する工程を含むことを特徴とする請求項9に記載の窒化物系化合物半導体素子の製造方法。
JP2012210942A 2012-09-25 2012-09-25 窒化物系化合物半導体素子およびその製造方法 Active JP5667136B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012210942A JP5667136B2 (ja) 2012-09-25 2012-09-25 窒化物系化合物半導体素子およびその製造方法
US13/938,653 US8884393B2 (en) 2012-09-25 2013-07-10 Nitride compound semiconductor device and manufacturing method thereof
CN201310288724.6A CN103681832A (zh) 2012-09-25 2013-07-10 氮化物系化合物半导体元件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012210942A JP5667136B2 (ja) 2012-09-25 2012-09-25 窒化物系化合物半導体素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP2014067807A true JP2014067807A (ja) 2014-04-17
JP5667136B2 JP5667136B2 (ja) 2015-02-12

Family

ID=50318784

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012210942A Active JP5667136B2 (ja) 2012-09-25 2012-09-25 窒化物系化合物半導体素子およびその製造方法

Country Status (3)

Country Link
US (1) US8884393B2 (ja)
JP (1) JP5667136B2 (ja)
CN (1) CN103681832A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100471A (ja) * 2014-11-21 2016-05-30 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2021024670A1 (ja) * 2019-08-08 2021-02-11 住友化学株式会社 窒化物半導体基板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336579B (zh) * 2015-09-29 2018-07-10 安徽三安光电有限公司 一种半导体元件及其制备方法
CN108428619A (zh) * 2018-03-16 2018-08-21 英诺赛科(珠海)科技有限公司 氮化物外延层及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5011A (en) * 1847-03-13 V boring-machine
US9020A (en) * 1852-06-15 Improved machine for peaking sheet-metal tubes
JP2005158889A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP2008159621A (ja) * 2006-12-20 2008-07-10 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2009289956A (ja) * 2008-05-29 2009-12-10 Furukawa Electric Co Ltd:The 半導体電子デバイス

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786550B2 (en) * 2003-03-06 2010-08-31 Panasonic Corporation P-type semiconductor and semiconductor hetero material and manufacturing methods thereof
JP5624940B2 (ja) * 2011-05-17 2014-11-12 古河電気工業株式会社 半導体素子及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5011A (en) * 1847-03-13 V boring-machine
US9020A (en) * 1852-06-15 Improved machine for peaking sheet-metal tubes
JP2005158889A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP2008159621A (ja) * 2006-12-20 2008-07-10 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2009289956A (ja) * 2008-05-29 2009-12-10 Furukawa Electric Co Ltd:The 半導体電子デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100471A (ja) * 2014-11-21 2016-05-30 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2021024670A1 (ja) * 2019-08-08 2021-02-11 住友化学株式会社 窒化物半導体基板

Also Published As

Publication number Publication date
US20140084298A1 (en) 2014-03-27
JP5667136B2 (ja) 2015-02-12
CN103681832A (zh) 2014-03-26
US8884393B2 (en) 2014-11-11

Similar Documents

Publication Publication Date Title
JP5634681B2 (ja) 半導体素子
JP6511645B2 (ja) 窒化物半導体デバイス
JP5810293B2 (ja) 窒化物半導体装置
US8519439B2 (en) Nitride semiconductor element with N-face semiconductor crystal layer
JP5654884B2 (ja) 窒化物半導体装置の製造方法
US20110227132A1 (en) Field-effect transistor
JP6591169B2 (ja) 半導体装置及びその製造方法
JP2007035905A (ja) 窒化物半導体素子
US8816399B2 (en) Semiconductor device
JP2013235873A (ja) 半導体装置およびその製造方法
JP2010182750A (ja) Iii−v族化合物半導体素子
JP2011009493A (ja) 半導体装置およびその製造方法
US9484429B2 (en) High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same
JP5667136B2 (ja) 窒化物系化合物半導体素子およびその製造方法
JP2016134564A (ja) 半導体装置
JP5064808B2 (ja) 半導体電子デバイス
JP2007123824A (ja) Iii族窒化物系化合物半導体を用いた電子装置
US10373833B2 (en) Semiconductor device and method for manufacturing the same
JP5605353B2 (ja) Mis型半導体装置およびその製造方法
JP2015106627A (ja) 半導体積層基板
JP6594272B2 (ja) 半導体装置及びその製造方法
JP2018160668A (ja) 窒化物半導体装置
JP2019033122A (ja) 化合物半導体装置、化合物半導体装置の製造方法、電源装置、及び高周波増幅器
JP5697046B2 (ja) 高移動度電界効果トランジスタ
JP5605354B2 (ja) Mis型半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140826

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141023

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141024

TRDD Decision of grant or rejection written
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20141024

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141211

R151 Written notification of patent or utility model registration

Ref document number: 5667136

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350