JP2014036150A - Method of manufacturing electronic component - Google Patents
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Abstract
Description
本発明は、電子部品の製造方法に関し、より特定的には、複数の絶縁体層及び導体層が積層されてなる積層体を有する電子部品の製造方法に関する。 The present invention relates to a method for manufacturing an electronic component, and more specifically, to a method for manufacturing an electronic component having a laminate in which a plurality of insulator layers and conductor layers are laminated.
従来の電子部品の製造方法としては、例えば、特許文献1に記載の電子部品の製造方法が知られている。以下に、特許文献1に記載の電子部品の製造方法について説明する。図6は、特許文献1に記載のマザー積層体500の分解斜視図である。また、マザー積層体500の積層方向をz軸方向と定義し、z軸方向から平面視したときの各辺に沿った方向をx軸方向及びy軸方向と定義する。
As a conventional method for manufacturing an electronic component, for example, a method for manufacturing an electronic component described in
マザー積層体500は、電子部品の積層体がマトリクス状に配列されて構成されており、図6に示すように、マザー絶縁体層516a〜516g、コイル導体層518a〜518f、ダミー導体層522a〜522f、カットマーク520a〜520c及びビアホール導体(図示せず)により構成されている。マザー絶縁体層516a〜516gは、大判の磁性体シートである。
The mother laminated
カットマーク520a〜520cは、マザー絶縁体層516a上に等間隔に配置されている丸型の導体層である。コイル導体層518a〜518fはそれぞれ、マザー絶縁体層516b〜516g上にマトリクス状に配列されている。なお、コイル導体層518a〜518fは、z軸方向から平面視したときに、カットマーク520a〜520cと重ならない位置に設けられている。また、コイル導体層518a〜518gは、図示しないビアホール導体によりz軸方向に隣り合うもの同士で接続され、螺旋状のコイルを構成している。ダミー導体層522a〜522fは、マザー絶縁体層516b〜516g上において、z軸方向から平面視したときに、カットマーク520a〜520cと重なる位置に設けられている。
The cut marks 520a to 520c are round conductor layers arranged at equal intervals on the mother insulator layer 516a. The coil conductor layers 518a to 518f are arranged in a matrix on the
以上のようなマザー絶縁体層516a〜516gを圧着することにより、未焼成のマザー積層体500を得る。次に、未焼成のマザー積層体500を、図6の点線に示すカットラインに沿ってカットすることにより、複数の未焼成の積層体を得る。この際、カメラでマザー積層体500のz軸方向の正方向側の主面を撮像し、画像認識によりカットマーク520a〜520cの位置を識別する。そして、識別したカットマーク520a〜520cの位置を基準として、点線に示すカットラインを決定し、マザー積層体500をカットする。この後、複数の未焼成の積層体を焼成し、外部電極を形成することによって、電子部品が得られる。
By bonding the mother insulator layers 516a to 516g as described above, an
以上の特許文献1に記載の電子部品の製造方法では、コイル導体層518a〜518fの存在によりマザー積層体500の上面で発生する凹凸を、ダミー導体層522a〜522fを形成することにより防止している。これにより、カットマーク520a〜520cがz軸方向の正方向側を向き、カメラによるカットマーク520a〜520cの画像認識を容易にしている。
In the method for manufacturing an electronic component described in
ところで、特許文献1に記載の電子部品の製造方法では、マザー積層体500をカットする際に、ダミー導体層522a〜522fをカットする。従って、マザー積層体500をカットした刃にはダミー導体層522a〜522fの破片が付着する。そして、ダミー導体層522a〜522fの破片が付着したカット刃で、次のマザー積層体500をカットすると、カット刃とマザー積層体500との間に、カット刃に付着したダミー導体層522a〜522fの破片が介在し、マザー積層体500をスムーズにカットできないおそれがあった。
By the way, in the manufacturing method of the electronic component described in
そこで、本発明の目的は、マザー積層体をスムーズにカットすることができる電子部品の製造方法を提供することである。 Then, the objective of this invention is providing the manufacturing method of the electronic component which can cut a mother laminated body smoothly.
本発明に係る電子部品の製造方法は、複数の絶縁体層が積層されてなる積層体であって、導体層からなる電子素子を含む積層体を有する電子部品の製造方法において、複数の前記積層体がマトリクス状に配列されてなり、かつ、主面上においてカットマークが設けられているマザー積層体を作製する第1の工程と、前記カットマークに基づいて前記マザー積層体を前記複数の積層体にカットする第2の工程と、を備え、前記第1の工程において、積層方向から平面視したときに、前記カットマークの全体と重なる形状を有し、かつ、前記マザー積層体を構成するマザー絶縁体層の層間に位置する第1の絶縁体層を形成すること、を特徴とする。 The method for manufacturing an electronic component according to the present invention is a laminate in which a plurality of insulator layers are laminated, and the method for producing an electronic component having a laminate including an electronic element made of a conductor layer includes the plurality of laminates. A first step of producing a mother laminate in which bodies are arranged in a matrix and cut marks are provided on a main surface; and the mother laminate is laminated on the basis of the cut marks. A second step of cutting into a body, and having a shape that overlaps the entire cut mark when viewed in plan from the stacking direction in the first step, and constituting the mother stacked body A first insulator layer located between the mother insulator layers is formed.
本発明によれば、マザー積層体をスムーズにカットすることができる。 According to the present invention, the mother laminate can be cut smoothly.
以下に、本発明の一実施形態に係る電子部品の製造方法について説明する。 Below, the manufacturing method of the electronic component which concerns on one Embodiment of this invention is demonstrated.
(電子部品の構成)
以下に、本発明の一実施形態に係る電子部品の製造方法により作製される電子部品の構成について図面を参照しながら説明する。図1は、本発明の一実施形態に係る電子部品の製造方法により作製される電子部品10の外観斜視図である。図2は、本発明の一実施形態に係る電子部品の製造方法により作製される電子部品10の積層体12の分解斜視図である。以下、電子部品10の積層方向をz軸方向と定義し、電子部品10の短辺に沿った方向をx軸方向と定義し、電子部品10の長辺に沿った方向をy軸方向と定義する。
(Configuration of electronic parts)
Hereinafter, a configuration of an electronic component manufactured by an electronic component manufacturing method according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is an external perspective view of an
電子部品10は、図1及び図2に示すように、積層体12、外部電極14(14a,14b)、及び、コイルL(図1には図示せず)を備えている。積層体12は、直方体状をなしており、コイルLを内蔵している。以下では、z軸方向の正方向側の面を上面と称する。
As shown in FIGS. 1 and 2, the
外部電極14a,14bはそれぞれ、積層体12に内蔵されているコイルLに接続されている。また、外部電極14aは、y軸方向の負方向側に位置する積層体12の側面に設けられている。さらに、外部電極14bは、y軸方向の正方向側に位置する積層体12の側面に設けられている。すなわち、外部電極14a,14bは、積層体12の互いに対向する側面に設けられている。
Each of the
積層体12は、図2に示すように、絶縁体層15a〜15e,16a〜16f,20a〜20fにより構成されている。絶縁体層15a〜15eはそれぞれ、長方形状をなしており、Ni−Cu−Zn系フェライトからなる1枚のシート状の磁性体層である。絶縁体層15a〜15cは、コイル導体層18a〜18fが設けられている領域よりもz軸方向の正方向側においてこの順に積層され、外層を構成している。また、絶縁体層15d,15eは、コイル導体層18a〜18fが設けられている領域よりもz軸方向の負方向側にこの順に積層され、外層を構成している。
As shown in FIG. 2, the stacked
絶縁体層20a〜20fは、図2に示すように、長方形状を成しており、Ni−Cu−Zn系フェライトからなる1枚のシート状の磁性体層である。
As shown in FIG. 2, the
コイルLは、図2に示すようにコイル導体層18a〜18f及びビアホール導体b1〜b5により構成されている。コイルLは、z軸方向に延在する軸を有しており、反時計回り方向に旋回しながらz軸方向の正方向側から負方向側に向かって進行する螺旋状を成している。 As shown in FIG. 2, the coil L includes coil conductor layers 18a to 18f and via hole conductors b1 to b5. The coil L has an axis extending in the z-axis direction, and has a spiral shape that advances from the positive side to the negative side in the z-axis direction while turning counterclockwise.
コイル導体層18は、Agを主成分とする導電性材料から成り、螺旋状のコイルLの一部を構成している。具体的には、コイル導体層18a〜18fはそれぞれ、図2に示すように、絶縁体層20a〜20fの表面上に設けられた線状導体である。なお、コイル導体層18a〜18eにおいて、反時計回り方向の上流側の端部を上流端と称し、反時計回り方向の下流側の端部を下流端と称す。
The
コイル導体層18aは、絶縁体層20aの上面に設けられ、5/8周分の長さを有している。コイル導体層18aの上流端は、絶縁体層20aのy軸方向の負方向側の辺に引き出されている。また、コイル導体層18aの下流端は、絶縁体層20aのx軸方向の負方向側の辺の中点の近傍で、ビアホール導体b1のz軸方向の正方向側の端部と接続されている。
The coil conductor layer 18a is provided on the upper surface of the
コイル導体層18bは、絶縁体層20bの上面に設けられ、7/8周分の長さを有している。コイル導体層18bの上流端は、絶縁体層20bのx軸方向の負方向側の辺の中点の近傍で、ビアホール導体b1のz軸方向の負方向側の端部と接続されている。また、コイル導体層18bの下流端は、絶縁体層20bのx軸方向の負方向側の辺とy軸方向の正方向側の辺とが成す角の近傍で、ビアホール導体b2のz軸方向の正方向側の端部に接続されている。
The
コイル導体層18cは、絶縁体層20cの上面に設けられ、7/8周分の長さを有している。コイル導体層18cの上流端は、絶縁体層20cのx軸方向の負方向側の辺とy軸方向の正方向側の辺とが成す角の近傍で、ビアホール導体b2と接続されている。また、コイル導体層18cの下流端は、絶縁体層20cのy軸方向の正方向側の辺の中点の近傍で、ビアホール導体b3のz軸方向の正方向側の端部に接続されている。
The
コイル導体層18dは、絶縁体層20dの表面に設けられ、7/8周分の長さを有している。コイル導体層18dの上流端は、絶縁体層20dのy軸方向の正方向側の辺の中点の近傍で、ビアホール導体b3のz軸方向の負方向側の端部に接続されている。また、コイル導体層18dの下流端は、絶縁体層20dのx軸方向の正方向側の辺とy軸方向の正方向側の辺とが成す角の近傍で、ビアホール導体b4のz軸方向の正方向側の端部に接続されている。
The coil conductor layer 18d is provided on the surface of the
コイル導体層18eは、絶縁体層20eの上面に設けられ、7/8周分の長さを有している。コイル導体層18eの上流端は、絶縁体層20eのx軸方向の正方向側の辺とy軸方向の正方向側の辺とが成す角の近傍で、ビアホール導体b4のz軸方向の負方向側の端部に接続されている。また、コイル導体層18eの下流端は、絶縁体層20eのx軸方向の正方向側の辺の中点の近傍で、ビアホール導体b5のz軸方向の正方向側の端部に接続されている。 The coil conductor layer 18e is provided on the upper surface of the insulator layer 20e and has a length corresponding to 7/8 rounds. The upstream end of the coil conductor layer 18e is near the angle formed by the side on the positive direction side in the x-axis direction and the side on the positive direction side in the y-axis direction of the insulator layer 20e, and is negative in the z-axis direction of the via-hole conductor b4. It is connected to the end on the direction side. Further, the downstream end of the coil conductor layer 18e is connected to the positive end of the via-hole conductor b5 in the z-axis direction in the vicinity of the midpoint of the side on the positive direction side in the x-axis direction of the insulator layer 20e. Yes.
コイル導体層18fは、絶縁体層20fの上面に設けられ、絶縁体層20fのx軸方向の正方向側の辺の中点の近傍から、y軸方向の正方向側に向かって延在している。コイル導体層18fの上流端は、絶縁体層20fのx軸方向の正方向側の辺の中点の近傍で、ビアホール導体b5のz軸方向の負方向側の端部に接続されている。また、コイル導体層18fの下流端は、絶縁体層20fのy軸方向の正方向側の辺に引き出さている。なお、コイル導体層18a〜18fは、z軸方向から平面視したときに、互いに重なりあって長方形の環状の軌道を構成している。 The coil conductor layer 18f is provided on the upper surface of the insulator layer 20f, and extends from the vicinity of the midpoint of the side of the insulator layer 20f on the positive side in the x-axis direction toward the positive side in the y-axis direction. ing. The upstream end of the coil conductor layer 18f is connected to the end of the via hole conductor b5 on the negative direction side in the z-axis direction in the vicinity of the midpoint of the side on the positive direction side in the x-axis direction of the insulator layer 20f. Further, the downstream end of the coil conductor layer 18f is drawn out to the side on the positive direction side in the y-axis direction of the insulator layer 20f. The coil conductor layers 18a to 18f overlap each other to form a rectangular annular track when viewed in plan from the z-axis direction.
ビアホール導体b1〜b5は、図2に示すように、絶縁体層20a〜20eをz軸方向に貫通しており、上述のとおりz軸方向に隣り合っているコイル導体層18a〜18fを接続している。 As shown in FIG. 2, the via-hole conductors b1 to b5 penetrate the insulator layers 20a to 20e in the z-axis direction, and connect the coil conductor layers 18a to 18f adjacent in the z-axis direction as described above. ing.
絶縁体層16a〜16fはそれぞれ、図2に示すように、絶縁体層20a〜20fの上面においてコイル導体層18a〜18f以外の部分に設けられている。従って、絶縁体層20a〜20fの表面は、絶縁体層16a〜16f及びコイル導体層18a〜18fにより覆い隠されている。また、絶縁体層16a〜16f及びコイル導体層18a〜18fの上面はそれぞれ、一つの平面を構成している。すなわち、絶縁体層16a〜16f及びコイル導体層18a〜18fの上面の継ぎ目には、段差がない。 As shown in FIG. 2, the insulator layers 16a to 16f are provided on portions other than the coil conductor layers 18a to 18f on the upper surfaces of the insulator layers 20a to 20f, respectively. Accordingly, the surfaces of the insulator layers 20a to 20f are covered with the insulator layers 16a to 16f and the coil conductor layers 18a to 18f. Further, the upper surfaces of the insulator layers 16a to 16f and the coil conductor layers 18a to 18f each constitute one plane. That is, there is no step in the joints between the upper surfaces of the insulator layers 16a to 16f and the coil conductor layers 18a to 18f.
(電子部品の製造方法)
以下に、電子部品10の製造方法について図1乃至図3を参照しながら説明する。図3は、積層体12の集合体であるマザー積層体112の分解斜視図である。なお、図3では、新たな絶縁体層22の形状の理解を容易にするために、新たな絶縁体層22a〜22fにハッチングを施してある。
(Method for manufacturing electronic parts)
Below, the manufacturing method of the
本発明の一実施形態に係る電子部品の製造方法では、複数の電子部品10を同時に作製する。まず、図2の絶縁体層15,20となるべきセラミックグリーンシート(マザー絶縁体層)115,120を準備する。具体的には、酸化鉄、酸化亜鉛、酸化ニッケル及び酸化銅を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を800℃で1時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、フェライトセラミック粉末を得る。
In the method for manufacturing an electronic component according to an embodiment of the present invention, a plurality of
このフェライトセラミック粉末に対して結合剤(酢酸ビニル、水溶性アクリル等)と可塑剤、湿潤及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミックグリーンシート115,120を作製する。
A binder (vinyl acetate, water-soluble acrylic, etc.), a plasticizer, a wetting agent, and a dispersing agent are added to the ferrite ceramic powder and mixed by a ball mill, and then defoamed by reducing pressure. The obtained ceramic slurry is formed into a sheet shape on a carrier sheet by a doctor blade method and dried to produce ceramic
次に、絶縁体層16となるべきセラミックグリーン層のフェライトペースト(絶縁ペースト)を準備する。具体的には、酸化鉄、酸化亜鉛、酸化ニッケル及び酸化銅を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を800℃で1時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、フェライトセラミック粉末を得る。
Next, a ferrite paste (insulating paste) of a ceramic green layer to be the
このフェライトセラミック粉末に対して結合剤(酢酸ビニル、水溶性アクリル等)と可塑剤、湿潤及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行って、絶縁体層16となるべきセラミックグリーン層のフェライトペーストを得る。 A binder (vinyl acetate, water-soluble acrylic, etc.), a plasticizer, a wetting agent, and a dispersing agent are added to the ferrite ceramic powder and mixed with a ball mill. A ferrite paste of the ceramic green layer to be obtained is obtained.
次に、絶縁体層20a〜20fとなるべきセラミックグリーンシート120a〜120eのそれぞれに、ビアホール導体b1〜b5を形成する。具体的には、セラミックグリーンシート120a〜120eにレーザービームを照射してビアホールを形成する。次に、このビアホールに対して、Ag,Pd,Cu,Auやこれらの合金などの導電性ペーストを印刷塗布などの方法により充填する。 Next, via-hole conductors b1 to b5 are formed in the ceramic green sheets 120a to 120e to be the insulator layers 20a to 20f, respectively. Specifically, the ceramic green sheets 120a to 120e are irradiated with a laser beam to form via holes. Next, the via hole is filled with a conductive paste such as Ag, Pd, Cu, Au or an alloy thereof by a method such as printing.
次に、セラミックグリーンシート120a〜120fの上面にAg,Pd,Cu,Auやこれらの合金などの導電性ペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、コイル導体層18a〜18f及びカットマーク21a〜21cを形成する。
Next, a conductive paste such as Ag, Pd, Cu, Au, or an alloy thereof is applied to the upper surfaces of the ceramic green sheets 120a to 120f by a method such as a screen printing method or a photolithography method, whereby the coil conductor layers 18a to 18a. 18f and cut
具体的には、セラミックグリーンシート115aの表面(主面)上に、セラミックグリーンシート115aの辺に沿って等間隔にカットマーク21を形成する。カットマーク21は、図3に示すように、マザー積層体112の上面に設けられている円形の導体層であり、点線で示すカットラインCLx,CLyの交点上に設けられる。
Specifically, the cut marks 21 are formed on the surface (main surface) of the ceramic green sheet 115a at equal intervals along the side of the ceramic green sheet 115a. As shown in FIG. 3, the cut mark 21 is a circular conductor layer provided on the upper surface of the mother laminated
カットラインCLx,CLyはそれぞれ、x軸方向又はy軸方向に延在しており、マザー積層体112をカットする位置を示している。そして、マザー積層体112のカットの際には、該カットマーク21に基づいて、カットラインCLx,CLyの位置決めを行う。なお、図3では、図面が煩雑になることを防止するために、カットラインCLx,CLyの代表的なものにのみ参照符号を付した。
Each of the cut lines CLx and CLy extends in the x-axis direction or the y-axis direction, and indicates a position where the mother stacked
次に、セラミックグリーンシート120a〜120fのそれぞれの表面に、コイル導体層18a〜18fを形成する。すなわち、セラミックグリーンシート120a〜120fのそれぞれの表面に、コイル導体層18a〜18fをマトリクス状に配列させて形成する。コイル導体層18a〜18fの形成は、スクリーン印刷により行われる。なお、コイル導体層18a〜18fを形成する工程とビアホールに対して導電性ペーストを充填する工程とは、同じ工程において行われてもよい。 Next, coil conductor layers 18a to 18f are formed on the respective surfaces of the ceramic green sheets 120a to 120f. That is, the coil conductor layers 18a to 18f are formed in a matrix on the respective surfaces of the ceramic green sheets 120a to 120f. The coil conductor layers 18a to 18f are formed by screen printing. Note that the step of forming the coil conductor layers 18a to 18f and the step of filling the via hole with the conductive paste may be performed in the same step.
次に、セラミックグリーンシート120a〜120fの表面であって、コイル導体層18a〜18fが形成された領域以外の領域に絶縁体層16a〜16fとなるべきセラミックグリーンシート116a〜116fを形成する。セラミックグリーンシート116a〜116fの形成は、スクリーン印刷により行われる。 Next, the ceramic green sheets 116a to 116f that are to become the insulator layers 16a to 16f are formed on the surface of the ceramic green sheets 120a to 120f except for the region where the coil conductor layers 18a to 18f are formed. The ceramic green sheets 116a to 116f are formed by screen printing.
次に、セラミックグリーンシート120a〜120fのそれぞれの表面に、絶縁体層22a〜22f(第1の絶縁体層)を形成する。絶縁体層22a〜22fは、z軸方向から平面視したときに、カットマーク21と重なる位置に形成される。絶縁体層22a〜22fの形成は、スクリーン印刷により行われる。また、絶縁体層22a〜22fの形状は、z軸方向から平面視したときに、カットマーク21と重なる形状を有する。なお、後述する積層工程において、セラミックグリーンシート120a〜120fを積層することにより、絶縁体層22a〜22fはそれぞれ、セラミックグリーンシート(マザー絶縁体層)115,120の各層間に位置する。以下に、カットマーク21a及び絶縁体層22aを例にとって、より詳細に説明する。
Next, insulator layers 22a to 22f (first insulator layers) are formed on the respective surfaces of the ceramic green sheets 120a to 120f. The insulator layers 22a to 22f are formed at positions overlapping the cut mark 21 when viewed in plan from the z-axis direction. The formation of the insulator layers 22a to 22f is performed by screen printing. Moreover, the shape of the insulator layers 22a to 22f has a shape that overlaps with the cut mark 21 when viewed in plan from the z-axis direction. In the laminating process described later, the ceramic green sheets 120a to 120f are laminated, so that the insulator layers 22a to 22f are positioned between the ceramic green sheets (mother insulator layers) 115 and 120, respectively. Hereinafter, the
カットマーク21aは、図3に示すように、カットラインCLx,CLyの交点に設けられている。よって、カットマーク21aは、z軸方向から平面視したときに、4つの積層体12に跨っている。そして、セラミックグリーンシート120aにおいて該4つの積層体12に相当する部分に、z軸方向から平面視したときにカットマーク21の全体と重なる絶縁体層22aを形成する。なお、絶縁体層22aは、4つの積層体12に相当する部分の略全体を覆う膜状の絶縁体層である。また、絶縁体層22a〜22fを形成する工程とセラミックグリーンシート116a〜116fを形成する工程とは、同じ工程において行われてもよい。
As shown in FIG. 3, the
次に、セラミックグリーンシート115a〜115c、コイル導体層18等が形成されたセラミックグリーンシート120a〜120f、及び、セラミックグリーンシート115d,115eを、z軸方向の正方向側から負方向に向かってこの順に並ぶように積層して、未焼成のマザー積層体を得る。具体的には、セラミックグリーンシート115e,115d、コイル導体層18等が形成されたセラミックグリーンシート120e,120d,120c,120b,120a、及び、セラミックグリーンシート115b,115aを、この順にz軸方向の負方向側から正方向側へと並ぶように、1枚ずつ積層及び仮圧着を行う。この後、未焼成のマザー積層体を静水圧プレスにより加圧して本圧着を行う。静水圧プレスの条件は、例えば、100MPaの圧力及び45℃の温度である。
Next, the ceramic green sheets 115a to 115c, the ceramic green sheets 120a to 120f on which the coil conductor layers 18 and the like are formed, and the ceramic green sheets 115d and 115e are moved from the positive side in the z-axis direction toward the negative direction. Lamination is performed in order to obtain an unfired mother laminate. Specifically, the ceramic green sheets 115e and 115d, the ceramic
次に、マザー積層体112をダイシングソーにより所定寸法の積層体12にカットする。この際、カメラ、テーブル、送り装置及びダイシングソーを有するカット装置を用いる。まず、テーブル上にマザー積層体112を載置する。次に、カメラでマザー積層体112の上面を撮像し、画像認識によりカットマーク21の位置を識別する。次に、識別したカットマーク21に基づいて、カットラインCLx,CLyを決定する。そして、ダイシングソーによりカットラインCLx,CLyに沿ってマザー積層体112を複数の積層体12にカットする。この際、送り装置によりテーブルを所定距離だけ移動させる動作と、ダイシングソーを通過させてマザー積層体112をカットする動作とを繰り返す。以上の工程により、複数の未焼成の積層体12を得る。なお、絶縁体層22が含まれている積層体12については、破棄する。
Next, the mother laminated
次に、未焼成の積層体12に、脱バインダー処理及び焼成を施す。脱バインダー処理は、例えば、低酸素雰囲気中において850℃で2時間の条件で行う。焼成は、例えば、870℃〜900℃で2.5時間の条件で行う。
Next, the
以上の工程により、焼成された積層体12が得られる。積層体12には、バレル加工を施して、面取りを行う。その後、Agを主成分とするAg,Pd,Cu,Auやこれらの合金などの導電性ペーストを、積層体12の表面に塗布する。そして、塗布した導電性ペーストを約800℃の温度で1時間の条件で焼き付ける。これにより、外部電極14a,14bとなるべき銀電極を形成する。
The fired laminated
最後に、銀電極の表面に、Niめっき/Snめっきを施すことにより、外部電極14a,14bを形成する。以上の工程を経て、図1に示すような電子部品10が完成する。
Finally, the
(効果)
以上のような電子部品10の製造方法によれば、以下に説明するように、マザー積層体112をスムーズにカットすることができる。
(effect)
According to the manufacturing method of the
従来の電子部品の製造方法では、マザー積層体500をカットする際に、ダミー導体層522a〜522fをカットする。従って、マザー積層体500をカットした刃にはダミー導体層522a〜522fの破片が付着する。そして、ダミー導体層522a〜522fの破片が付着した刃で、次のマザー積層体500をカットすると、刃とマザー積層体500との間に、刃に付着したダミー導体層522a〜522fの破片が介在し、マザー積層体500をスムーズにカットできないおそれがあった。
In the conventional method for manufacturing an electronic component, when the mother laminate 500 is cut, the dummy conductor layers 522a to 522f are cut. Therefore, fragments of the dummy conductor layers 522a to 522f adhere to the blade cut from the mother laminated
そこで、電子部品10の製造方法では、カットマーク21下のセラミックグリーンシート120a〜120fに、ダミー導体層の代わりに、図3に示すような絶縁体層22a〜22fを設けている。従って、カットマークをカットした刃には絶縁体層22a〜22fの破片が付着する。しかし、刃に付着した絶縁体層22a〜22fの破片は柔らかい。そのため、絶縁体層22a〜22fの破片が付着した刃で、次のマザー積層体112をカットしても、マザー積層体112の切断と同時に、刃に付着した絶縁体層22a〜22fの破片も切断される。従って、マザー積層体112をスムーズにカットできる。
Therefore, in the method of manufacturing the
また、従来の電子部品の製造方法では、マザー積層体500をカットした刃にはダミー導体層522a〜522fの破片が付着する。これにより、刃とマザー積層体500との間において、ダミー導体層522a〜522fの破片が介在し、この部分に応力が集中して、マザー積層体500にヒビが入るおそれがあった。
Further, in the conventional method for manufacturing an electronic component, fragments of the dummy conductor layers 522a to 522f adhere to the blade cut from the mother laminated
一方、電子部品10の製造方法では、刃に絶縁体層22a〜22fの破片が付着するものの、刃に付着した絶縁体層22a〜22fの破片は柔らかい。そのため、マザー積層体112の切断と同時に、刃に付着した絶縁体層22a〜22fの破片も切断される。従って、マザー積層体112のカット際に、マザー積層体112にヒビが入らない。
On the other hand, in the manufacturing method of the
更に、従来の電子部品の製造方法では、マザー積層体500をカットする際に、ダミー導体層522a〜522fをカットする。ダミー導体層522a〜522fは、絶縁体層22a〜22fの材料よりも硬質なAgにより構成されている。従って、従来の電子部品の製造方法では、カット刃が傷みやすく、カット刃の交換頻度が高くなることが多かった。
Furthermore, in the conventional method for manufacturing an electronic component, when the mother laminated
一方、電子部品10の製造方法では、カット刃は、ダミー導体層522a〜522fより柔らかい絶縁体層22a〜22fをカットする。従って、電子部品10の製造方法では、従来の電子部品の製造方法に比べ、カット刃が傷みにくく、カット刃の交換頻度も低くすむ。
On the other hand, in the manufacturing method of the
また、電子部品10の製造方法では、z軸方向から平面視したときに、カットマーク21と重なる積層体12内には、該カットマーク21(21a〜21c)の全体と重なる形状を有する絶縁体層22(22a〜22f)を形成している。すなわち、図3に示すように、カットマーク21のz軸方向の負方向側には、複数の絶縁体層22(22a〜22f)が位置する。
Moreover, in the manufacturing method of the
ここで、仮に、絶縁体層22(22a〜22f)を形成していないマザー積層体を例に挙げて考える。この場合、図4に示すように、カットマーク21が形成された積層体12の周囲に、コイル導体層18a〜18f及び絶縁体層16a〜16fが形成された積層体12が存在する。このとき、コイル導体層18a〜18f及び絶縁体層16a〜16fの分だけ、コイル導体層18a〜18f及び絶縁体層16a〜16fが形成された積層体12のz軸方向の厚さが、カットマーク21が形成された積層体12より厚くなる。従って、マザー積層体112の上面に窪みが生じる。
Here, suppose that the mother laminated body in which the insulator layer 22 (22a-22f) is not formed is mentioned as an example. In this case, as shown in FIG. 4, the
しかし、電子部品10の製造方法では、図5に示すように、カットマーク21のz軸方向の負方向側には、複数の絶縁体層22(22a〜22f)を設けて、マザー積層体112の上面に窪みが生じることを抑制している。これにより、カットマーク20a〜20cがz軸方向の正方向側を向き、カメラによるカットマーク20a〜20cの画像認識が容易となる。
However, in the method for manufacturing the
また、電子部品10の製造方法では、コイル導体層18a〜18fが設けられているセラミックグリーンシート120a〜120fの全てに対して、新たな絶縁体層22a〜22fを設けている。これにより、電子部品10の製造方法では、新たな絶縁体層を一層だけ設けた場合と比較して、マザー積層体112の上面に窪みが生じることをさらに抑制している。
Moreover, in the manufacturing method of the
更に、電子部品10の製造方法では、絶縁体層16a〜16fを形成する工程と、絶縁体層22a〜22fを形成とをスクリーン印刷により同時に行うことができる。これにより、電子部品10の製造工程をより簡略化できる。
Furthermore, in the manufacturing method of the
ところで、電子部品10の製造方法では、前記の通り、コイル導体層18a〜18fが設けられているセラミックグリーンシート120a〜120fの全てに対して、新たな絶縁体層22a〜22fを設けている。しかしながら、新たな絶縁体層22は、セラミックグリーンシート120a〜120fの内の少なくとも1つに対して設けられていればよい。
By the way, in the manufacturing method of the
なお、電子部品10の製造方法では、複数のセラミックグリーンシート120を積層及び圧着してマザー積層体112を作製している。しかしながら、マザー積層体112の作製方法は、これに限らない。マザー積層体112は、例えば、印刷法によって作製されてもよい。
In the method of manufacturing the
また、電子部品10には、電子素子としてコイルLが内蔵されているものとした。しかしながら、電子素子は、コイルLに限らない。すなわち、電子素子は、コンデンサやその他の素子であってもよい。
In addition, the
以上のように、本発明は、電子部品の製造方法に有用であり、特に、マザー積層体をスムーズにカットすることができる点において優れている。 As described above, the present invention is useful for a method of manufacturing an electronic component, and is particularly excellent in that the mother laminate can be cut smoothly.
CLx,CLy カットライン
L コイル
b1〜b5 ビアホール導体
10 電子部品
12 積層体
14a,14b 外部電極
15a〜15e,16a〜16f,20a〜20f,22a〜22f 絶縁体層
18a〜18f コイル導体層
21a〜21c カットマーク
112 マザー積層体
115a〜115e,116a〜116f,120a〜120f セラミックグリーンシート
CLx, CLy Cut line L Coil b1-b5 Via-
Claims (6)
複数の前記積層体がマトリクス状に配列されてなり、かつ、主面上においてカットマークが設けられているマザー積層体を作製する第1の工程と、
前記カットマークに基づいて前記マザー積層体を前記複数の積層体にカットする第2の工程と、
を備え、
前記第1の工程において、積層方向から平面視したときに、前記カットマークの全体と重なる形状を有し、かつ、前記マザー積層体を構成するマザー絶縁体層の層間に位置する第1の絶縁体層を形成すること、
を特徴とする電子部品の製造方法。 In a method of manufacturing an electronic component having a laminate in which a plurality of insulator layers are laminated and including an electronic element made of a conductor layer,
A first step of producing a mother laminate in which a plurality of the laminates are arranged in a matrix and cut marks are provided on the main surface;
A second step of cutting the mother laminate into the plurality of laminates based on the cut marks;
With
In the first step, the first insulation has a shape that overlaps with the entire cut mark when viewed in plan from the stacking direction, and is located between the layers of the mother insulator layer constituting the mother stack. Forming a body layer,
A method of manufacturing an electronic component characterized by
を特徴とする請求項1に記載の電子部品の製造方法。 In the first step, each of the plurality of mother insulator layers on which the conductor layer is formed has a shape that overlaps the entire cut mark when viewed in plan from the stacking direction. The method of manufacturing an electronic component according to claim 1, wherein:
を特徴とする請求項1又は請求項2のいずれかに記載の電子部品の製造方法。 The conductor layer is a coil conductor layer;
The method for manufacturing an electronic component according to claim 1, wherein:
を特徴とする請求項3に記載の電子部品の製造方法。 A plurality of the coil conductor layers constitute an annular track by overlapping each other when viewed in plan from the stacking direction;
The method of manufacturing an electronic component according to claim 3.
前記マザー積層体を構成するマザー絶縁体層に対して、前記カットマークを形成する第3の工程と、
前記カットマークを形成した前記マザー絶縁体層とは異なる前記マザー絶縁体層に、前記導体層を形成する第4の工程と、
前記導体層を形成した前記マザー絶縁体層に、前記第1の絶縁体層を形成する第5の工程と、
前記マザー絶縁体層を積層及び圧着して、前記マザー積層体を得る第6の工程と、
を含んでいること、
を特徴とする請求項1乃至請求項4のいずれかに記載の電子部品の製造方法。 The first step includes
A third step of forming the cut mark on the mother insulator layer constituting the mother laminate;
A fourth step of forming the conductor layer on the mother insulator layer different from the mother insulator layer on which the cut mark is formed;
A fifth step of forming the first insulator layer on the mother insulator layer on which the conductor layer is formed;
A sixth step of laminating and pressure-bonding the mother insulator layer to obtain the mother laminate;
Including
The method for manufacturing an electronic component according to claim 1, wherein:
を特徴とする請求項5に記載の電子部品の製造方法。 In the fifth step, a second insulator layer is provided on a portion other than the conductor layer on the mother insulator layer different from the mother insulator layer on which the cut mark is formed, and the first insulator layer is provided. Forming with,
The method of manufacturing an electronic component according to claim 5.
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