JP2013535735A - マルチコアシステムのためのダイレクトメモリアクセス装置およびその動作方法 - Google Patents

Abstract

本発明は、マルチコアシステムのためのダイレクトメモリアクセス装置およびダイレクトメモリアクセス装置の動作方法に関し、ソースコアとのソースチャネルおよび目的先コアとの目的先チャネルの少なくとも１つのチャネルが使用可能であるか否かを判断するチャネル状態判断部と、前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように処理するデータ送信処理部とを備える。

Description

本発明は、マルチコアシステムのためのダイレクトメモリアクセス装置およびその動作方法に関し、ソースチャネルと目的先チャネルの開始信号を区分し、２つの開始信号が全てセッティングする時動作するようにしたダイレクトメモリアクセス装置およびその動作方法に関する。

ダイレクトメモリアクセス（ＤＭＡ：Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）装置は中央処理装置のデータの送信速度を高めるため並列データの送信を可能にするハードウェアである。

一般的に中央処理装置が搭載された大部分のシステムではダイレクトメモリアクセス装置を備える。

ダイレクトメモリアクセス装置は、中央処理装置がいずれの演算を行う間にもデータを並列送信することを最も大きい目的とする。

ダイレクトメモリアクセス装置を用いると、中央処理装置の演算において処理時間を短縮することができ、内部的にはバースト（ｂｕｒｓｔ）送信ができるためバス帯域の幅を減らし得る。

ダイレクトメモリアクセス装置の基本的な駆動方法は簡単である。

中央処理装置がダイレクトメモリアクセス装置の駆動に必要なパラメータをセッティングして開始すれば、ダイレクトメモリアクセス装置は開始信号およびパラメータを確認してソースコアから目的先コアにデータを移動させることができる。

ダイレクトメモリアクセス装置は、データ移動が全て終了されるとデータの送信が終了したという意味で、レジスタをセッティングしたり割り込みによってデータが移動したことを中央処理装置に通知する形態で駆動される。

現在、中央処理装置を用いる多くのシステムは、システム性能を向上するための目的をもって複数のコアを用いる。

本発明の目的は、データを送信するコアがデータを受信するコアの状態を常に確認する過程を必要としないようにして、不要なシステム資源の無駄遣いを防止することにある。

本発明の他の目的は、データを送信するコアがデータを受信するコアの状態を把握する必要がないようにして、その実現が簡単であり、コントロールによるサイクルの無駄遣いを予防することにある。

本発明の更なる目的は、システム資源を効率的に用いることによって、中央処理装置の全体的な性能を向上させることにある。

本発明の一実施形態に係るダイレクトメモリアクセス装置は、ソースコアとのソースチャネルおよび目的先コアとの目的先チャネルの少なくとも１つのチャネルが使用可能であるか否かを判断するチャネル状態判断部と、前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように処理するデータ送信処理部とを備えている。

本発明の一実施形態に係るダイレクトメモリアクセス方法は、ソースコアからソースチャネルの開始信号がセッティングされ、目的先コアから目的先チャネルの開始信号がセッティングされると、ソースチャネルおよび目的先チャネルが全て使用可能であると判断するステップと、前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように処理するステップとを含んでいる。

本発明の一実施形態に係るマルチコアシステムは、ダイレクトメモリアクセス装置と、ソースチャネルの開始信号をセッティングして前記ダイレクトメモリアクセス装置とのソースチャネルが使用可能であることを知らせるソースコアと、目的先チャネルの開始信号をセッティングして前記ダイレクトメモリアクセス装置との目的先チャネルが使用可能であることを知らせる目的先コアとを備え、前記ダイレクトメモリアクセス装置は、前記ソースチャネルの開始信号および目的先チャネルの開始信号がセッティングされた場合、前記ソースコアのデータを前記目的先コアに送信するように処理する。

本発明によると、データを送信するコアがデータを受信するコアの状態を常に確認する過程が求められないため、不要なシステム資源の無駄遣いを防止することができる。

本発明によると、データを送信するコアがデータを受信するコアの状態を把握する必要がないため、その実現が簡単であり、コントロールによるサイクルの無駄遣いを予防することができる。

本発明によると、システム資源を効率的に用いることによって、中央処理装置の全体的な性能を向上させることができる。

本発明の一実施形態に係るダイレクトメモリアクセス装置が用いられたマルチコアシステムを説明する図である。 本発明の一実施形態に係るダイレクトメモリアクセス装置を説明するブロック図である。 本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法を説明するフローチャートである。

以下、本発明に係る好適な実施形態を添付する図面を参照しながら詳細に説明する。

本発明の説明において、関連する公知機能または構成に対する具体的な説明が本発明の要旨を不要に曖昧にすると判断される場合にはその詳細な説明を省略する。そして、本明細書で用いられる用語（ｔｅｒｍｉｎｏｌｏｇｙ）は本発明の好適な実施形態を適切に表現するために用いられた用語であって、これはユーザ、運用者の意図または本発明が属する分野の慣例などによって変わり得る。したがって、本用語に対する定義は本明細書の全般にわたった内容に基づいて行われなければならない。各図面に提示される同一の参照符号は同一の部材を示す。

図１は、本発明の一実施形態に係るダイレクトメモリアクセス装置１３０が適用されたマルチコアシステム１００を説明する図である。図１を参照して説明されるマルチコアシステム１００は、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と解釈されてもよい。

マルチコアシステム１００は、コアＡ１１０、コアＢ１２０、およびダイレクトメモリアクセス装置１３０を備える。

コアＡ１１０およびコアＢ１２０は、マルチコアシステム１００で選択されたプロセスを処理する手段として、マルチコアシステム１００はコアＡ１１０およびコアＢ１２０の他に異なるコアをさらに含んでもよい。

コアＡ１１０は、ダイレクトメモリアクセス装置１３０によってデータを送信するコアとして、ソースコアと解釈してもよく、コアＢ１２０は前記データを受信するコアとして、目的先コアと解釈してもよい。

以下、コアＡ１１０および「データを送信するコア」などをソースコアと解釈してもよく、コアＢ１２０および「データを受信するコア」などを目的先コアと解釈してもよい。

コア間にデータを送受信するため、従来は、ソースコアが目的先コアの状態を常に確認しなければならず、そのためにプログラム実現が複雑でコントロールによる特定コアのサイクルの無駄遣いが発生する恐れが極めて高かった。

これに対して、本発明によると、コアＡ１１０はデータ送信のためにコアＢ１２０の状態を常にモニタリングする必要がなく、ダイレクトメモリアクセス装置１３０がコアＡ１１０およびコアＢ１２０の状態をそれぞれ区分して確認するようにする。

これによってプログラムの実現が簡単になり、特定コアがいずれの処理も行うことなく待機する、休止（ｉｄｌｅ）状態の待機サイクル（ｗａｉｔ ｃｙｃｌｅ）を予防することができる。

具体的には、コアＡ１１０は送信するデータがある場合、ダイレクトメモリアクセス装置１３０に通知だけすればよい。

具体的には、コアＡ１１０は、ダイレクトメモリアクセス装置１３０に知らせるためソースチャネルの開始信号をセッティングしてダイレクトメモリアクセス装置１３０とのソースチャネルが使用できることを知らせてもよい。

コアＡ１１０とは独立的に、コアＢ１２０は、ダイレクトメモリアクセス装置１３０に現在のチャネルが使用可能であることを知らせるだけで、データ送受信の処理が可能である。

具体的には、コアＢ１２０はダイレクトメモリアクセス装置１３０に知らせるため、目的先チャネルの開始信号をセッティングしてダイレクトメモリアクセス装置１３０との目的先チャネルが使用可能であることを知らせる。

ダイレクトメモリアクセス装置１３０は送信するデータがコアＡ１１０にあり、ダイレクトメモリアクセス装置１３０とコアＢ１２０との間にチャネルが使用可能である場合、コアＡ１１０のデータをコアＢ１２０に伝達する。

具体的には、ダイレクトメモリアクセス装置１３０は、前記ソースチャネルの開始信号および目的先チャネルの開始信号が全てセッティングされた場合、コアＡ１１０のデータをコアＢ１２０に送信するように処理される。

すなわち、ダイレクトメモリアクセス装置１３０が適用されたマルチコアシステム１００は、データを送信するコアがデータを受信するコアの状態を常に確認する必要がなく、不要なシステム資源の無駄遣いを防止することができる。

それだけでなく、ダイレクトメモリアクセス装置１３０を用いると、システム資源を効率的に用いることで全体的な性能を向上させることができる。

本発明の一実施形態に係るダイレクトメモリアクセス装置１３０は、コアＡ１１０のデータをコアＢ１２０に送信完了した場合、前記セッティングされたソースチャネルの開始信号および前記セッティングされた目的先チャネルの開始信号をリセットする。

その後、コアＡ１１０およびコアＢ１２０それぞれは、ダイレクトメモリアクセス装置１３０との該当チャネルが使用できれば、該当チャネルの開始信号を再びセッティングしてもよい。

また、本発明の一実施形態に係るダイレクトメモリアクセス装置１３０は、コアＡ１１０のデータをコアＢ１２０に送信完了した場合、ペンディングレジスタにデータ送受信完了情報を格納して前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記データ送信を知らせる。

データの送信を知らせるために、本発明の一実施形態に係るダイレクトメモリアクセス装置１３０は割り込み信号を用いてもよい。

具体的には、ダイレクトメモリアクセス装置１３０は、コアＡ１１０のデータをコアＢ１２０に送信完了した場合、コアＡ１１０およびコアＢ１２０の少なくとも１つのコアに割り込み信号を送信することによって、前記データ送信の完了を知らせることができる。

図２は、本発明の一実施形態に係るダイレクトメモリアクセス装置２００を説明するブロック図である。

ダイレクトメモリアクセス装置２００は、図１に示すダイレクトメモリアクセス装置１３０をより具体的に説明したものである。

本発明の一実施形態に係るダイレクトメモリアクセス装置２００は、チャネル状態判断部２１０およびデータ送信処理部２２０を備える。

具体的には、チャネル状態判断部２１０は、ソースコアとのソースチャネルおよび目的先コアとの目的先チャネルの少なくとも１つのチャネルが使用可能であるか否かを判断する。

また、データ送信処理部２２０は、前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように処理する。

具体的には、チャネル状態判断部２１０は、コントロールインタフェース２１１、ソースチャネル状態確認部２１２、目的先チャネル状態確認部２１３、およびＡＮＤ演算器２１４を備え、データ送信処理部２２０は、データインタフェース２２１、ソースペンディングレジスタ２２２、目的先ペンディングレジスタ２２３を備える。

コントロールインタフェース２１１は、選択された動作を行うため中央処理装置から制御信号が入力される。また、コントロールインタフェース２１１は、ダイレクトメモリアクセス装置２００の駆動のためのパラメータ値を分配する機能を行い、このために必要なレジスタおよび開始信号をセッティングする。

ソースチャネル状態確認部２１２は、ソースコアからソースチャネルの開始信号がセッティングされると、前記ソースコアとのソースチャネルの使用が可能であると判断する。

ソースチャネルの開始信号のセッティングは、ソースコアから目的先コアに送信するデータがあることを意味する。

目的先チャネル状態確認部２１３は、前記ソースチャネルの開始信号とは独立な時点で、前記目的先コアから目的先チャネルの開始信号がセッティングされると、前記目的先コアとの目的先チャネルの使用が可能であると判断する。

目的先チャネルの開始信号がセッティングされたことは、目的先コアに対する目的先アドレス（ｄｅｓｔｉｎａｔｉｏｎ ａｄｄｒｅｓｓ）のメモリ領域が書き込み可能な状態であると解釈される。

ＡＮＤ演算器２１４は、ソースチャネル状態確認部２１２および目的先チャネル状態確認部２１３を確認し、ソースチャネルの開始信号および目的先チャネルの開始信号が全てセッティングされた場合にデータインタフェース２２１にデータ送信をリクエストする。

すなわち、ＡＮＤ演算器２１４は、ソースチャネルの開始信号と目的先チャネルの開始信号が全てセッティングされた場合にデータ送信をリクエストする。

データインタフェース２２１は、前記ソースコアのデータを前記目的先コアに送信する。

データの送信のために、データインタフェース２２１は、前記ソースチャネルの開始信号によってソースコアとのソースチャネルが使用可能であることを確認する。それだけでなく、データインタフェース２２１は目的先チャネルの開始信号を介して目的先コアとの目的先チャネルが使用可能であることを確認することができる。

ソースチャネルと目的先チャネルが使用可能であることを確認したデータインタフェース２２１は、ソースコアから目的先コアへのデータ送信を進める。

結局、本発明の一実施形態に係るダイレクトメモリアクセス装置２００は、ソースコアと目的先コアの状態をそれぞれ独立的に確認し、データ送信が可能な時点を把握してデータ送信を処理する。

本発明の一実施形態に係るダイレクトメモリアクセス装置２００は、前記ソースチャネルおよび前記目的先チャネルが全て使用可能となって、前記ソースコアのデータを前記目的先コアに送信完了した場合、前記ソースチャネルの開始信号および前記目的先チャネルの開始信号をリセットするリセット処理部２３０をさらに備える。

本発明の一実施形態に係るデータ送信処理部２２０は、ソースペンディングレジスタ２２２と目的先ペンディングレジスタ２２３を備えるペンディングレジスタをさらに備える。

本発明の一実施形態に係るダイレクトメモリアクセス装置２００は、ソースコアから目的先コアにデータ送信が完了したことを各コアに知らせる。

このため、本発明の一実施形態に係るデータ送信処理部は、ソースペンディングレジスタ２２２を介してソースコアにデータが送信されたことを知らせる。

具体的には、データ送信処理部は、前記データを前記目的先コアに送信完了した場合、ソースペンディングレジスタ２２２にデータ送信完了情報を格納する。

そして、前記ソースコアは、ソースペンディングレジスタ２２２に格納されたデータ送信完了情報を参考にしてデータ送信が完了したことを確認する。

同様に、本発明の一実施形態に係るデータ送信処理部は、目的先ペンディングレジスタ２２３を介して目的先コアにデータが送信されたことを知らせる。

具体的には、データ送信処理部は、前記データを前記目的先コアに送信完了した場合、目的先ペンディングレジスタ２２３にデータ受信完了情報を格納する。

そして、前記目的先コアは、目的先ペンディングレジスタ２２３に格納されたデータ送信完了情報を参考にしてデータ受信が完了したことを確認する。

すなわち、ソースコアと目的先コアそれぞれは、ソースペンディングレジスタ２２２および目的先ペンディングレジスタ２２３それぞれを介してデータの送信が確実に処理されたことを確認することができる。

本発明の一実施形態に係るデータ送信処理部２２０は、前記データを前記ソースコアから前記目的先コアに送信完了した場合、前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記送信完了を知らせる。

ＤＭＡモードレジスタ２４０は現在のダイレクトメモリアクセス装置のモード情報を格納し、ＤＭＡ送信完了フラグ２５０はソースペンディングレジスタ２２２および目的先ペンディングレジスタ２２３に送受信完了情報を格納するために用いられる。

図３は、本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法を説明するフローチャートである。

本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法は、ソースチャネルおよび目的先チャネルの使用が可能であることを判断する（Ｓ３１０）。

そのために、本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法は、ソースチャネルの開始信号がセッティングされ、目的先チャネルの開始信号がセッティングされたかを確認し、前記ソースチャネルおよび前記目的先チャネルの使用が可能であるか否かを判断する。

前記ソースチャネルの開始信号は、前記ソースコアに送信するデータがある場合に前記ソースコアから制御信号を受信してセッティングされてもよい。

前記目的先チャネルの開始信号は、前記目的先コアがデータを受信する準備ができている場合に前記目的先コアから制御信号を受信してセッティングされる。

前記ソースチャネルの開始信号および前記目的先チャネルの開始信号は、それぞれ独立的な時点でセッティングされてもよい。

言い換えれば、前記ソースコアは目的先コアの状態を把握する必要がなく、送信するデータがある場合に前記ソースチャネルの開始信号をセッティングしてよい。

また、前記目的先コアは現在のチャネルが使用可能であれば、前記ソースコアの状態を把握する必要がなく、前記目的先チャネルの開始信号をセッティングしてよい。

ステップＳ３１０において、前記ソースチャネルの開始信号と前記目的先チャネルの開始信号が全てセッティングされた場合に前記ソースチャネルおよび前記目的先チャネルが全て使用可能であると判断する（Ｓ３２０）。

前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように制御する（Ｓ３３０）。

前記ソースチャネルおよび前記目的先チャネルが全て使用可能であり、前記ソースコアのデータを前記目的先コアに送信完了した場合、前記ソースチャネルの開始信号および前記目的先チャネルの開始信号をリセットする（Ｓ３４０）。

前記データを前記ソースコアから前記目的先コアに送信完了した場合に前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記送信完了を知らせる（Ｓ３５０）。

前記送信完了を前記ソースコアおよび前記目的先コアの少なくとも１つのコアに知らせるため、それぞれのコアに対応するレジスタを用いたり割り込みを用いてもよい。

本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法を用いると、データを送信するコアがデータを受信するコアの状態を把握する必要がなく、その実現が簡単でコントロールによるサイクルの無駄遣いを予防することができる。

それだけでなく、本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法を用いると、システム資源を効率的に用いることによって、中央処理装置の全体的な性能を向上させることができる。

本発明の一実施形態に係るダイレクトメモリアクセス装置の動作方法は、多様なコンピュータ手段を介して様々な処理を実行することができるプログラム命令の形態で実現され、コンピュータ読取可能な記録媒体に記録されてもよい。コンピュータ読取可能な媒体は、プログラム命令、データファイル、データ構造などのうちの１つまたはその組合せを含んでもよい。媒体に記録されるプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり、使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、光ディスクのような光磁気媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれてもよい。プログラム命令の例としては、コンパイラによって生成されるような機械語コード（ｍａｃｈｉｎｅ ｃｏｄｅ）だけでなく、インタプリタなどを用いてコンピュータによって実行され得る高級言語コード（ｈｉｇｈｅｒ ｌｅｖｅｌ ｃｏｄｅ）を含む。上述したハードウェア装置は、本発明の動作を行うために１つ以上のソフトウェアのレイヤで動作するように構成されてもよい。

上述したように、本発明を限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような実施形態から多様な修正及び変形が可能である。

したがって、本発明の範囲は、開示された実施形態に限定されるものではなく、特許請求の範囲だけではなく特許請求の範囲と均等なものなどによって定められるものである。

２００ ダイレクトメモリアクセス装置
２１０ チャネル状態判断部
２１１ コントロールインタフェース
２１２ ソースチャネル状態確認部
２１３ 目的先チャネル状態確認部
２１４ ＡＮＤ演算器
２２０ データ送信処理部
２２１ データインタフェース
２２２ ソースペンディングレジスタ
２２３ 目的先ペンディングレジスタ
２３０ リセット処理部
２４０ ＤＭＡモードレジスタ
２５０ ＤＭＡ送信完了フラグ

Claims (23)

1. ソースコアとのソースチャネルおよび目的先コアとの目的先チャネルの少なくとも１つのチャネルが使用可能であるか否かを判断するチャネル状態判断部と、
   前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように処理するデータ送信処理部と、
   を備えることを特徴とするダイレクトメモリアクセス装置。
2. 前記チャネル状態判断部は、
   前記ソースコアからソースチャネルの開始信号がセッティングされると、前記ソースコアとのソースチャネルの使用が可能であることを判断するソースチャネル状態確認部と、
   前記目的先コアから目的先チャネルの開始信号がセッティングされると、前記目的先コアとの目的先チャネルの使用が可能であることを判断する目的先チャネル状態確認部と、
   を備えることを特徴とする請求項１に記載のダイレクトメモリアクセス装置。
3. 前記チャネル状態判断部は、前記ソースチャネルの開始信号および前記目的先チャネルの開始信号が全てセッティングされると、前記データの送信が可能であると判断することを特徴とする請求項２に記載のダイレクトメモリアクセス装置。
4. 前記ソースコアのデータを前記目的先コアに送信完了した場合、前記ソースチャネルの開始信号および前記目的先チャネルの開始信号をリセットするリセット処理部をさらに備えることを特徴とする請求項２に記載のダイレクトメモリアクセス装置。
5. 前記ソースチャネルの開始信号および前記目的先チャネルの開始信号は互いに異なる時間にセッティングされることを特徴とする請求項２に記載のダイレクトメモリアクセス装置。
6. 前記データ送信処理部は、前記データを前記ソースコアから前記目的先コアに送信完了した場合、データ送受信完了情報を格納するペンディングレジスタを備えることを特徴とする請求項１に記載のダイレクトメモリアクセス装置。
7. 前記ペンディングレジスタは、
   前記データを前記ソースコアから前記目的先コアに送信完了した場合、
   データ送信完了情報を格納するソースペンディングレジスタと、
   データ受信完了情報を格納する目的先ペンディングレジスタと、
   を備えることを特徴とする請求項６に記載のダイレクトメモリアクセス装置。
8. 前記データ送信処理部は、前記データを前記ソースコアから前記目的先コアに送信完了した場合、前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記送信完了を知らせる割り込み信号を送信することを特徴とする請求項１に記載のダイレクトメモリアクセス装置。
9. ソースコアからソースチャネルの開始信号がセッティングされ、目的先コアから目的先チャネルの開始信号がセッティングされると、ソースチャネルおよび目的先チャネルが全て使用可能であると判断するステップと、
   前記ソースチャネルおよび前記目的先チャネルが全て使用可能である場合、前記ソースコアのデータを前記目的先コアに送信するように処理するステップと、
   を含むことを特徴とするダイレクトメモリアクセス装置の動作方法。
10. 前記ソースコアのデータを前記目的先コアに送信完了した場合、前記ソースチャネルの開始信号および前記目的先チャネルの開始信号をリセットするステップをさらに含むことを特徴とする請求項９に記載のダイレクトメモリアクセス装置の動作方法。
11. 前記データを前記ソースコアから前記目的先コアに送信完了した場合、前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記送信完了を知らせるステップをさらに含むことを特徴とする請求項１０に記載のダイレクトメモリアクセス装置の動作方法。
12. 前記ソースチャネルの開始信号および前記目的先チャネルの開始信号は互いに異なる時間にセッティングされることを特徴とする請求項９に記載のダイレクトメモリアクセス装置の動作方法。
13. ダイレクトメモリアクセス装置と、
    ソースチャネルの開始信号をセッティングして前記ダイレクトメモリアクセス装置とのソースチャネルが使用可能であることを知らせるソースコアと、
    目的先チャネルの開始信号をセッティングして前記ダイレクトメモリアクセス装置との目的先チャネルが使用可能であることを知らせる目的先コアと、
    を備え、
    前記ダイレクトメモリアクセス装置は、前記ソースチャネルの開始信号および目的先チャネルの開始信号がセッティングされた場合、前記ソースコアのデータを前記目的先コアに送信するように処理することを特徴とするマルチコアシステム。
14. 前記ダイレクトメモリアクセス装置は、前記ソースコアのデータを前記目的先コアに送信完了した場合、前記セッティングされたソースチャネルの開始信号および前記セッティングされた目的先チャネルの開始信号をリセットすることを特徴とする請求項１３に記載のマルチコアシステム。
15. 前記ダイレクトメモリアクセス装置は、前記ソースコアのデータを前記目的先コアに送信完了した場合、ペンディングレジスタにデータ送受信完了情報を格納して前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記データ送信を知らせることを特徴とする請求項１３に記載のマルチコアシステム。
16. 前記ダイレクトメモリアクセス装置は、前記ソースコアのデータを前記目的先コアに送信完了した場合、割り込み信号を介して前記ソースコアおよび前記目的先コアの少なくとも１つのコアに前記データ送信を知らせることを特徴とする請求項１３に記載のマルチコアシステム。
17. 前記ソースチャネルは、前記目的先チャネルが目的先チャネルの開始信号をセッティングするものと異なる時間に前記ソースチャネルの開始信号をセッティングすることを特徴とする請求項１３に記載のマルチコアシステム。
18. 前記ソースコアは、前記ソースチャネルの開始信号をセッティングする前に前記目的先コアの状態を確認しないことを特徴とする請求項１３に記載のマルチコアシステム。
19. 承認のためにリクエストされたチャネルの開始信号を識別するためのモード情報を格納するレジスタと、
    前記格納されたモード情報に基づいて前記チャネルの開始信号を決定するチャネルの開始信号決定部と、
    前記決定されたチャネルの開始信号が承認およびセッティングされると、目的先コアに送信されるソースコアのデータを処理するデータ送信処理部と、
    を備えることを特徴とするダイレクトメモリアクセス装置。
20. 前記チャネルの開始信号決定部は、前記格納されたモード情報に基づいて前記ソースコアによって設定される前記ソースチャネルの開始信号、または前記目的先コアによって設定される前記目的先チャネルの開始信号のいずれか１つをチャネルの開始信号として決定することを特徴とする請求項１９に記載のダイレクトメモリアクセス装置。
21. ソースコアを利用した場合、前記ソースコアによってソースチャネルの開始信号が設定され、目的先コアを利用した場合、前記目的先コアによって目的先チャネルの開始信号が設定されると、前記ソースコアから前記目的先コアにデータを送信するステップを含むことを特徴とするダイレクトメモリアクセス装置の動作方法。
22. 前記ソースチャネルの開始信号および前記目的先チャネルの開始信号は、互いに異なる時間にセッティングされることを特徴とする請求項２１に記載のダイレクトメモリアクセス装置の動作方法。
23. 前記ソースコアは、前記目的先コアの状態を確認しないことを特徴とする請求項２１に記載のダイレクトメモリアクセス装置の動作方法。

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