JP2013258524A - 半導体装置 - Google Patents

Abstract

【課題】アクティブクランプ動作を制限する。
【解決手段】半導体装置（１００）は、第１信号線（Ｌ＿ＶＨ）と第２信号線（Ｌ＿ＶＬ）の間に設けられるパワートランジスタ（ＤＭＮＬ）と、パワートランジスタのゲートが接続される第３信号線（Ｌ＿ＬＧ）と第２信号線の間に設けられる第１抵抗回路（１１）とを備える。更に半導体装置は、一端が第１信号線に接続される第１クランプ回路（１０）と、第１クランプ回路の他端と第３信号線の間に接続される第１スイッチ回路（１２）と、制御信号（ＳＴ）に応じて第１スイッチ回路のオン・オフを制御する制御回路（１２）とを有する。制御回路は、制御信号が活性化されていない場合、第１信号線の電圧が第１クランプ回路によるクランプ電圧よりも小さい閾値電圧（ＶＳＯＮ）を超えたら第１スイッチ回路をオン状態にし、制御信号が活性化されている場合、第１スイッチ回路をオフ状態にする。
【選択図】図１

Description

本発明は、高耐圧が要求される半導体装置に関し、特に出力段に高耐圧のトランジスタを備える半導体装置に適用して有効な技術に関する。

従来、高耐圧が要求される半導体装置では、高電圧が印加される外部端子に接続するＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路として、端子電圧が設定したクランプ電圧以上になると端子間に接続された電流吸収素子（例えばパワートランジスタ）を活性化させてＥＳＤ電流を吸収させる動作（以下、アクティブクランプ動作と称する。）を行うＥＳＤ保護回路が採用されている。このようなＥＳＤ保護回路では、アクティブクランプ動作の開始を決定するクランプ電圧は、高耐圧が印加される外部端子に要求される絶対最大定格電圧以上の電圧に設定される。また、被保護対象の内部回路は、そのクランプ電圧に耐えられるように更に高い耐圧電圧となるよう構成することで、ＥＳＤから保護している。

ＥＳＤ保護回路の他にアクティブクランプ動作を行うための機構を内蔵する半導体装置として、例えばローサイドドライバがある。ローサイドドライバは、例えばリレーやモータ等の負荷を大電流で駆動するための負荷駆動回路である。例えば、特許文献１に開示されているように、ローサイドドライバは、出力端子とグラウンド端子との間に設けられたパワートランジスタから成り、パワートランジスタのオン・オフを制御することで負荷を駆動する。ローサイドドライバは、絶対最大定格電圧以下では正常動作が要求され、それを超えるような電圧では、パワートランジスタの破壊や誤動作等が起こらないように保護しなければならない。そこで、ローサイドドライバは、アクティブクランプ動作を行うための機構を内蔵することで、誘導性電流ノイズ等に起因するパワートランジスタの破壊や誤動作等を防止している。

特開２００８−３５０６７号公報

ところで、半導体装置の信頼性や品質を確認する方法として、ウェハテスト等において高い電圧を印加した状態でスクリーニングを行うストレステストがある。従来、アクティブクランプ動作を行う回路を内蔵する半導体装置では、クランプ電圧以上の高電圧を印加すると電流吸収素子が活性化されて電流吸収素子に過電流が流れてしまうため、クランプ電圧以下でストレステストを行っていた。例えば、高電圧が印加される外部端子からの給電により動作する内部回路と、当該外部端子に接続されるアクティブクランプ動作が可能なＥＳＤ保護回路とを備える半導体装置のストレステストを行う場合、外部端子にクランプ電圧以上の電圧を印加すると、ＥＳＤ保護回路内のパワートランジスタが活性化されて過電流が流れ、パワートランジスタや配線等にダメージを与えてしまう虞があった。そのため、上記のような半導体装置の場合、クランプ電圧を超えるような十分な高電圧ストレス環境下でのスクリーニングができず、ストレステストの結果に基づいて回路素子等の最適化を行うような設計手法を採用することできなかった。その結果、製品仕様上要求される耐圧を満足させるために、高電圧が印加される回路素子等にオーバースペックの性能を持たせて設計することが従来から行われており、チップコストの増大を招いていた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置は、第１外部端子に接続される第１信号線と第２外部端子に接続される第２信号線との間に設けられるパワートランジスタと、前記パワートランジスタのゲート電極に接続される第３信号線と第２信号線との間に設けられる第１抵抗回路と、を備える。更に本半導体装置は、一端が第１信号線に接続される第１クランプ回路と、第１クランプ回路の他端と第３信号線との間に接続される第１スイッチ回路と、制御信号に応じて前記第１スイッチ回路のオン・オフを制御する制御回路と、を有する。制御回路は、制御信号が活性化されていない場合には、第１信号線の電圧が第１クランプ回路によるクランプ電圧よりも小さい閾値電圧を超えるまで第１スイッチ回路をオフ状態にするとともに、第１信号線の電圧が前記閾値電圧を超えたら第１スイッチ回路をオン状態にし、制御信号が活性化されている場合には、第１信号線の電圧によらずスイッチ回路をオフ状態にする。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置によれば、アクティブクランプ動作を制限することができる。

図１は、本願の実施の形態１に係る半導体装置を例示するブロック図である。 図２は、破壊耐圧Ｂｖｄｓ及び絶対最大定格電圧Ａｖｄｓとクランプ電圧ＶＣＬＰとの関係を例示する説明図である。 図３は、アクティブクランプ動作を有効にした場合のＥＳＤ保護回路１の動作を説明するための説明図である。 図４は、アクティブクランプ動作を無効にした場合のＥＳＤ保護回路１の動作を説明するための説明図である。 図５は、本願の実施の形態２に係る半導体装置を例示するブロック図である。 図６は、本願の実施の形態３に係る半導体装置を例示するブロック図である。 図７は、本願の実施の形態４に係る半導体装置を例示するブロック図である。 図８は、ローサイドドライバ回路２２の内部構成を例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（アクティブクランプ動作の制限が可能な半導体装置）
本願の代表的な実施の形態に係る半導体装置（１００（１０１、１０２、２０））は、第１外部端子（ＶＨ（ＶＣＣ，ＶＲＥＧ、ＬＤＤ、ＨＤＤ））と、第２外部端子（ＶＬ（ＶＳＳ、ＬＤＳ、ＧＮＤ））と、前記第１外部端子に接続される第１信号線（Ｌ＿ＶＨ（Ｌ＿ＬＤＤ、Ｌ＿ＨＤＤ））と、を有する。また、本半導体装置は、前記第２外部端子に接続される第２信号線（Ｌ＿ＶＬ（Ｌ＿ＬＤＳ、Ｌ＿ＧＮＤ））と、第３信号線（Ｌ＿ＬＧ）と、前記第１信号線と前記第２信号線との間に設けられゲート電極が前記第３信号線に接続されるパワートランジスタ（ＤＭＮＬ）と、前記第３信号線と前記第２信号線との間に設けられる第１抵抗回路（１１）とを有する。更に本半導体装置は、一端が前記第１信号線に接続される第１クランプ回路（１０）と、前記第１クランプ回路の他端と前記第３信号線との間に設けられた第１スイッチ回路（１２）と、制御信号（ＳＴ）に応じて前記第１スイッチ回路のオン・オフを制御する制御回路（１３（１５））と、を有する。前記制御回路は、前記制御信号が活性化されていない場合には、前記第１信号線の電圧が閾値電圧（ＶＳＯＮ）を超えるまで前記第１スイッチ回路をオフ状態にするとともに前記第１信号線の電圧が閾値電圧を超えたら前記第１スイッチ回路をオン状態にし、前記制御信号が活性化されている場合には、前記第１信号線の電圧によらず前記スイッチ回路をオフ状態にする。また、前記閾値電圧は、前記第１クランプ回路によるクランプ電圧（ＶＣＬＰ）よりも小さい。

本半導体装置によれば、前記制御信号を活性化させることで、前記第１スイッチ回路がオフ状態にされ、第１外部端子から第１クランプ回路を経由して第３信号線に至る電流経路を遮断することができるから、前記パワートランジスタによるアクティブクランプ動作を制限することができる。これにより、第１外部端子に第１クランプ回路によるクランプ電圧を超えるような高電圧を印加しても、パワートランジスタが活性化されることはないから、例えば、前記第１外部端子に前記第１クランプ回路によるクランプ電圧よりも大きな電圧を印加するストレステストを行うことが可能となる。これにより、ストレステストの結果に基づいた回路設計が可能となる。すなわち、従来のようにパワートランジスタ等にオーバースペックの性能を持たせなくても、ストレステストの結果に基づいてパワートランジスタのトランジスタサイズ等を最適化することができるから、チップコストの削減が可能となる。また、本半導体装置によれば、前記制御信号を非活性させることで第１スイッチ回路をオンさせておくことができるから、従来のアクティブクランプ動作を制限する機能を有しない半導体装置と同様に、通常動作時には安定したアクティブクランプ動作を実現することができる。

〔２〕（制御回路の構成１：クランプ回路のツェナーダイオードを共用（実施の形態１））
項１の半導体装置（１００）において、前記第１クランプ回路は複数の直列接続されたダイオード（ＺＤ１〜ＺＤ５）を含んで構成される。また、前記制御回路は、第４信号線（Ｌ＿ＳＷ）と、前記第４信号線と第１クランプ回路における前記ダイオード間の接続ノードのうちの何れかのノードとの間を接続する信号経路（Ｌ＿ＺＤ、Ｒ３）とを有する。前記制御回路は、更に、前記第４信号線と前記第２信号線との間に接続され、入力された電流に応じて前記第４信号線と前記第２信号線との間に電圧を発生させる電圧発生回路（１３１）と、前記第２抵抗回路と並列に接続される第２スイッチ回路（１３２）とを有する。前記第２スイッチ回路は、前記制御信号が活性化されていない場合にはオフ状態にされ、前記制御信号が活性化されている場合にはオン状態にされる。更に、前記第１スイッチ回路は、前記第４信号線と前記第２信号線との間の電圧が所定の電圧を超えたらオン状態にされる。

項２の半導体装置において、前記制御回路は前記第１信号線からの給電により動作するので、前記制御回路のための動作電源を別途用意する必要がない。これによれば、例えば制御信号の非活性時（通常動作時）に前記第１スイッチ回路をオンさせる駆動電圧を生成するために、別電源を用意する必要がなく、前記第１スイッチ回路の制御が容易となる。また、前記第１クランプ回路における前記ダイオード間の接続ノードと前記第４信号線との間に信号経路を設けることで、第１クランプ回路によるクランプ電圧よりも小さい前記閾値電圧を容易に生成することができる。

〔３〕（電圧発生回路）
項２の半導体装置において、前記電圧発生回路は抵抗素子（Ｒ４）を含む。

これによれば、入力された電流に応じて容易に電圧を発生させることができる。

〔４〕（第１スイッチ回路）
項２又は３の半導体装置において、前記第１スイッチ回路は、前記第１クランプ回路の他端と前記第３信号線との間に接続されるＰチャネル型の第１ＭＯＳトランジスタ（ＤＭＰ１）と、前記第１ＭＯＳトランジスタのゲート電極とソース電極との間に接続される第２抵抗回路（Ｒ２）と、を含む。更に本半導体装置は、前記第１ＭＯＳトランジスタのゲート電極と前記第２信号線との間に接続され、ゲート電極が前記第４信号線に接続されるＮチャネル型の第２ＭＯＳトランジスタ（ＭＮ１）とを含む。

これによれば、オン・オフの制御が容易なスイッチ回路を実現することができる。

〔５〕（信号経路に抵抗挿入）
項２乃至４の何れかの半導体装置において、前記信号経路は抵抗素子（Ｒ３）を含む。

これによれば、制御信号の非活性化時（通常動作時）に前記第１スイッチ回路をオンさせるために前記制御回路で消費される電流を抑えることができ、消費電流の低減に資する。また、前記第１スイッチ回路における前記第２ＭＯＳトランジスタのゲート電極に印加される電圧レベルを下げることができ、前記第２ＭＯＳトランジスタの保護の点で有効である。

〔６〕（テスト端子）
項２乃至５の何れかの半導体装置において、前記制御信号を受けるテスト端子（ＴＩＮ）を更に有する。前記第２スイッチ回路は、前記第４信号線と前記第２信号線との間に接続され、ゲート電極が前記テスト端子と電気的に接続されるＮ型の第３ＭＯＳトランジスタ（ＭＮ２）を有する。

これによれば、テスト端子への信号入力により、容易にアクティブクランプ動作を制限することができる。また、前記第１スイッチ回路をオフさせるために、前記制御信号として、前記第３ＭＯＳトランジスタのスレッショルド電圧以上の電圧を印加すれば足りる。

〔７〕（テスト端子のプルダウン）
項６の半導体装置において、前記テスト端子と前記第２信号線との間に接続されるプルダウン回路（１４）を更に有する。

項７の半導体装置は、前記テスト端子がオープンであったとしても、前記制御信号が非活性な状態として前記制御回路に認識させることができる。すなわち、例えばローレベル（前記第３ＭＯＳトランジスタのスレッショルド電圧以下の電圧レベル）の制御信号をテスト端子に入力しなくとも、半導体装置をアクティブクランプ動作が可能な状態にしておくことが可能となる。これによれば、例えば前記第１外部端子に高電圧ストレスをかけてテストを行う場合以外は、前記制御回路に対する制御を考慮する必要がなく、従来のアクティブクランプ動作の制限機能が無い半導体装置と同様に扱うことが可能となる。すなわち、実使用上、ユーザが第１スイッチ回路のオン・オフの状態を考慮しなくても、ＥＳＤ保護が可能となる。

〔８〕（内部回路）
項１乃至７の何れかの半導体装置において、前記第１信号線と前記第２信号線との間に接続される内部回路（２（２＿１））を更に有する。

これによれば、前記内部回路に前記クランプ電圧よりも大きな電圧を印加するストレステストを行うことが可能となる。これにより、ストレステストの結果に基づいた回路設計が可能となるから、例えば内部回路を構成する回路素子等にオーバースペックの性能を持たせなくても、ストレステストの結果に基づいて内部回路を構成する回路素子等を最適化することができるから、チップコストの削減が可能となる。

〔９〕（電源間のＥＳＤ保護素子）
項８の半導体装置（１０２）において、前記第１外部端子は第１電源電圧の供給を受ける電源端子（ＶＣＣ）であり、前記第２外部端子は前記第１電源電圧より低い第２電源電圧の供給を受ける電源端子（ＶＳＳ）である。

これによれば、電源端子間のＥＳＤ保護回路機能を制限することができるから、例えば、電源端子間に高電圧ストレスをかけて、前記内部回路等のストレステストを行うことができる。

〔１０〕（Ｉ／Ｏ端子のＥＳＤ保護素子）
項８の半導体装置（１０２）において、前記第１外部端子は信号の入力又は出力のためのＩ／Ｏ端子（ＶＲＥＧ）であり、前記第２外部端子は前記Ｉ／Ｏ端子に供給される電圧よりも低い電源電圧の供給を受ける電源端子（ＶＳＳ）である。

これによれば、Ｉ／Ｏ端子と電源端子と間のＥＳＤ保護回路機能を制限することができるから、例えば、Ｉ／Ｏ端子と電源端子と間に高電圧ストレスをかけて、前記内部回路等のストレステストを行うことができる。

〔１１〕（制御回路の構成１：閾値電圧を決めるためのクランプ回路（実施の形態２））
項１の半導体装置（１０１）において、前記第１クランプ回路は、複数の直列接続されたダイオード（ＺＤ１〜ＺＤ５）を含んで構成される。また、前記制御回路は、一端が前記第１信号線に接続され、複数の直列接続されたダイオード（ＺＤＳ１〜ＺＤＳ４）を含んで構成される第２クランプ回路（１５１）と、第４信号線（Ｌ＿ＳＷ）と、前記第２クランプ回路の他端と第４信号線とを接続する信号経路（Ｒ３）と、を有する。更に前記制御回路は、前記第４信号線と前記第２信号線との間に接続され、入力された電流に応じて前記第４信号線と前記第２信号線との間に電圧を発生させる電圧発生回路（１３１）と、前記第２抵抗回路と並列に接続される第２スイッチ回路（１３２）とを有する。また本半導体装置において、前記第２スイッチ回路は、前記制御信号が活性化されていない場合にはオフ状態にされ、前記制御信号が活性化されている場合にはオン状態にされる。前記第１スイッチ回路は、前記第４信号線と前記第２信号線との間の電圧が所定の電圧を超えたらオン状態にされる。更に、前記第２クランプ回路において直列接続されるダイオードの個数は、前記第１クランプ回路において直列接続されるダイオードの個数よりも少なくされる。

これによれば、項２の半導体装置と同様に、前記制御回路のための動作電源を別途用意する必要がなく、前記第１スイッチ回路の制御が容易となる。また、前記第２クランプ回路において直列接続されるダイオードの個数が前記第１クランプ回路において直列接続されるダイオードの個数よりも少なく構成されるから、前記クランプ電圧よりも小さい前記閾値電圧を容易に生成することができる。

〔１２〕（電圧発生回路）
項１１の半導体装置において、前記電圧発生回路は抵抗素子（Ｒ４）を含む。

これによれば、入力された電流に応じて容易に電圧を発生させることができる。

〔１３〕（第１スイッチ回路）
項１１又は１２の半導体装置において、前記第１スイッチ回路は、前記クランプ回路の他端と前記第３信号線との間に接続されるＰチャネル型の第１ＭＯＳトランジスタ（ＤＭＰ１）と、前記第１ＭＯＳトランジスタのゲート電極とソース電極との間に接続される第２抵抗回路（Ｒ２）とを有する。更に本半導体装置は、前記第１ＭＯＳトランジスタのゲート電極と前記第２信号線との間に接続され、ゲート電極が前記第４信号線に接続されるＮチャネル型の第２ＭＯＳトランジスタ（ＭＮ１）と、を含む。

これによれば、オン・オフの制御が容易なスイッチ回路を実現することができる。

〔１４〕（信号経路に抵抗挿入）
項１３の半導体装置において、前記信号経路は、抵抗素子（Ｒ３）を含む。

これによれば、項５の半導体装置と同様に、制御信号の非活性化時（通常動作時）の消費電流の低減に資する。また、前記第２ＭＯＳトランジスタの保護の点で有効である。

〔１５〕（テスト端子）
項１１乃至１４の何れかの半導体装置は、前記制御信号を受けるテスト端子（ＴＩＮ）を更に有する。また、前記第２スイッチ回路は、前記第４信号線と前記第２信号線との間に接続され、ゲート電極が前記テスト端子に接続されるＮ型の第３ＭＯＳトランジスタ（ＭＮ２）を有する。

これによれば、項６の半導体装置と同様に、容易にアクティブクランプ動作を制限することができる。また、前記第１スイッチ回路をオフさせるために、前記制御信号として、前記第３ＭＯＳトランジスタのスレッショルド電圧以上の電圧を印加すれば足りる。

〔１６〕（テスト端子のプルダウン）
項１５の半導体装置は、前記テスト端子と前記第２信号線との間に接続されるプルダウン回路（１４）を更に有する。

これによれば、項７の半導体装置と同様に、前記第１外部端子に高電圧ストレスをかけてテストを行う場合以外は、前記制御回路に対する制御を考慮する必要がなく、従来のアクティブクランプ動作の制限機能が無い半導体装置と同様に扱うことが可能となる。

〔１７〕（ツェナーダイオード）
項２乃至１６の何れかの半導体装置において、前記複数のダイオードは、ツェナーダイオードを含む。

〔１８〕（ＤＭＯＳ）
項２乃至１７の何れかの半導体装置において、前記パワートランジスタは、ＤＭＯＳトランジスタである。

〔１９〕（プリドライバ：ローサイドドライバ）
項１乃至７、及び項１１乃至１８の何れかの半導体装置（２０）は、前記パワートランジスタのオン・オフを指示するゲート制御信号（ＳＬ）に応じて、前記第３信号線に前記パワートランジスタを駆動するための駆動電圧を出力する駆動電圧生成部（２２０）を更に有する。

これによれば、前記パワートランジスタを負荷駆動素子とするドライバ回路（例えばローサイドドライバ回路）においても、アクティブクランプ動作を制限することができる。

〔２０〕（コントロール回路：負荷駆動装置（スクイブドライバ））
項１９の半導体装置において、外部から入力された信号に基づいて、前記ゲート制御信号を生成する制御部（２４）を更に有する。

２．実施の形態の詳細
実施の形態について更に詳述する。

≪実施の形態１≫
図１は、本願の一実施の形態に係る半導体装置を例示するブロック図である。同図に示される半導体装置１００は、例えば、公知のＢｉＣ−ＤＭＯＳプロセスの製造技術によって１個の単結晶シリコンのような半導体基板に形成された高耐圧用の半導体集積回路である。半導体装置１００は、例えば、複数の外部接続端子と、ＥＳＤ保護回路（ＥＳＤ＿ＣＩＲ）１と、ＥＳＤに対する被保護回路としての内部回路（ＩＮ＿ＣＩＲ）２から構成される。図１には、外部接続端子として代表的に、電源端子ＶＨ、ＶＬが図示されている。

電源端子ＶＨは、例えば、比較的高い電源電圧（例えば２５Ｖ程度）が印加される端子である。電源端子ＶＨは、信号線Ｌ＿ＶＨに接続される。電源端子ＶＬは、電源端子ＶＨに供給される電源電圧よりも低い電源電圧が印加される端子であり、例えば、グラウンド電圧（０Ｖ）が印加される。電源端子ＶＬは、信号線Ｌ＿ＶＬに接続される。

内部回路２は、信号線Ｌ＿ＶＨと信号線Ｌ＿ＶＬとの間に接続され、電源端子ＶＨ、ＶＬからの給電により動作する。内部回路２は、例えばレギュレータ等のアナログ回路やロジック回路であるが、電源端子ＶＨ、ＶＬからの給電により動作可能にされる回路であれば、特に制限されない。

ＥＳＤ保護回路１は、電源端子ＶＨと電源端子ＶＬとの間に接続され、内部回路２をＥＳＤから保護する。具体的には、ＥＳＤ保護回路１は、電源端子ＶＨと電源端子ＶＬとの間に接続されるパワートランジスタを備え、電源端子ＶＨと電源端子ＶＬとの間の電圧が所定の閾値電圧を超えたら上記パワートランジスタをオンさせるアクティブクランプ動作により、電源端子ＶＨの電圧上昇を抑え、内部回路２に耐圧を超えるような電圧が印加されることを防止する。ＥＳＤ保護回路１は、上記の機能に加え、アクティブクランプ動作を無効にする機能を更に備える。以下、ＥＳＤ保護回路１について詳細に説明する。

図１に示されるように、ＥＳＤ保護回路１は、例えば、パワートランジスタＤＭＮＬ、クランプ回路１０、第１プルダウン回路１１、第１スイッチ回路１２、スイッチ制御回路１３、第２プルダウン回路１４、及びテスト端子ＴＩＮから構成される。

出力段のパワートランジスタＤＭＮＬは、例えばＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）であり、高耐圧のトランジスタである。パワートランジスタＤＭＮＬのドレイン電極は信号線Ｌ＿ＶＨに接続され、ソース電極は信号線Ｌ＿ＶＬに接続される。また、パワートランジスタＤＭＮＬのゲート電極は信号線Ｌ＿ＬＧに接続される。

プルダウン回路１１は、パワートランジスタＤＭＮＬのゲート・ソース間に接続され、ゲート電極の電荷を放電する機能を備えるとともに、入力された電流に応じてプルダウン回路１１の両端子間に電圧を発生させるインピーダンスを有する。プルダウン回路１１は、例えば、信号線Ｌ＿ＬＧと信号線Ｌ＿ＶＬとの間に接続された抵抗素子Ｒ１から構成される。これにより、半導体装置１００に電源電圧が供給されていない状態でも、パワートランジスタＤＭＮＬは静的にオフ状態を保つ。

クランプ回路１０は、パワートランジスタＤＭＮＬのドレイン・ゲート間をクランプするための回路である。クランプ回路１０は、例えば、パワートランジスタＤＭＮＬのドレイン・ゲート間に配置された、直列接続された複数のツェナーダイオードＺＤ１〜ＺＤｎ（ｎは２以上の整数）から構成される。直列接続されるツェナーダイオードＺＤ１〜ＺＤｎの個数は、設定したいクランプ電圧の値に応じて調整可能である。同図では、５つのツェナーダイオードＺＤ１〜ＺＤ５が直列接続される場合が例示されている。

第１スイッチ回路１２は、信号線Ｌ＿ＶＨから信号線Ｌ＿ＬＧに至る電流経路の形成と遮断を制御する。第１スイッチ回路１２は、例えば、Ｐ型のＭＯＳトランジスタＤＭＰ１と、抵抗素子Ｒ２と、Ｎ型のＭＯＳトランジスタＭＮ１とから構成される。ＭＯＳトランジスタＤＭＰ１は、例えば高耐圧のＰ型のＤＭＯＳである。ＭＯＳトランジスタＤＭＰ１のソース電極はツェナーダイオードＺＤ５のアノード側に接続され、ドレイン電極は信号線Ｌ＿ＬＧに接続される。抵抗素子Ｒ２は、ＭＯＳトランジスタＤＭＰ１のゲート電極とソース電極との間に接続される。ＭＯＳトランジスタＭＮ１は、例えばＮ型のＭＯＳトランジスタである。ＭＯＳトランジスタＭＮ１のドレイン電極はＭＯＳトランジスタＭＰ１のゲート電極に接続され、ソース電極は信号線Ｌ＿ＶＬに接続され、ゲート電極は信号線Ｌ＿ＳＷに接続される。

第１スイッチ回路１２は、ＭＯＳトランジスタＭＮ１のゲート・ソース間にＭＯＳトランジスタＭＮ１のスレッショルド電圧を超える電圧が印加されると、ＭＯＳトランジスタＭＮ１がオンすることでＭＯＳトランジスタＤＭＰ１がオンし、クランプ回路１０とパワートランジスタＤＭＮＬのゲート電極（信号線Ｌ＿ＬＧ）との間に電流経路を形成する。これにより、パワートランジスタＤＭＮＬによるアクティブクランプ動作が可能となる。他方、ＭＯＳトランジスタＭＮ１のゲート・ソース間の電圧がＭＯＳトランジスタＭＮ１のスレッショルド電圧より低い状態では、ＭＯＳトランジスタＭＮ１がオフとなり、ＭＯＳトランジスタＤＭＰ１もオフする。これにより、クランプ回路１０とパワートランジスタＤＭＮＬのゲート電極との接続が遮断されるため、電端端子ＶＨの電圧が上昇してもパワートランジスタＤＭＮＬのゲート電圧は上がらず、アクティブクランプ動作は行われない。

図２は、パワートランジスタＤＭＮＬの破壊耐圧Ｂｖｄｓ及び絶対最大定格電圧Ａｖｄｓと、クランプ電圧ＶＣＬＰとの関係を例示する説明図である。同図には、パワートランジスタＤＭＮＬのゲート・ソース間電圧ＶＧＳを０Ｖ、２Ｖ、４Ｖ、８Ｖにしたときの夫々のＩｄ−Ｖｄｓ特性４０１〜４０４が例示される。同図において、パワートランジスタＤＭＮＬのドレイン・ソース間の破壊耐圧ＢＶｄｓの特性が参照符号４００で示される。また、同図には、アクティブクランプ動作によるパワートランジスタＤＭＮＬの動作負荷線４０５が例示される。

図２の参照符号４００に示されるように、パワートランジスタＤＭＮＬの破壊耐圧Ｂｖｄｓは、ゲート・ソース間電圧ＶＧＳによって変化し、ゲート電圧が高くなるほど低くなる特性となる。これは、ドレイン・ソース間電圧ｖｄｓが真の破壊耐圧に達する前に、寄生ＮＰＮが動作することにより、ドレイン電流ｉｄが増加することで破壊し易くなるからである。

図２を用いて、第１スイッチ回路１２がオン状態にされているときのパワートランジスタＤＭＮＬの動作について説明する。例えば、電源端子ＶＨに電流ノイズが発生すると、パワートランジスタＤＭＮＬのドレイン・ソース間電圧ｖｄｓ（電源端子ＶＨの電圧）が上昇する。図２の参照符号４０５に示されるように、ドレイン・ソース間電圧ｖｄｓが、絶対最大定格Ａｖｄｓを超えない範囲では、パワートランジスタＤＭＮＬは静的にオフ状態を保ち、パワートランジスタＤＭＮＬには電流が流れない。このとき、電流ノイズは、電源端子ＶＨの外部に接続された外部保護デバイス（外部容量や外部ツェナーダイオード等）によって吸収される。更に電流ノイズが大きくなると、パワートランジスタＤＭＮＬのドレイン・ソース間電圧ｖｄｓが更に上昇する。そして、参照符号４０５に示されるように、ドレイン・ソース間電圧ｖｄｓがクランプ回路１０によるクランプ電圧ＶＣＬＰ（ツェナーダイオードＺＤ１〜ＺＤ５の５個分のツェナー電圧）を超えると、パワートランジスタＤＭＮＬのゲート電圧が上昇し、パワートランジスタＤＭＮＬはドレイン電流ｉｄを流し始める。このとき、クランプ回路１０と抵抗素子Ｒ１とパワートランジスタＤＭＮＬとの間でフィードバックループが形成されるため、パワートランジスタＤＭＮＬのドレイン・ソース間ｖｄｓは、ツェナーダイオードＺＤ１〜ＺＤ５と、抵抗素子Ｒ１の抵抗値と、パワートランジスタＤＭＮＬのゲート・ソース間電圧ＶＧＳにより決定される。したがって、電流（ドレイン電流ｉｄ）の上昇につれて、パワートランジスタＤＭＮＬのドレイン・ソース間電圧ｖｄｓも上昇する。その後、更に電流ノイズが大きくなり、ドレイン・ソース間電圧ｖｄｓが上昇すると、クランプ回路１０を介してゲート・ソース間電圧ＶＧＳも更に上昇する。そして、参照符号４０５で示されるように、ドレイン・ソース間電圧ｖｄｓが破壊電圧Ｂｖｄｓ１に達したところで、パワートランジスタＤＭＮＬは破壊に至る。

半導体装置１００の動作を保証するため、絶対最大定格電圧Ａｖｄｓよりも低い電圧範囲ではアクティブクランプ動作が開始されてはならない。そのため、ＥＳＤ保護回路１のアクティブクランプ動作の開始を決定する電圧となるクランプ電圧ＶＣＬＰは、絶対最大定格電圧Ａｖｄｓよりも高い電圧値とされる。また、アクティブクランプ動作は、パワートランジスタＤＭＮＬのドレイン・ソース間電圧ｖｄｓが破壊耐圧Ｂｖｄｓ１に達する前に開始されなければならないので、クランプ電圧ＶＣＬＰは、破壊耐圧ＢＶｄｓの特性４００よりも低い電圧範囲の電圧値とされる。したがって、図２に示されるように、クランプ電圧ＶＣＬＰは、パワートランジスタＤＭＮＬのドレイン・ソース間の絶対最大定格電圧Ａｖｄｓよりも大きく、パワートランジスタＤＭＮＬのドレイン・ソース間の破壊耐圧Ｂｖｄｓよりも小さい電圧とされる。クランプ電圧ＶＣＬＰは、主にクランプ回路１０におけるツェナーダイオードＺＤ１〜ＺＤｎの段数に依存するため、ツェナーダイオードＺＤ１〜ＺＤｎの段数を調整することにより所望の電圧値となるように設定される。

アクティブクランプ動作の有効・無効は、テスト端子ＴＩＮの信号レベルに応じてスイッチ制御回路１３が第１スイッチ回路１２のオン・オフを制御することにより決定される。

テスト端子ＴＩＮは、ＥＳＤ保護回路１によるアクティブクランプ動作の有効・無効を指示する制御信号ＳＴを受ける端子である。テスト端子ＴＩＮは、例えば、半導体基板上に形成されたテスト用の電極（ＰＡＤ）であり、例えばウェハテスト等においてプローブ針が接触されることにより、制御信号ＳＴが入力される。なお、特に制限されないが、テスト端子ＴＩＮは、外部端子として半導体装置の外には現れない。制御信号ＳＴは、例えば、アクティブクランプ動作の無効を指示する場合には、ハイ（Ｈｉｇｈ）レベルにされ、アクティブクランプ動作の有効を指示する場合には、制御信号ＳＴはロー（Ｌｏｗ）レベルにされる。

テスト端子ＴＩＮと信号線Ｌ＿ＶＬとの間には、第２プルダウン回路１４が接続される。第２プルダウン回路１４は、例えば抵抗素子Ｒ５から構成される。これによれば、テスト端子ＴＩＮにテスト信号ＳＴが印加されない場合、テスト端子ＴＩＮの電圧をローレベル（グラウンド電位）に維持し、スイッチ制御回路１３におけるＭＯＳトランジスタＭＮ２は、静的にオフ状態が保たれる。

スイッチ制御回路１３は、テスト信号ＳＴが活性化されていない場合（例えば、テスト信号ＳＴがローレベル、又はテスト信号ＳＴが印加されていない場合）、電源端子ＶＨの電圧（信号線Ｌ＿ＶＨの電圧）が閾値電圧ＶＳＯＮを超えているか否かにより第１スイッチ回路１２のオン・オフを制御する。他方、テスト信号ＳＴが活性化されている場合（例えば、テスト信号ＳＴがハイレベルである場合）、スイッチ制御回路１３は、電源端子ＶＨ（信号線Ｌ＿ＶＨ）の電圧によらず第１スイッチ回路１２のオフ状態を維持する。閾値電圧ＶＳＯＮは、図２に示されるように、クランプ電圧ＶＣＬＰよりも低い電圧とされる。これにより、電源端子ＶＨの電圧がクランプ回路１０によるクランプ電圧ＶＣＬＰに達する前に第１スイッチ回路１２をオンさせておくことができ、アクティブクランプ動作を確実に行わせることができる。

具体的には、スイッチ制御回路１３は、抵抗素子Ｒ３、電圧発生回路１３１、及び第２スイッチ回路１３２から構成される。図１に示されるように、抵抗素子Ｒ３の一端はクランプ回路１０におけるツェナーダイオードＺＤ１〜ＺＤ５間の接続ノード（信号線Ｌ＿ＺＤ）に接続され、抵抗素子Ｒ３の他端は信号線Ｌ＿ＳＷに接続される。特に制限されないが、図１では、抵抗素子Ｒ３の一端が、ツェナーダイオードＺＤ４とツェナーダイオードＺＤ５との接続ノードに接続される場合が例示される。電圧発生回路１３１は、信号線Ｌ＿ＳＷと信号線Ｌ＿ＶＬとの間に接続され、入力された電流に応じて信号線Ｌ＿ＳＷと信号線Ｌ＿ＶＬとの間に電圧を発生させる。電圧発生回路１３１は、例えば、信号線Ｌ＿ＳＷと信号線Ｌ＿ＶＬとの間に接続された抵抗素子Ｒ４から構成される。第２スイッチ回路１３２は、電圧発生回路１３１と並列に接続される。例えば、第２スイッチ回路１３２は、ＭＯＳトランジスタＭＮ２から構成される。ＭＯＳトランジスタＭＮ２は、例えばパワートランジスタＤＭＮＬよりも耐圧の低いＮ型のＭＯＳトランジスタである。ＭＯＳトランジスタＭＮ２は、トレイン電極が信号線Ｌ＿ＳＷに接続され、ソース電極が信号線Ｌ＿ＶＬに接続され、ゲート電極がテスト端子ＴＩＮに接続される。

スイッチ制御回路１３における閾値電圧ＶＳＯＮは、主に、信号線Ｌ＿ＶＨと信号線Ｌ＿ＺＤとの間に直列接続されたツェナーダイオードＺＤ１〜ＺＤ４のツェナー電圧によって決定される。例えば、電源端子ＶＨの電圧が上昇し、ツェナーダイオードＺＤ１〜ＺＤ４の４個分のツェナー電圧よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤ１〜ＺＤ４を介して抵抗素子Ｒ３及び抵抗素子Ｒ４に電流が流れることで信号線Ｌ＿ＳＷの電圧が上昇し、ＭＯＳトランジスタＭＮ１をオンさせる。これにより、電源端子ＶＨの電圧がクランプ電圧ＶＣＬＰ（ツェナーダイオードＺＤ１〜ＺＤ５の５個分のツェナー電圧）に達する前に第１スイッチ回路１２をオンさせることができる。

次に、ＥＳＤ保護回路１について、アクティブクランプ動作を有効にした場合と無効にした場合に分けて、その動作を詳細に説明する。

図３は、アクティブクランプ動作を有効にした場合のＥＳＤ保護回路１の動作を説明するための説明図である。同図に示されるように、アクティブクランプ動作を有効にする場合、テスト端子ＴＩＮに制御信号ＳＴを入力せず、テスト端子ＴＩＮをオープンとする。なお、テスト端子ＴＩＮをオープンにせず、テスト端子ＴＩＮにローレベル（ＭＯＳトランジスタのスレッショルド電圧よりも低い）電圧を入力しても良い。

テスト端子ＴＩＮをオープンとすると、ＭＯＳトランジスタＭＮ２のゲート電極は抵抗素子Ｒ５によりプルダウンされているため、ＭＯＳトランジスタＭＮ２はオフ状態が維持される。この状態で、例えば外部端子ＶＨに電流ノイズが印加されると、信号線Ｌ＿ＶＨの電圧が上昇する。信号線Ｌ＿ＶＨの電圧が閾値電圧ＶＳＯＮを超えると、スイッチ制御回路１３は第１スイッチ回路１２をオンさせる。具体的には、電源端子ＶＨの電圧がツェナーダイオードＺＤ１〜ＺＤ４の４個分のツェナー電圧よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤ１〜ＺＤ４を介して抵抗素子Ｒ３に電流が流れる。抵抗素子Ｒ３に流れこんだ電流は抵抗素子Ｒ４を介して信号線Ｌ＿ＶＬに流れる。このとき、ＭＯＳトランジスタＭＮ２がオンしていないため、ＭＯＳトランジスタＭＮ２には電流が流れない。抵抗素子Ｒ４に電流が流れることにより、抵抗素子Ｒ４の両端に電圧降下が発生し、信号線Ｌ＿ＳＷの電圧が上昇する。信号線Ｌ＿ＳＷの電圧がＭＯＳトランジスタＭＮ１のスレッショルド電圧を超えると、ＭＯＳトランジスタＭＮ１がオンし、ＭＯＳトランジスタＤＭＰ１のゲート電極と信号線Ｌ＿ＬＶとの間がシャントされ、ＭＯＳトランジスタＤＭＰ１がオンする。これにより、第１スイッチ回路１２はオン状態となる。その後、更に電源端子ＶＨの電圧が上昇し、ツェナーダイオードＺＤ１〜ＺＤ５の５個分のツェナー電圧よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤ１〜ＺＤ５とＭＯＳトランジスタＤＭＰ１を介して抵抗素子Ｒ１に電流が流れる。これにより、抵抗素子Ｒ１に電圧降下が発生し、パワートランジスタＤＭＮＬのゲート電圧が上昇する。パワートランジスタＤＭＮＬのゲート電圧がパワートランジスタＤＭＮＬのスレッショルド電圧を超えると、パワートランジスタＤＭＮＬがオンし、信号線Ｌ＿ＶＨからパワートランジスタＤＭＮＬと外部端子ＶＬとを介してグラウンドノードに電流が流れる。これにより、電源端子ＶＨの電圧上昇が抑えられる。その後は、図２において前述したように、電流の増加に応じてパワートランジスタＤＭＮＬのドレイン・ソース間電圧が上昇し、破壊耐圧Ｂｖｄｓ１に達するまで電流の吸収が行われる。

上記のように、スイッチ制御回路１３は、ツェナーダイオードＺＤ１〜ＺＤ４を介した信号線Ｌ＿ＶＨからの給電により動作するので、例えば制御信号ＳＴの非活性時に第１スイッチ回路１２をオンさせる駆動電圧を生成するために別電源を用意する必要がなく、第１スイッチ回路１２のオン・オフの制御が容易となる。また、スイッチ制御回路１３は、ツェナーダイオード（ＺＤ１〜ＺＤ５）間の接続ノードと信号線Ｌ＿ＳＷとの間に信号経路を設ける構成とされるから、クランプ電圧ＶＣＬＰよりも低い閾値電圧ＶＳＯＮを容易に得ることができ、後述する実施の形態２のクランプ回路１５１のようにツェナーダイオードＺＤＳ１〜ＺＤＳ４を別途用意する必要がなく、チップ面積の増大を抑えることができる。また、電源端子ＶＨの電圧がクランプ電圧ＶＣＬＰに達する前に第１スイッチ回路１２をオンさせておくことができるので、アクティブクランプ動作を確実に行わせることが可能となる。閾値電圧ＶＳＯＮはクランプ電圧ＶＣＬＰよりも小さい値であれば、特に制限されない。例えば、閾値電圧ＶＳＯＮを電源端子ＶＨの絶対最大定格電圧Ａｖｄｓ付近に設定することで、電源端子ＶＨの電圧が絶対最大定格Ａｖｄｓ付近まで上昇するまでは抵抗素子Ｒ３、Ｒ４に電流が流れないようにすることができる。これにより、通常動作時（例えば、絶対最大定格Ａｖｄｓ以下の電圧範囲）の消費電力を抑えることができる。逆に、閾値電圧ＶＳＯＮをより低く設定すれば、より早い段階で第１スイッチ回路１２をオンさせておくことができるので、例えば高速の電流ノイズが電源端子ＶＨに印加された場合であっても、アクティブクランプ動作を開始するタイミングを遅らすことなく、電圧上昇を抑えることができる。なお、閾値電圧ＶＳＯＮを低くするためには、抵抗素子Ｒ３の接続先を、図１に示されるツェナーダイオードＺＤ４とＺＤ５の接続ノードから、例えばツェナーダイオードＺＤ３とＺＤ４との接続ノードやツェナーダイオードＺＤ２とＺＤ３との接続ノード等に変更すれば良い。更に、ツェナーダイオード間の接続ノード（信号線Ｌ＿ＺＤ）と信号線Ｌ＿ＳＷとの間の信号経路に抵抗素子Ｒ３を挿入することで、ＭＯＳトランジスタＭＮ１のゲート電極に印加される電圧レベルを下げることができ、ＭＯＳトランジスタＭＮ１の保護点で有効である。また、抵抗素子Ｒ３により、ツェナーダイオードＺＤ１〜ＺＤ４から信号線Ｌ＿ＳＷに流れ込む電流量を制限することができ、消費電流の低減に資する。

図４は、アクティブクランプ動作を無効にした場合のＥＳＤ保護回路１の動作を説明するための説明図である。同図には、例えば、半導体装置１００のウェハテストにおいて、外部端子ＶＨにクランプ回路１０によるクランプ電圧を超えるような高電圧ストレスをかけて内部回路２のストレステストを行う場合が例示される。

図４に示されるように、制御信号ＳＴとして、テスト端子ＴＩＮにＭＯＳトランジスタＭＮ２のスレッショルド電圧よりも大きい電圧ＶＳＴを印加する。これにより、ＭＯＳトランジスタＭＮ２がオンし、信号線Ｌ＿ＳＷと信号線Ｌ＿ＶＬとの間（第１スイッチ回路１２におけるＭＯＳトランジスタＭＮ１のゲート・ソース間）がシャントされるため、ＭＯＳトランジスタＤＭＰ１はオフ状態にされる。このとき、パワートランジスタＤＭＮＬは抵抗素子Ｒ１により、オフ状態が保たれる。次に、外部端子ＶＨに電圧を印加し、その電圧が閾値電圧ＶＳＯＮ（ツェナーダイオードＺＤ１〜ＺＤ４の４個分のツェナー電圧）よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤ１〜ＺＤ４を介して抵抗素子Ｒ３に電流が流れる。抵抗素子Ｒ３に流れる電流は、ＭＯＳトランジスタＭＮ２がオンしているため、抵抗素子Ｒ４には流れず、ＭＯＳトランジスタＭＮ２を介して信号線Ｌ＿ＶＬに流れ込む。これにより、第１スイッチ回路１２におけるＭＯＳトランジスタＭＮ１のオフ状態が維持されるため、電源端子ＶＨにクランプ電圧ＶＣＬＰを超える電圧が印加されても抵抗素子Ｒ１に電流が流れず、パワートランジスタＤＭＮＬのゲート電圧は持ち上がらない。これにより、パワートランジスタＤＭＮＬを活性化させることなく、内部回路２に高電圧ストレスをかけることが可能となる。

以上、実施の形態１に係る半導体装置１００によれば、制御信号ＳＴを活性化させることで、第１スイッチ回路１２がオフとなり、電源端子ＶＨからクランプ回路１０を経由して信号線Ｌ＿ＬＧに至る電流経路を遮断することができるから、パワートランジスタＤＭＮＬによるアクティブクランプ動作を制限することができる。これにより、電源端子ＶＨにクランプ回路１０によるクランプ電圧ＶＣＬＰを超えるような高電圧を印加しても、パワートランジスタＤＭＮＬが活性化されて過電流が流れることがないので、パワートランジスタＤＭＮＬや配線等にダメージを与えることなく、内部回路２やパワートランジスタＤＭＮＬに高電圧ストレスをかけることが可能となる。これによれば、例えば、製品仕様上要求される耐圧を満足させるために、十分な高電圧ストレス環境下でのスクリーニングの結果を用いてトランジスタサイズ等を最適化する設計手法を採用することができるから、従来のようにパワートランジスタＤＭＮＬや内部回路２を構成する回路素子等にオーバースペックの性能を持たせるように設計する必要がなくなり、チップコストの低減に資する。また、半導体装置１００によれば、制御信号ＳＴの非活性状態にしておくことで電源端子ＶＨの電圧がクランプ電圧ＶＣＬＰまで上昇する前に第１スイッチ回路１２をオン状態しておくことができるから、従来のＥＳＤ保護回路と同様に、通常使用時には安定したアクティブクランプ動作を実現することができる。また、半導体装置１００は、テスト端子ＴＩＮに第２プルダウン回路１４が接続されているので、高電圧ストレスをかけてテストを行う場合以外はスイッチ制御回路１３に対する制御を考慮する必要がなく、従来のアクティブクランプ動作の制限機能が無い半導体装置と同様に扱うことが可能となる。すなわち、実使用上、ユーザが第１スイッチ回路１２のオン・オフの状態を考慮しなくても、ＥＳＤ保護が可能となる。

≪実施の形態２≫
図５は、実施の形態２に係る半導体装置を例示するブロック図である。

同図に示される半導体装置１０１におけるＥＳＤ保護回路４は、実施の形態１に係るＥＳＤ保護回路１と第１スイッチ回路１２のオン・オフを制御するスイッチ制御回路の構成が異なる。その他の構成は、半導体装置１００と同様であり、同図において、図１の半導体装置１００と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。

半導体装置１０１は、スイッチ制御回路１３の代わりにスイッチ制御回路１５を備える。スイッチ制御回路１５は、例えば、クランプ回路１５１と、抵抗素子Ｒ３と、電圧発生回路１３１と、第２スイッチ回路１３２と、から構成される。クランプ回路１５１は、例えば、直列接続された複数のツェナーダイオードＺＤＳ１〜ＺＤＳｍ（ｍは２以上の整数）から構成される。同図では、特に制限されないが、４つのツェナーダイオードＺＤＳ１〜ＺＤＳ４が直列接続される場合が例示されている。直列接続されたツェナーダイオードＺＤＳ１〜ＺＤＳ４において、ツェナーダイオードＺＤＳ１のカソード側が信号線Ｌ＿ＶＨに接続され、ツェナーダイオードＺＤＳ４のアノード側が抵抗素子Ｒ３に接続される。電圧発生回路１３１及び第２スイッチ回路１３２の接続関係は、スイッチ制御回路１３と同様である。

スイッチ制御回路１５は、スイッチ制御回路１３と同様に、ＭＯＳトランジスタＭＮ２がオフ状態であるとき、電源端子ＶＨの電圧（信号線Ｌ＿ＶＨの電圧）が閾値電圧ＶＳＯＮを超えたら、第１スイッチ回路１２におけるＭＯＳトランジスタＭＮ１をオンさせる。スイッチ制御回路１５における閾値電圧ＶＳＯＮは、主にツェナーダイオードＺＤＳ１〜ＺＤＳ４のツェナー電圧によって決定される。クランプ回路１５１において直列接続されるツェナーダイオードＺＤＳ１〜ＺＤＳｍの個数は、クランプ回路１０において直列接続されるツェナーダイオードＺＤ１〜ＺＤｎの個数よりも少なくされる。これにより、電源端子ＶＨの電圧がクランプ回路１０によるクランプ電圧ＶＣＬＰに達する前に、第１スイッチ回路１２をオンさせることができる。閾値電圧ＶＳＯＮの大きさは、クランプ回路１５１におけるツェナーダイオードの段数を調整することで容易に調整することができる。

アクティブクランプ動作を有効にした場合、ＥＳＤ保護回路４は以下のように動作する。

例えば、テスト端子ＴＩＮに制御信号ＳＴを入力せず、テスト端子ＴＩＮをオープン状態とした場合、ＭＯＳトランジスタＭＮ２のゲート電極は抵抗素子Ｒ５によりプルダウンされているため、ＭＯＳトランジスタＭＮ２はオフ状態が維持される。この状態で、例えば外部端子ＶＨに電流ノイズが印加されると、信号線Ｌ＿ＶＨの電圧が上昇する。信号線Ｌ＿ＶＨの電圧が更に上昇し、閾値電圧ＶＳＯＮを超えると、スイッチ制御回路１５は第１スイッチ回路１２をオンさせる。具体的には、電源端子ＶＨの電圧がクランプ回路１５１のツェナーダイオードＺＤＳ１〜ＺＤＳ４の４個分のツェナー電圧よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤＳ１〜ＺＤＳ４を介して抵抗素子Ｒ３に電流が流れる。抵抗素子Ｒ３に流れこんだ電流は、ＭＯＳトランジスタＭＮ２がオンしていないため、抵抗素子Ｒ４を介して信号線Ｌ＿ＶＬに流れる。これにより、抵抗素子Ｒ４の両端に電圧が発生し、信号線Ｌ＿ＳＷの電圧が上昇する。信号線Ｌ＿ＳＷの電圧がＭＯＳトランジスタＭＮ１のスレッショルド電圧を超えると、ＭＯＳトランジスタＭＮ１がオンし、ＭＯＳトランジスタＤＭＰ１のゲート電極と信号線Ｌ＿ＬＶとの間がシャントされ、ＭＯＳトランジスタＤＭＰ１がオンする。これにより、第１スイッチ回路１２はオン状態となる。その後、更に電源端子ＶＨの電圧が上昇し、クランプ回路１０のツェナーダイオードＺＤ１〜ＺＤ５の５個分のツェナー電圧よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤ１〜ＺＤ５とＭＯＳトランジスタＤＭＰ１を介して抵抗素子Ｒ１に電流が流れる。これにより、抵抗素子Ｒ１に電圧降下が発生し、パワートランジスタＤＭＮＬのゲート電圧が上昇する。パワートランジスタＤＭＮＬのゲート電圧がパワートランジスタＤＭＮＬのスレッショルド電圧を超えると、パワートランジスタＤＭＮＬがオンし、信号線Ｌ＿ＶＨからパワートランジスタＤＭＮＬと電源端子ＶＬとを介してグラウンドノードに電流が流れる。これにより、電源端子ＶＨの電圧上昇が抑えられる。

アクティブクランプ動作を無効にした場合、ＥＳＤ保護回路４は以下のように動作する。

例えば、制御信号ＳＴとして、テスト端子ＴＩＮにＭＯＳトランジスタＭＮ２のスレッショルド電圧よりも大きい電圧ＶＳＴを印加する。これにより、ＭＯＳトランジスタＭＮ２がオンし、信号線Ｌ＿ＳＷと信号線Ｌ＿ＶＬとの間（第１スイッチ回路１２におけるＭＯＳトランジスタＭＮ１のゲート・ソース間）がシャントされるため、ＭＯＳトランジスタＤＭＰ１はオフ状態にされる。このとき、パワートランジスタＤＭＮＬは抵抗素子Ｒ１により、オフ状態にされる。次に、外部端子ＶＨに電圧を印加し、その電圧が閾値電圧ＶＳＯＮ（ツェナーダイオードＺＤＳ１〜ＺＤＳ４の４個分のツェナー電圧）よりも大きくなると、信号線Ｌ＿ＶＨからツェナーダイオードＺＤＳ１〜ＺＤＳ４を介して抵抗素子Ｒ３に電流が流れる。抵抗素子Ｒ３に流れる電流は、ＭＯＳトランジスタＭＮ２がオンしているため、抵抗素子Ｒ４には流れず、ＭＯＳトランジスタＭＮ２を介して信号線Ｌ＿ＶＬに流れ込む。これにより、第１スイッチ回路１２におけるＭＯＳトランジスタＭＮ１のオフ状態が維持されるため、外部端子ＶＨにクランプ電圧ＶＣＬＰを超える電圧が印加されても抵抗素子Ｒ１に電流が流れず、パワートランジスタＤＭＮＬのゲート電圧は持ち上がらない。これにより、パワートランジスタＤＭＮＬを活性化させることなく、内部回路２に高電圧ストレスをかけることができる。

以上、実施の形態２に係る半導体装置１０１によれば、半導体装置１００と同様に、パワートランジスタＤＭＮＬによるアクティブクランプ動作を制限することができる。また、半導体装置１０１におけるスイッチ制御回路１５によれば、前述のスイッチ制御回路１３と同様に、スイッチ制御回路１５のための動作電源を別途用意する必要がなく、第１スイッチ回路１２のオン・オフの制御が容易となる。

≪実施の形態３≫
実施の形態３では、前述のＥＳＤ保護回路１を適用した半導体装置の例として、高電圧電源から電圧を生成するレギュレータ回路を備える半導体装置を示す。

図６は、実施の形態３に係る半導体装置を例示するブロック図である。

同図に示される半導体装置１０２は、被保護回路としてのレギュレータ回路２＿１と、高電圧の電源の供給を受ける電源端子ＶＣＣと、接地電位の供給を受けるグラウンド端子ＶＳＳと、レギュレータ回路２＿１によって生成された電圧を出力するための外部端子ＶＲＥＧと、ＥＳＤ保護回路（ＥＳＤ＿ＣＩＲ）１＿１、１＿２を備える。

レギュレータ回路２＿１は、例えば、前述の図１における内部回路２に対応され、ＥＳＤの被保護対象となる回路である。レギュレータ回路２＿１は、電源端子ＶＣＣに供給された高電圧電源からの給電により動作する。レギュレータ２＿１は、外部端子ＶＲＥＧの電圧を分圧抵抗Ｒ１０〜Ｒ１３によって分圧してオペアンプＯＰによりモニタし、フィードバック制御を行うことで、レギュレーションされた電圧を生成する。したがって、外部端子ＶＲＥＧは、レギュレーションされた電圧を出力する出力端子であるとともに、出力電圧をモニタする入力端子でもある。レギュレータ回路２＿１の外部端子ＶＲＥＧに接続される信号経路には、逆バイアスされた高耐圧のダイオードＤＨが接続される。これにより、外部端子ＶＲＥＧに対する正サージに対して電源への電流逆流を防ぐ。また、オペアンプＯＰの入力は、分圧抵抗Ｒ１０〜Ｒ１３によって分圧することで保護される。これにより、オペアンプＯＰの入力は、高耐圧のＤＭＯＳではなく、ＣＭＯＳ素子で構成することができる。更に、レギュレータ回路２０１において、Ｐ型のトランジスタＤＭＰ３、ＤＭＰ４と、Ｎ型のトランジスタＤＭＮ２とをＥＳＤ保護回路１＿１、１＿２のクランプ電圧ＶＣＬＰよりも高耐圧な素子（ＤＭＯＳ）で構成することでサージによる破壊から保護される。

ＥＳＤ保護回路１＿２は、電源端子ＶＣＣとグラウンド端子ＶＳＳとの間に接続されるＥＳＤ保護素子である。ＥＳＤ保護回路１＿１は、外部端子ＶＲＥＧとグラウンド端子ＶＳＳとの間に接続されるＥＳＤ保護素子である。ＥＳＤ保護回路１＿１、１＿２は、図１に例示したＥＳＤ保護回路１と同様の回路構成とされる。例えば、ＥＳＤ保護回路１＿１における信号線Ｌ＿ＶＨは外部端子ＶＲＥＧに接続され、ＥＳＤ保護回路１＿１における信号線Ｌ＿ＶＬはグラウンド端子ＶＳＳに接続される。また、ＥＳＤ保護回路１＿２における信号線Ｌ＿ＶＨは電源端子ＶＣＣに接続され、ＥＳＤ保護回路１＿１における信号線Ｌ＿ＶＬはグラウンド端子ＶＳＳに接続される。その他の回路定数等は適宜必要に応じて調整される。

以上実施の形態３に係るＥＳＤ保護回路１＿１、１＿２によれば、ＥＳＤ保護回路１と同様に、制御信号ＳＴによりアクティブクランプ動作を無効にすることができるので、ＶＣＣ・ＶＳＳ間及びＶＲＥＧ・ＶＳＳ間にクランプ電圧ＶＣＬＰを超える高電圧を印加することが可能となる。これにより、十分な高電圧ストレス環境下でのレギュレータ回路２＿１のストレステストが可能となる。

≪実施の形態４≫
実施の形態４では、アクティブクランプ動作が可能な半導体装置の別の例として、負荷駆動回路（ローサイドドライバ回路）を示す。

図７は、実施の形態４に係る半導体装置を例示するブロック図である。同図に示されるシステムＵ１は、例えば自動車の制御システムの一部であって、自動車における運転席のエアバックや助手席のエアバック等の作動を制御するエアバック制御システムである。

エアバック制御システム（ＳＹＳ＿ＡＩＲＢＡＧ）Ｕ１は、例えば、ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｔｒｏｌ ｕｎｉｔ）５０、センサ部（ＳＮＳＲ）６０、及びエアバックユニット３から構成される。センサ部６０は、例えば車両への衝撃を検出するトリガセンサや加速度センサ等を含んで構成されるセンサ群である。センサ部６０から出力される検出信号は、特に制限されないが、図示されないフィルタ回路等を介してＥＣＵ５０に入力される。エアバックユニット３は、エアバック３１とエアバックを展開させるための点火装置（スクイブ）３０等から構成される。

ＥＣＵ５０は、センサ部６０からの検出信号を受けてエアバックユニット３の作動を制御するため制御装置である。ＥＣＵ５０は、例えば、マイクロコントローラ（ＭＰＵ）４０とスクイブドライバ回路２０を含んで構成された半導体装置である。マイクロコントローラ４０とスクイブドライバ回路２０とは、特に制限されないが、別個の半導体チップに構成される。例えば、マイクロコントローラ４０は、例えば公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路であり、スクイブドライバ回路２０は、例えば、公知のＢｉＣ−ＤＭＯＳプロセスの製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路である。

マイクロコントローラ４０は、センサ部６０から出力された検出信号に基づいて各種の演算処理を行い、演算結果に基づいて生成した制御信号を出力する。スクイブドライバ回路２０は、マイクロコントローラ４０から出力された制御信号とセンサ部６０からの検出信号とを入力し、エアバックユニット３の作動を制御する。具体的には、スクイブドライバ回路２０は、マイクロコントローラ４０からの制御信号とセンサ部６０からの検出信号とに応じて、エアバックユニット３におけるスクイブ３０に電流を流すことによりエアバック３１を展開させる。

スクイブドライバ回路２０は、例えば、制御信号生成部（ＣＮＴ＿ＧＥＮ）２４、ハイサイドドライバ回路（ＨＩＧＨ＿ＤＲＶＲ）２１、ローサイドドライバ回路（ＬＯＷ＿ＤＲＶＲ）２２、ＥＳＤ保護回路１＿３、ＥＳＤ保護ダイオード２３、及び複数の外部接続端子から構成される。図１には、外部接続端子として、端子ＨＤＤ、端子ＨＤＳ、端子ＬＤＤ、端子ＬＤＳ、及び端子ＧＮＤが代表的に図示されている。

ハイサイドドライバ回路２１は、スクイブ点火用電源ＶＤＤＨとスクイブ３０のハイ（Ｈｉ）側の端子との間に電流経路を形成するためのドライバ回路である。ローサイドドライバ回路２２は、スクイブ３０のロー（Ｌｏｗ）側の端子と接地電位（グラウンドノード）との間に電流経路を形成するためのドライバ回路である。制御信号生成部２４は、マイクロコントローラ４０からの制御信号とセンサ部６０からの検出信号とに応じて、ハイサイドドライバ回路２１を制御するための制御信号ＳＨと、ローサイドドライバ回路２２を制御するための制御信号ＳＬと、を生成して出力する。制御信号生成部２４は、例えば、専用ハードウェアロジック回路によって構成される。

端子ＨＤＤは信号線Ｌ＿ＨＤに接続され、端子ＨＤＳは信号線Ｌ＿ＨＤＳに接続され、端子ＬＤＤは信号線Ｌ＿ＬＤＤに接続され、端子ＬＤＳは信号線Ｌ＿ＬＤＳに接続され、端子ＧＮＤは信号線Ｌ＿ＬＧＮＤに接続される。信号線Ｌ＿ＨＤＤと信号線Ｌ＿ＬＧＮＤとの間にはＥＳＤ保護回路（ＥＳＤ＿ＣＩＲ）１＿３が接続され、信号線Ｌ＿ＨＤＳと信号線Ｌ＿ＬＧＮＤとの間にはＥＳＤ保護ダイオード２３が接続される。ＥＳＤ保護回路１＿３は、特に制限されないが、前述のＥＳＤ保護回路１と同様の回路構成とされ、アクティブクランプ動作の有効・無効の切替えが可能にされる。

信号線Ｌ＿ＬＤＤと信号線Ｌ＿ＬＤＳとの間には、ローサイドドライバ回路２２が接続される。ローサイドドライバ回路２２は、例えば、出力段のパワートランジスタＤＭＮＬ、パワートランジスタＤＭＮＬを駆動するためのプリドライバ回路（ＰＲＥ＿ＤＲＶＲ）２２０、及び図７では図示されないその他の回路から構成される。出力段のパワートランジスタＤＭＮＬは、例えばＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタであり、高耐圧のトランジスタである。パワートランジスタＤＭＮＬのドレインは信号線Ｌ＿ＬＤＤに接続され、ソースは信号線Ｌ＿ＬＤＳに接続される。詳細は後述するが、プリドライバ回路２２０は、制御信号生成部２４から出力された制御信号ＳＬに基づいて生成した駆動電圧をパワートランジスタＤＭＮＬのゲート電極に供給することでパワートランジスタＤＭＮＬのオン・オフを制御する。ローサイドドライバ回路２２の詳細については後述する。

信号線Ｌ＿ＨＤＤと信号線Ｌ＿ＨＤＳとの間には、ハイサイドドライバ回路２１が接続される。ハイサイドドライバ回路２１は、例えば、出力段のパワートランジスタＤＭＮＨ、パワートランジスタＤＭＮＨを駆動するためのプリドライバ回路（ＰＲＥ＿ＤＲＶＲ）２１０、及び図７では図示されないその他の回路から構成される。から構成される。出力段のパワートランジスタＤＭＮＨは、上記ローサイドドライバ回路２２のパワートランジスタＤＭＮＬと同様に、例えば高耐圧のＤＭＯＳトランジスタである。パワートランジスタＤＭＮＨのドレインは信号線Ｌ＿ＨＤＤに接続され、ソースは信号線Ｌ＿ＨＤＳに接続される。プリドライバ回路２１０は、制御信号生成部１５から出力された制御信号ＳＨに基づいて駆動電圧を生成し、パワートランジスタＤＭＮＨのゲートに供給することで、パワートランジスタＤＭＮＨのオン・オフを制御する。

端子ＨＤＤは、信号線を介してスクイブ点火用電源ＶＤＤＨに接続される。スクイブ点火用電源ＶＤＤＨは、特に制限されないが、例えば２０Ｖ程度の電圧である。端子ＨＤＳは、ハーネス３２＿１を介してスクイブ３０の一端に接続される。端子ＬＤＤは、ハーネス３２＿２を介してスクイブ３０の他端に接続される。端子ＬＤＳは、信号線を介してグラウンドノードに接続される。同様に端子ＧＮＤも信号線を介してグラウンドノードに接続される。

上記のようにスクイブドライバ回路２０は、ハーネス３２＿１、３２＿２によってスクイブ３０と電気的に接続される。自動車の内部にはその他複数のハーネスが存在しているため、大きなノイズ成分を持つ他のハーネスがスクイブドライバ回路２０に接続されるハーネス３２＿１、３２＿２の近傍に存在する場合、ハーネス間の相互インダクタンス成分により、ハーネス３２＿１、３２＿２に大きな誘導性電流ノイズが印加される可能性がある。このような誘導性電流ノイズに起因する高電圧の印加によるスクイブドライバ回路２０の特性劣化や破壊を防止するため、スクイブドライバ回路２０では、ＥＳＤ保護回路１＿３やＥＳＤ保護ダイオード２３等を内部に備えるとともに、ローサイドドライバ回路２２自身で電流ノイズを吸収するアクティブクランプ動作を行うことで、端子間の電圧上昇を抑える。

図８は、ローサイドドライバ回路２２の内部構成を例示するブロック図である。同図に示されるローサイドドライバ回路２２は、実施の形態１に係るＥＳＤ保護回路１の回路構成に、プリドライバ回路２２０を追加した回路構成とされる。回路定数等は、要求される仕様に応じて適宜調整可能とされる。同図において、ＥＳＤ保護回路１と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。

ローサイドドライバ回路２２は、ＥＳＤ保護回路１と同様に、テスト端子ＴＩＮにＭＯＳトランジスタＭＮ２のスレッショルド電圧よりも大きい電圧の制御信号ＳＴが印加されることで、第１スイッチ回路１２がオフ状態にされる。これにより、端子ＬＤＤにクランプ回路１０によるクランプ電圧ＶＣＬＰよりも大きい電圧を印加しても、アクティブクランプ動作が行われることはない。また、例えばテスト端子ＴＩＮをオープンにする、又はＭＯＳトランジスタＭＮ２のスレッショルド電圧よりも低い電圧の制御信号ＳＴを入力することで、ＥＳＤ保護回路１と同様に、端子ＬＤＤの電圧が閾値電圧ＶＳＯＮを超えると第１スイッチ回路１２のオン状態となり、アクティブクランプ動作が可能となる。

以上、実施の形態４に係るスクイブドライバ回路２０によれば、ＥＳＤ保護回路１と同様に、ローサイドドライバ回路２２のアクティブクランプ動作の有効・無効が切替え可能にされるので、例えば、端子ＬＤＤ・端子ＬＤＳ間にクランプ電圧ＶＣＬＰを超える高電圧ストレスを印加して、スクイブドライバ回路２０のストレステストを行うことが可能となる。同様に、ＥＳＤ保護回路１＿３が接続される端子ＨＤＤ・端子ＧＮＤ間にもクランプ電圧ＶＣＬＰを超える高電圧ストレスを印加して、スクイブドライバ回路２０のストレステストを行うことが可能となる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、クランプ回路１０において、複数のツェナーダイオードＺＤ１〜ＺＤ５を直列接続する回路構成を例示したが、これに限られず、パワートランジスタＤＭＮＬのドレイン・ゲート間をクランプすることができれば、別の回路構成でもよい。例えば、ＰＮダイオードを直列接続した回路構成でも良いし、クランプ電圧の微調整や温度特性の調整のために、ツェナーダイオードに加えてＰＮダイオードを適宜用いて直列接続した回路構成でもよい。クランプ回路１５１についても同様である。

実施の形態３、４では、ＥＳＤ保護回路１＿１〜１＿３がＥＳＤ保護回路１と同様の回路構成である場合を例示したが、これに限られず、ＥＳＤ保護回路４と同様の回路構成としても良い。また、実施の形態４におけるローサイドドライバ回路２２を、ＥＳＤ保護回路４の回路構成にプリドライバ回路２２０を追加する回路構成としても、同様の作用効果を奏する。

実施の形態１乃至４において、パワートランジスタＤＭＮＬがＤＭＯＳである場合を例示したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やスーパージャンクション構造のＭＯＳトランジスタ等であってもよく、高耐圧のパワートランジスタであれば特に限定されない。

実施の形態１乃至４において、テスト端子ＴＩＮが半導体装置の内部電極（テストパッド）である場合を例示したが、これに限られず、電源端子ＶＨ、ＶＬと同様に外部端子として構成してもよい。

１００ 半導体装置
１ ＥＳＤ保護回路
２ 内部回路
ＶＨ、ＶＬ 電源端子
Ｌ＿ＶＨ、Ｌ＿ＶＬ、Ｌ＿ＬＧ、Ｌ＿ＳＷ、Ｌ＿ＺＤ 信号線
１０ クランプ回路
ＺＤ１〜ＺＤ５ ツェナーダイオード
１１ 第１プルダウン回路
１２ 第１スイッチ回路
Ｒ１〜Ｒ５ 抵抗素子
ＭＮ１、ＤＭＰ１、ＭＮ２ ＭＯＳトランジスタ
ＤＭＮＬ パワートランジスタ
ＴＩＮ テスト端子
ＳＴ 制御信号
１３ スイッチ制御回路
１３１ 電圧発生回路
１３２ 第２スイッチ回路
１４ 第２プルダウン回路
４００ 破壊耐圧ＢＶｄｓの特性
４０１ ｉｄｓ−ｖｄｓ特性（ＶＧＳ＝０Ｖ）
４０２ ｉｄｓ−ｖｄｓ特性（ＶＧＳ＝２Ｖ）
４０３ ｉｄｓ−ｖｄｓ特性（ＶＧＳ＝４Ｖ）
４０４ ｉｄｓ−ｖｄｓ特性（ＶＧＳ＝８Ｖ）
４０５ 動作負荷線
Ａｖｄｓ 絶対最大定格電圧
Ｂｖｄｓ 破壊耐圧
ＶＣＬＰ クランプ電圧
ＶＳＯＮ 閾値電圧
ＶＳＴ 電圧源（電圧）
ＶＩＮ＿Ｈ 電圧源（電圧）
１０１ 半導体装置
４ ＥＳＤ保護回路
１５ スイッチ制御回路
ＺＤＳ１〜ＺＤＳ４ ツェナーダイオード
２＿１ レギュレータ回路
ＤＭＰ３、ＤＭＰ４ Ｐ型のトランジスタ
ＤＭＮ２ Ｎ型のトランジスタ
Ｒ１０〜Ｒ１３ 分圧抵抗
ＤＨ 高耐圧のダイオード
ＯＰ オペアンプ
１＿１、１＿２ ＥＳＤ保護回路
ＶＣＣ 電源端子
ＶＲＥＧ 外部端子
ＶＳＳ グラウンド端子
Ｕ１ エアバック制御システム
５０ ＥＣＵ
６０ センサ部
３ エアバックユニット
３０ スクイブ
３１ エアバック
２０ スクイブドライバ回路
４０ マイクロコントローラ
２１ ハイサイドドライバ回路
ＤＭＮＨ パワートランジスタ
２１０ プリドライバ回路
２２ ローサイドドライバ回路
ＤＭＮＬ パワートランジスタ
２２０ プリドライバ回路
２４ 制御信号生成部
ＨＤＤ、ＨＤＳ、ＬＤＤ、ＬＤＳ、ＧＮＤ 端子
Ｌ＿ＨＤＤ、Ｌ＿ＨＤＳ、Ｌ＿ＬＤＤ、Ｌ＿ＬＤＳ、Ｌ＿ＬＧＮＤ 信号線
ＶＤＤＨ スクイブ点火用電源
３２＿１，３２＿２ ハーネス
１＿３ ＥＳＤ保護素子
２３ ＥＳＤ保護ダイオード
ＳＬ、ＳＨ 制御信号

Claims (20)

1. 第１外部端子と、
   第２外部端子と、
   前記第１外部端子に接続される第１信号線と、
   前記第２外部端子に接続される第２信号線と、
   第３信号線と、
   前記第１信号線と前記第２信号線との間に設けられ、ゲート電極が前記第３信号線に接続されるパワートランジスタと、
   前記第３信号線と前記第２信号線との間に設けられる第１抵抗回路と、
   一端が前記第１信号線に接続される第１クランプ回路と、
   前記第１クランプ回路の他端と前記第３信号線との間に設けられた第１スイッチ回路と、
   制御信号に応じて前記第１スイッチ回路のオン・オフを制御する制御回路と、を有し、
   前記制御回路は、前記制御信号が活性化されていない場合には、前記第１信号線の電圧が閾値電圧を超えるまで前記第１スイッチ回路をオフ状態にするとともに前記第１信号線の電圧が閾値電圧を超えたら前記第１スイッチ回路をオン状態にし、前記制御信号が活性化されている場合には、前記第１信号線の電圧によらず前記スイッチ回路をオフ状態にし、
   前記閾値電圧は、前記第１クランプ回路によるクランプ電圧よりも小さい半導体装置。
2. 前記第１クランプ回路は、複数の直列接続されたダイオードを含んで構成され、
   前記制御回路は、
   第４信号線と、
   前記第４信号線と前記第１クランプ回路における前記ダイオード間の接続ノードのうちの何れかのノードとを接続する信号経路と、
   前記第４信号線と前記第２信号線との間に接続され、入力された電流に応じて前記第４信号線と前記第２信号線との間に電圧を発生させる電圧発生回路と、
   前記第２抵抗回路と並列に接続される第２スイッチ回路と、を有し、
   前記第２スイッチ回路は、前記制御信号が活性化されていない場合にはオフ状態にされ、前記制御信号が活性化されている場合にはオン状態にされ、
   前記第１スイッチ回路は、前記第４信号線と前記第２信号線との間の電圧が所定の電圧を超えたらオン状態にされる請求項１に記載の半導体装置。
3. 前記電圧発生回路は、抵抗素子を含む請求項２に記載の半導体装置。
4. 前記第１スイッチ回路は、
   前記第１クランプ回路の他端と前記第３信号線との間に接続されるＰチャネル型の第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタのゲート電極とソース電極との間に接続される第２抵抗回路と、
   前記第１ＭＯＳトランジスタのゲート電極と前記第２信号線との間に接続され、ゲート電極が前記第４信号線に接続されるＮチャネル型の第２ＭＯＳトランジスタと、を含む請求項２に記載の半導体装置。
5. 前記信号経路は、抵抗素子を含む請求項２に記載の半導体装置。
6. 前記制御信号を受けるテスト端子を更に有し、
   前記第２スイッチ回路は、前記第４信号線と前記第２信号線との間に接続され、ゲート電極が前記テスト端子と電気的に接続されるＮ型の第３ＭＯＳトランジスタを有する請求項２に記載の半導体装置。
7. 前記テスト端子と前記第２信号線との間に接続されるプルダウン回路を更に有する請求項６に記載の半導体装置。
8. 前記第１信号線と前記第２信号線との間に接続される内部回路を更に有する請求項２に記載の半導体装置。
9. 前記第１外部端子は、第１電源電圧の供給を受ける電源端子であり、
   前記第２外部端子は、前記第１電源電圧より低い第２電源電圧の供給を受ける電源端子である請求項８に記載の半導体装置。
10. 前記第１外部端子は、信号の入力又は出力のためのＩ／Ｏ端子であり、
    前記第２外部端子は、前記Ｉ／Ｏ端子に供給される電圧よりも低い電源電圧の供給を受ける電源端子である請求項８に記載の半導体装置。
11. 前記第１クランプ回路は、複数の直列接続されたダイオードを含んで構成され、
    前記制御回路は、
    一端が前記第１信号線に接続され、複数の直列接続されたダイオードを含んで構成される第２クランプ回路と、
    第４信号線と、
    前記第２クランプ回路の他端と第４信号線とを接続する信号経路と、
    前記第４信号線と前記第２信号線との間に接続され、入力された電流に応じて前記第４信号線と前記第２信号線との間に電圧を発生させる電圧発生回路と、
    前記第２抵抗回路と並列に接続される第２スイッチ回路と、を有し、
    前記第２スイッチ回路は、前記制御信号が活性化されていない場合にはオフ状態にされ、前記制御信号が活性化されている場合にはオン状態にされ、
    前記第１スイッチ回路は、前記第４信号線と前記第２信号線との間の電圧が所定の電圧を超えたらオン状態にされ、
    前記第２クランプ回路において直列接続されるダイオードの個数は、前記第１クランプ回路において直列接続されるダイオードの個数よりも少なくされる請求項１に記載の半導体装置。
12. 前記電圧発生回路は、抵抗素子を含む請求項１１に記載の半導体装置。
13. 前記第１スイッチ回路は、
    前記クランプ回路の他端と前記第３信号線との間に接続されるＰチャネル型の第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのゲート電極とソース電極との間に接続される第２抵抗回路と、
    前記第１ＭＯＳトランジスタのゲート電極と前記第２信号線との間に接続され、ゲート電極が前記第４信号線に接続されるＮチャネル型の第２ＭＯＳトランジスタと、を含む請求項１１に記載の半導体装置。
14. 前記信号経路は、抵抗素子を含む請求項１１に記載の半導体装置。
15. 前記制御信号を受けるテスト端子を更に有し、
    前記第２スイッチ回路は、前記第４信号線と前記第２信号線との間に接続され、ゲート電極が前記テスト端子に接続されるＮ型の第３ＭＯＳトランジスタを有する請求項１１に記載の半導体装置。
16. 前記テスト端子と前記第２信号線との間に接続されるプルダウン回路を更に有する請求項１５に記載の半導体装置。
17. 前記複数のダイオードは、ツェナーダイオードを含む請求項２に記載の半導体装置。
18. 前記パワートランジスタは、ＤＭＯＳトランジスタである請求項２に記載の半導体装置。
19. 前記パワートランジスタのオン・オフを指示するゲート制御信号に応じて、前記第３信号線に前記パワートランジスタを駆動するための駆動電圧を出力する駆動電圧生成部を更に有する、請求項２に記載の半導体装置。
20. 外部から入力された信号に基づいて、前記ゲート制御信号を生成する制御部を更に有する請求項１９に記載の半導体措置。

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