JP2013254146A - ソースドライバおよびそれを用いた液晶ディスプレイ装置、電子機器 - Google Patents
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Abstract
【解決手段】第1補助スイッチSWA1、第1出力スイッチSWO1、第1シェアスイッチSWS1は、ハイサイドアンプ30の出力、奇数ラインLD2k−1、チャージシェアライン42にスター結線される。第2補助スイッチSWA2、第2出力スイッチSWO2、第2シェアスイッチSWS2は、ハイサイドアンプ30の出力、偶数ラインLD2k、チャージシェアライン42の間にスター結線される。第3補助スイッチSWA3、第3出力スイッチSWO3、第3シェアスイッチSWS3は、ローサイドアンプ32の出力、奇数ラインLD2k−1、チャージシェアライン42にスター結線される。第4補助スイッチSWA4、第4出力スイッチSWO4、第4シェアスイッチSWS4は、ローサイドアンプ32の出力、偶数ラインLD2k、チャージシェアライン42にスター結線される。
【選択図】図4
Description
ハイサイドアンプ30やローサイドアンプ32それぞれの出力電圧VDRV1、VDRV2の振幅は、(VDD−VSS)/2である。したがって、ハイサイドアンプ30およびローサイドアンプ32は、ソースドレイン間耐圧が(VDD−VSS)/2より高いトランジスタ素子(中耐圧素子:Mid Voltage)を用いて構成できる。
各反転駆動回路は、第1極性の第1駆動電圧を生成するハイサイドアンプと、第2極性の第2駆動電圧を生成するローサイドアンプと、ハイサイドアンプの出力端子と奇数ラインの間に順に直列に設けられた、第1補助スイッチおよび第1出力スイッチと、ハイサイドアンプの出力端子と偶数ラインの間に順に直列に設けられた、第2補助スイッチおよび第2出力スイッチと、ローサイドアンプの出力端子と奇数ラインの間に順に直列に設けられた、第3補助スイッチおよび第3出力スイッチと、ローサイドアンプの出力端子と偶数ラインの間に順に直列に設けられた、第4補助スイッチおよび第4出力スイッチと、その第1端子が第1補助スイッチと第1出力スイッチの接続点と接続され、その第2端子がチャージシェアラインと接続された第1シェアスイッチと、その第1端子が第2補助スイッチと第2出力スイッチの接続点と接続され、その第2端子がチャージシェアラインと接続された第2シェアスイッチと、その第1端子が第3補助スイッチと第3出力スイッチの接続点と接続され、その第2端子がチャージシェアラインと接続された第3シェアスイッチと、その第1端子が第4補助スイッチと第4出力スイッチの接続点と接続され、その第2端子がチャージシェアラインと接続された第4シェアスイッチと、第1から第4補助スイッチ、第1から第4出力スイッチおよび第1から第4シェアスイッチの制御信号を出力するレベルシフト回路と、を含む。
(1)第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする、
(2)第1から第4シェアスイッチそれぞれの両端間の電圧を小さくすることにより、第1から第4シェアスイッチをそれほど高くない耐圧のトランジスタ素子で構成する、
(3)第1から第4シェアスイッチを構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする、
(4) 第1から第4補助スイッチそれぞれの両端間の電圧を小さくすることにより、第1から第4補助スイッチをそれほど高くない耐圧のトランジスタ素子で構成する、
(5)第1から第4補助スイッチを構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする、
などの設計の自由度が確保でき、ソースドライバの面積を削減できる。
この態様では、第1から第4出力スイッチをスイッチングするためのレベルシフト回路を、(VDD−VSS)/2より高いソースドレイン間耐圧の素子で構成することができ、(VDD−VSS)より高いソースドレイン間耐圧の素子で構成する場合にくらべて、ソースドライバの面積を削減できる。
DMOSトランジスタを用いることにより、ゲート電圧の振幅が小さくても、オン、オフを制御することが可能となり、それを駆動するレベルシフト回路のサイズを小さくできる。またDMOSトランジスタは、自身のソース電圧あるいはドレイン電圧を、自身のゲート電圧に応じてクランプできるため、隣接するトランジスタに印加される電圧を抑制でき、隣接するトランジスタのソースドレイン間耐圧を下げることができる。
この態様では、第1から第4出力スイッチをDMOSトランジスタで構成することにより、第1から第4シェアスイッチの両端間に印加される電圧を低くでき、その結果、第1から第4シェアスイッチに要求される耐圧を低くでき、ソースドライバの面積を削減できる。
この態様では、第1から第4シェアスイッチを(VDD−VSS)より高いソースドレイン間耐圧の素子で構成する場合にくらべて、ソースドライバの面積を削減できる。
この態様では、第1から第4補助スイッチを(VDD−VSS)より高いソースドレイン間耐圧の素子で構成する場合にくらべて、ソースドライバの面積を削減できる。
この態様によれば、レベルシフト回路の面積を小さくできる。
(1)第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする、
(2)第1から第4シェアスイッチそれぞれの両端間の電圧を小さくすることにより、第1から第4シェアスイッチをそれほど高くない耐圧のトランジスタ素子で構成する、
(3)第1から第4シェアスイッチを構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする、
などの設計の自由度が確保でき、ソースドライバの面積を削減できる。
この態様では、第1から第4出力スイッチをスイッチングするためのレベルシフト回路を、(VDD−VSS)/2より高いソースドレイン間耐圧の素子で構成することができ、(VDD−VSS)より高いソースドレイン間耐圧の素子で構成する場合にくらべて、ソースドライバの面積を削減できる。
図4は、第1の実施の形態に係るソースドライバ100の構成を示す回路図である。
ソースドライバ100は一つの半導体基板上に一体集積化された機能ICである。ソースドライバ100の出力端子P1〜Pmはそれぞれ、データ線LD1〜LDmと接続される。また、ソースドライバ100のデータ入力端子102には、画素ごとの輝度を示す輝度データS1が入力される。キャパシタ端子104には、電荷保持用のチャージシェアキャパシタC1が接続される。
反転駆動回路12_kは、ハイサイドアンプ30、ローサイドアンプ32、第1D/Aコンバータ34、第2D/Aコンバータ36、第1出力スイッチSWO1〜第4出力スイッチSWO4、第1シェアスイッチSWS1〜第4シェアスイッチSWS4、第1補助スイッチSWA1〜第4補助スイッチSWA4およびレベルシフト回路40を備える。
ローサイドアンプ32の上側電源電圧はVCOM、下側電源電圧はVSSであり、ローサイドアンプ32は、第2D/Aコンバータ36の出力電圧に応じて第2極性(VSS<VDRV2<VCOM)の第2駆動電圧VDRV2を生成する。
第2補助スイッチSWA2および第2出力スイッチSWO2は、ハイサイドアンプ30の出力端子と偶数ラインLD2kの間に順に直列に設けられる。
第3補助スイッチSWA3および第3出力スイッチSWO3は、ローサイドアンプ32の出力端子と奇数ラインLD2k−1の間に順に直列に設けられる。
第4補助スイッチSWA4および第4出力スイッチSWO4は、ローサイドアンプ32の出力端子と偶数ラインLD2kの間に順に直列に設けられる。
第2シェアスイッチSWS2の第1端子は、第2補助スイッチSWA2と第2出力スイッチSWO2の接続点と接続され、その第2端子は、チャージシェアライン42と接続される。
第3シェアスイッチSWS3の第1端子は、第3補助スイッチSWA3と第3出力スイッチSWO3の接続点と接続され、その第2端子は、チャージシェアライン42と接続される。
第4シェアスイッチSWS4の第1端子は、第4補助スイッチSWA4と第4出力スイッチSWO4の接続点と接続され、その第2端子は、チャージシェアライン42と接続される。
続いてソースドライバ100の動作を説明する。図5は、図4のソースドライバ100の動作波形図である。レベルシフト回路40は、第1状態φ1、第2状態φ2、チャージシェア状態φ3それぞれにおいて、補助スイッチSWA、出力スイッチSWO、シェアスイッチSWSのオン、オフ状態を切りかえる。
すなわち、ソースドライバ100は、以下の(1)〜(5)のアプローチをとりうる設計の自由度を有しており、(1)〜(5)を任意に組み合わせることにより、ソースドライバ100を小さくできる。
(1)第1出力スイッチSWO1〜第4出力スイッチSWO4(出力スイッチSWOと総称する)を構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路40のサイズを小さくする。
(2)第1シェアスイッチSWS1〜第4シェアスイッチSWS4(シェアスイッチSWSと総称する)それぞれの両端間の電圧を小さくすることにより、シェアスイッチSWSをそれほど高くない耐圧のトランジスタ素子で構成する。
(3)第1シェアスイッチSWS1〜第4シェアスイッチSWS4を構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする。
(4) 第1補助スイッチSWA1〜第4補助スイッチSWA4(補助スイッチSWAと総称する)それぞれの両端間の電圧を小さくすることにより、補助スイッチSWAをそれほど高くない耐圧のトランジスタ素子で構成する。
(5) 第1補助スイッチSWA1〜第4補助スイッチSWA4を構成するトランジスタのゲート電圧の振幅を小さくすることにより、レベルシフト回路のサイズを小さくする。
一例として、チャンネル数が384個のソースドライバ100を検討する。この場合、補助スイッチSWAおよびシェアスイッチSWSの耐圧が小さくなることにより、384チャンネル分の面積削減効果を得ることができる。
図7は、第2の実施の形態に係るソースドライバ100aの構成を示す回路図である。
ソースドライバ100aは、図4のソースドライバ100から、補助スイッチSWA1〜SWA4が省略されている。その代わりに、ソースドライバ100aのハイサイドアンプ30aは、第1駆動電圧VDRV1を生成する状態と、その出力がハイインピーダンスとなる状態が切りかえ可能に構成される。同様にソースドライバ100aのローサイドアンプ32aは、第2駆動電圧VDRV2を生成する状態と、その出力がハイインピーダンスとなる状態が切りかえ可能に構成される。
図7のソースドライバ100aは、図4のソースドライバ100と同様に、図5のタイムチャートに従って動作する。制御部46は、チャージシェア状態φ3において、ハイサイドアンプ30aおよびローサイドアンプ32bをハイインピーダンス状態にする。
図9(a)〜(c)は、ソースドライバ100を備えるディスプレイ装置または電子機器の構成を示す図である。図9(a)は、ディスプレイ装置500であり、筐体502の内部に、液晶パネル120を駆動するためのソースドライバ100が設けられる。
実施の形態では、走査線LSの切りかえごとに、極性を反転させる場合を説明したが、本発明はそれに限定されない。
たとえば液晶パネル120は、いわゆるトリプルゲートパネルであってもよい。このようなパネルを用いる場合、極性の反転は、画像フレームごとに行ってもよく、具体的にはブランク期間において、シェアスイッチSWSをオンしてもよい。
また、トリプルゲートパネル以外のパネルを駆動する場合であっても、画像フレームごと極性反転してもよい。
実施の形態では、複数の反転駆動回路12に対して、共通のチャージシェアキャパシタC1を設ける場合を説明したが、ドライバアンプをセグメント化し、セグメントごとにチャージシェアキャパシタC1を設けてもよい。セグメント化することにより、チャージシェアキャパシタC1ひとつ当たりの容量を減らすことができ、CR時定数を小さくできるため、回路動作を高速化できる。
実施の形態では、チャージシェアキャパシタC1をソースドライバ100の外部に外付けする場合を説明したが、これをソースドライバ100に内蔵してもよい。
図10は、出力スイッチSWOの変形例を示す回路図である。出力スイッチSWO1(SWO2)は、並列に接続された2つのPチャンネルMOSFETを含む。そして、2つのPチャンネルMOSFETのゲート電圧は、それぞれ異なる電圧範囲でスイッチングされる。たとえばVDD=12V、VCOM=6V、VSS=0Vとした場合、レベルシフト回路40oは、一方のPチャンネルMOSFETのゲート電圧を、6Vと12Vの間でスイッチングし、他方のPチャンネルMOSFETのゲート電圧を、3Vと9Vの間でスイッチングする。ゲート電圧の振幅は6Vであり、MOSFETのゲートソース間耐圧の範囲内である。
Claims (18)
- 液晶パネルの複数のデータ線を反転駆動するソースドライバであって、
チャージシェアラインと、
それぞれが、隣接するデータ線のペアごとに設けられ、前記データ線のペアの一方である奇数ラインに第1極性の第1駆動電圧を供給し、他方である偶数ラインに第2極性の第2駆動電圧を供給する第1状態と、前記奇数ラインに第2極性の第1駆動電圧を、前記偶数ラインに第1極性の第2駆動電圧を供給する第2状態と、前記複数のデータ線を前記チャージシェアラインを介して共通に接続するチャージシェア状態と、が切りかえ可能に構成された、複数の反転駆動回路と、
を備え、
各反転駆動回路は、
前記第1極性の第1駆動電圧を生成するハイサイドアンプと、
前記第2極性の第2駆動電圧を生成するローサイドアンプと、
前記ハイサイドアンプの出力端子と前記奇数ラインの間に順に直列に設けられた、第1補助スイッチおよび第1出力スイッチと、
前記ハイサイドアンプの出力端子と前記偶数ラインの間に順に直列に設けられた、第2補助スイッチおよび第2出力スイッチと、
前記ローサイドアンプの出力端子と前記奇数ラインの間に順に直列に設けられた、第3補助スイッチおよび第3出力スイッチと、
前記ローサイドアンプの出力端子と前記偶数ラインの間に順に直列に設けられた、第4補助スイッチおよび第4出力スイッチと、
その第1端子が前記第1補助スイッチと前記第1出力スイッチの接続点と接続され、その第2端子が前記チャージシェアラインと接続された第1シェアスイッチと、
その第1端子が前記第2補助スイッチと前記第2出力スイッチの接続点と接続され、その第2端子が前記チャージシェアラインと接続された第2シェアスイッチと、
その第1端子が前記第3補助スイッチと前記第3出力スイッチの接続点と接続され、その第2端子が前記チャージシェアラインと接続された第3シェアスイッチと、
その第1端子が前記第4補助スイッチと前記第4出力スイッチの接続点と接続され、その第2端子が前記チャージシェアラインと接続された第4シェアスイッチと、
前記第1から第4補助スイッチ、前記第1から第4出力スイッチおよび前記第1から第4シェアスイッチの制御信号を出力するレベルシフト回路と、
を含むことを特徴とするソースドライバ。 - 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅は、(VDD−VSS)/2以下であり、
前記レベルシフト回路のうち、前記第1から第4出力スイッチを駆動する部分は、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項1に記載のソースドライバ。 - 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチは、(VDD−VSS)/2より高いゲート耐圧と、(VDD−VSS)より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項1に記載のソースドライバ。 - 前記第1から第4出力スイッチは、DMOS(Double Diffused Metal Oxide Semiconductor)トランジスタで構成されることを特徴とする請求項1から3のいずれかに記載のソースドライバ。
- 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチは、(VDD−VSS)/2より高いゲート耐圧と、(VDD−VSS)より高いソースドレイン間耐圧を有するDMOS(Double Diffused Metal Oxide Semiconductor)トランジスタで構成され、
前記第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅は、(VDD−VSS)/2以下であり、
前記第1から第4シェアスイッチは、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタで構成されることを特徴とする請求項1に記載のソースドライバ。 - 前記第1から第4シェアスイッチを構成するトランジスタのゲート電圧の振幅は(VDD−VSS)/2以下であり、
前記レベルシフト回路のうち、前記第1から第4シェアスイッチを駆動する部分は、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項5に記載のソースドライバ。 - 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチは、(VDD−VSS)/2より高いゲート耐圧と、(VDD−VSS)より高いソースドレイン間耐圧を有するDMOS(Double Diffused Metal Oxide Semiconductor)トランジスタで構成され、
前記第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅は、(VDD−VSS)/2以下であり、
前記第1から第4補助スイッチは、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタで構成されることを特徴とする請求項1に記載のソースドライバ。 - 前記第1から第4補助スイッチを構成するトランジスタのゲート電圧の振幅は(VDD−VSS)/2以下であり、
前記レベルシフト回路のうち、前記第1から第4補助スイッチを駆動する部分は、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項7に記載のソースドライバ。 - 液晶パネルの複数のデータ線を反転駆動するソースドライバであって、
チャージシェアラインと、
それぞれが、隣接するデータ線のペアごとに設けられ、前記データ線のペアの一方である奇数ラインに第1極性の第1駆動電圧を供給し、他方である偶数ラインに第2極性の第2駆動電圧を供給する第1状態と、前記奇数ラインに第2極性の第1駆動電圧を、前記偶数ラインに第1極性の第2駆動電圧を供給する第2状態と、前記複数のデータ線を前記チャージシェアラインを介して共通に接続するチャージシェア状態と、が切りかえ可能に構成された、複数の反転駆動回路と、
を備え、
各反転駆動回路は、
前記第1極性の第1駆動電圧を生成する状態と、その出力端子がハイインピーダンスとなる状態が切りかえ可能に構成されたハイサイドアンプと、
前記第2極性の第2駆動電圧を生成する状態と、その出力端子がハイインピーダンスとなる状態が切りかえ可能に構成されたローサイドアンプと、
その第1端子に前記第1駆動電圧を受け、その第2端子が前記奇数ラインと接続された第1出力スイッチと、
その第1端子に前記第1駆動電圧を受け、その第2端子が前記偶数ラインと接続された第2出力スイッチと、
その第1端子に前記第2駆動電圧を受け、その第2端子が前記奇数ラインと接続された第3出力スイッチと、
その第1端子に前記第2駆動電圧を受け、その第2端子が前記偶数ラインと接続された第4出力スイッチと、
その第1端子が前記第1出力スイッチの前記第1端子と接続され、その第2端子が前記チャージシェアラインと接続された第1シェアスイッチと、
その第1端子が前記第2出力スイッチの前記第1端子と接続され、その第2端子が前記チャージシェアラインと接続された第2シェアスイッチと、
その第1端子が前記第3出力スイッチの前記第1端子と接続され、その第2端子が前記チャージシェアラインと接続された第3シェアスイッチと、
その第1端子が前記第4出力スイッチの前記第1端子と接続され、その第2端子が前記チャージシェアラインと接続された第4シェアスイッチと、
前記第1から第4出力スイッチおよび前記第1から第4シェアスイッチの制御信号を出力するレベルシフト回路と、
前記ハイサイドアンプおよび前記ローサイドアンプの状態を切りかえる制御部と、
を含むことを特徴とするソースドライバ。 - 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅は、(VDD−VSS)/2以下であり、
前記レベルシフト回路のうち、前記第1から第4出力スイッチを駆動する部分は、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項9に記載のソースドライバ。 - 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチは、(VDD−VSS)/2より高いゲート耐圧と、(VDD−VSS)より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項9に記載のソースドライバ。 - 前記第1から第4出力スイッチは、DMOS(Double Diffused Metal Oxide Semiconductor)トランジスタで構成されることを特徴とする請求項9から11のいずれかに記載のソースドライバ。
- 前記ハイサイドアンプの上側電源電圧はVDD、前記ローサイドアンプの下側電源電圧はVSSであり、
前記第1から第4出力スイッチは、(VDD−VSS)/2より高いゲート耐圧と、(VDD−VSS)より高いソースドレイン間耐圧を有するDMOS(Double Diffused Metal Oxide Semiconductor)トランジスタで構成され、
前記第1から第4出力スイッチを構成するトランジスタのゲート電圧の振幅は、(VDD−VSS)/2以下であり、
前記第1から第4シェアスイッチは、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタで構成されることを特徴とする請求項9に記載のソースドライバ。 - 前記第1から第4シェアスイッチを構成するトランジスタのゲート電圧の振幅は(VDD−VSS)/2以下であり、
前記レベルシフト回路のうち、前記第1から第4シェアスイッチを駆動する部分は、(VDD−VSS)/2より高いソースドレイン間耐圧を有するトランジスタ素子で構成されることを特徴とする請求項13に記載のソースドライバ。 - 前記チャージシェアラインと接続されるチャージシェアキャパシタをさらに備えることを特徴とする請求項1から14のいずれかに記載のソースドライバ。
- 前記レベルシフト回路は、前記複数の反転駆動回路のうち、いくつかで共有されることを特徴とする請求項1から15のいずれかに記載のソースドライバ。
- 液晶パネルと、
前記液晶パネルの複数のデータ線を駆動する請求項1から16のいずれかに記載のソースドライバと、
前記液晶パネルの複数の走査線を駆動するゲートドライバ回路と、
を備えることを特徴とする液晶ディスプレイ装置。 - 液晶パネルと、
前記液晶パネルの複数のデータ線を駆動する請求項1から16のいずれかに記載のソースドライバと、
前記液晶パネルの複数の走査線を駆動するゲートドライバ回路と、
を備えることを特徴とする電子機器。
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