JP2013243871A - 電源装置、電源システム、および電子装置 - Google Patents
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Abstract
【課題】従来技術を用いたインバータ回路を備える電源装置では、インバータ回路を構成するスイッチ素子の異常を事前に検出できない為、スイッチ素子の故障により動作中の電源装置が突然停止してしまう課題がある。
【解決手段】直列接続された2つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記2つのスイッチ素子同士の接続点の接続点電圧が第1の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第2の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える。
【選択図】図1
【解決手段】直列接続された2つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記2つのスイッチ素子同士の接続点の接続点電圧が第1の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第2の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える。
【選択図】図1
Description
本発明は、電源装置、電源装置を使用した電源システム、電源装置を使用した電子装置に関する。
一般的な電子装置には電源装置が内蔵されている。電源装置には小型化、高効率化を比較的に実現しやすいスイッチング電源がある。スイッチング電源には2つのスイッチ素子を直列接続し、前記スイッチ素子を交互にオン、オフし直流電圧から交流電圧を生成するインバータ回路が内蔵される場合がある。前記インバータ回路を内蔵する電源装置の一例として、特開2003−189622号公報(特許文献1)に記載されているような、インバータ回路を構成する直列接続された2つのスイッチ素子を交互にオン、オフし、電源装置に入力される電圧を任意の設定電圧に変換し出力する電源装置が知られている。
図7に従来技術を用いた電源装置の例を示す。図7の電源装置401は、直流電源403の+側に電源入力402aを接続し、直流電源403の−側に電源入力402bを接続し、電源入力402aと402bの間に、コンデンサ404aとコンデンサ404bを直列接続し、電源入力402aと402bの間に、MOS−FET405aとMOS−FET405bを直列接続し、電源入力402aと402bの間に、補助電源回路423を接続し、コンデンサ404aとコンデンサ404bの接続点およびMOS−FET405aとMOS−FET405bの接続点にトランス415の1次側巻線N41を接続し、トランス415の2次側巻線N42に整流回路416の入力を接続し、整流回路416の出力に平滑回路417の入力を接続し、平滑回路417の+側の出力に電源出力418aおよび電圧センス線424を接続し、電圧センス線424と制御回路406を接続し、平滑回路417の−側の出力に電源出力418bを接続し、電源出力418a、418bに負荷419を接続し、制御回路406とオン信号入力420を接続し、制御回路406とMOS−FET405aおよびMOS−FET405bを接続し、制御回路406と補助電源回路423を接続した構成である。
図7の電源装置401の回路動作について説明する。
電源装置401のインバータ回路430は、コンデンサ404a、コンデンサ404b、MOS−FET405a、MOS−FET405bより構成される。コンデンサ404a、コンデンサ404bは、同一の静電容量のコンデンサであり、直流電源403の出力電圧VDCを1/2倍に容量分圧した電圧VDC/2をトランス415の1次巻線N41の片端に出力する。MOS−FET405aとMOS−FET405bは、インバータ回路430のスイッチ素子であり、MOS−FET405aとMOS−FET405bが交互にオンする事により、トランス415の1次巻線N41の他方の片端に電圧値VDCおよび0Vを交互に出力する。
以上説明したインバータ回路430の動作の結果、トランス415の1次巻線N41の両端へは振幅VDCの交流電圧が入力される。トランス415の1次巻線N41へ入力された交流電圧は、トランス415により降圧された後、整流回路416により整流され、平滑回路417により平滑され、出力電圧Voに変換される。出力電圧Voは電源出力418a、418bより出力され、負荷419へ給電される。制御回路406は、MOS−FET405aとMOS−FET405bのオン、オフ制御を行う。具体的には、オン信号入力420がLレベルの場合は、MOS−FET405aとMOS−FET405bをオフ状態に維持する。この状態おいては、インバータ回路430が停止しており、出力電圧Voは0Vに維持されるため、電源装置401の出力はオフ状態である。オン信号入力420がHレベルの場合は、制御回路406は、出力電圧Voを電圧センス線424を通してモニタし、あらかじめ決められた設定電圧を維持するようにMOS−FET405aとMOS−FET405bのオン、オフ制御を行う。具体的には、出力電圧Voが設定電圧より低い場合は、MOS−FET405aとMOS−FET405bのオンデューティーを大きくし、出力電圧Voが設定電圧より高い場合は、MOS−FET405aとMOS−FET405bのオンデューティーを小さくする制御を行う。この状態おいては、インバータ回路430は動作しており、出力電圧Voは設定電圧に維持されるため、電源装置401の出力はオン状態である。補助電源回路423は、直流電源403の出力電圧VDCを制御回路406の動作に必要な電源電圧に変換する回路である。
インバータ回路に使用されるMOS−FETなどの半導体のスイッチ素子は、スイッチ素子をオフ状態に制御した際、完全な開放状態とならず、スイッチ素子の両端間の抵抗値は数MΩ〜数10MΩ程度の高抵抗状態である。スイッチ素子の故障モードの1つとして、スイッチ素子へのサージ電圧などの電気的ストレスやスイッチ素子の経年劣化などにより、スイッチ素子をオフ状態に制御した際のスイッチ素子の両端間の抵抗値が徐々に低下する故障モードが知られている。
図7に示した従来技術を用いた電源装置401に内蔵するスイッチ素子であるMOS−FET405a、405bがオフ時のMOS−FETの両端間の抵抗値が徐々に減少した場合の動作について以下に説明する。
一例として、直流電源403の出力電圧VDCが400V、MOS−FET405a、405bのパッケージサイズがTO3P(寸法15.6mm x 20.0mm x 4.8mm)、最大温度定格が150℃、正常動作時の発熱量が5W、正常動作時の温度上昇が60℃、オフ時のMOS−FET405a、405bの両端間の抵抗値がそれぞれ25MΩ、周囲温度が20℃とする。上記の例は出力電力が1000W程度の電源装置として、一般的な設計例である。
始めに、MOS−FET405a、405bが正常な場合、すなわちMOS−FET405a、405bがオフ時のMOS−FET405a、405bの両端間の抵抗値が25MΩの場合の電源装置401がオン状態における動作について説明する。
電源装置401がオン状態においては、オン信号入力20にHレベルが入力され、制御回路406がMOS−FET405aと405bを交互にオン、オフさせる制御を行う。この状態には、MOS−FET405aがオンの状態とMOS−FET405bがオフの状態の2つがある。MOS−FET405aがオンの場合は、MOS−FET405bがオフしているため、直流電源403の出力電圧VDCは全て、MOS−FET405bへ印加され、MOS−FET405b両端の電圧は400Vである。同様に、MOS−FET405bがオンの場合は、MOS−FET405aがオフしているため、直流電源403の出力電圧VDCは全て、MOS−FET405aへ印加され、MOS−FET405a両端の電圧は400Vである。このように、オフ制御された、MOS−FET405a、MOS−FET405bには、400Vが印加されている。オフ制御されたMOS−FET405a、MOS−FET405bには400Vが印加され、またオフ時のMOS−FET405a、405bの両端間の抵抗値が25MΩである事より、MOS−FET405a、405bのオフ時の発熱量は、それぞれ、
400V x 400V / 25MΩ = 6.4mW
である。この値は、MOS−FET405a、405bの正常動作時の発熱量5Wの1/781のため、MOS−FET405a、405bの温度上昇60℃に与える影響は無視できる程度に小さな値である。
400V x 400V / 25MΩ = 6.4mW
である。この値は、MOS−FET405a、405bの正常動作時の発熱量5Wの1/781のため、MOS−FET405a、405bの温度上昇60℃に与える影響は無視できる程度に小さな値である。
次にMOS−FET405aが軽度に劣化し、MOS−FET405aオフ時のMOS−FET405aの両端間の抵抗値が800kΩに減少した場合の電源装置401がオン状態における動作について説明する。
オフ制御されたMOS−FET405aには400Vが印加され、またオフ時のMOS−FET405aの両端間の抵抗値が800kΩである事より、MOS−FET405aのオフ時の発熱量は、
400V x 400V / 800kΩ = 0.2W
である。この結果、MOS−FET405aの発熱量は、
5W + 0.2W = 5.2W
に増加し、MOS−FET405aの温度上昇は、
60℃ x (5.2W / 5W) = 62.4℃
に増加するため、MOS−FET405aの温度も、
20℃ + 62.4℃ = 82.4℃
に増加するが、MOS−FET405aの最大温度定格150℃以下であるため、電源装置401は動作を継続する。
400V x 400V / 800kΩ = 0.2W
である。この結果、MOS−FET405aの発熱量は、
5W + 0.2W = 5.2W
に増加し、MOS−FET405aの温度上昇は、
60℃ x (5.2W / 5W) = 62.4℃
に増加するため、MOS−FET405aの温度も、
20℃ + 62.4℃ = 82.4℃
に増加するが、MOS−FET405aの最大温度定格150℃以下であるため、電源装置401は動作を継続する。
次にMOS−FET405aが更に劣化し、MOS−FET405aオフ時のMOS−FET405aの両端間の抵抗値が8kΩに減少した場合の電源装置401がオン状態における動作について説明する。
オフ制御されたMOS−FET405aには400Vが印加され、またオフ時のMOS−FET405aの両端間の抵抗値が8kΩである事より、MOS−FET405aのオフ時の発熱量は、
400V x 400V / 8kΩ = 20W
である。この結果、MOS−FET405aの発熱量は、
5W + 20W = 25W
に増加し、MOS−FET405aの温度上昇は、
60℃ x (25W / 5W) = 300℃
に増加するため、MOS−FET405aの温度も、
20℃ + 300℃ = 320℃
に増加する。MOS−FET405aの温度が最大温度定格150℃に対して170℃超過するため、温度過大によりMOS−FET405aが破損に至り、電源装置401が突然停止する。
400V x 400V / 8kΩ = 20W
である。この結果、MOS−FET405aの発熱量は、
5W + 20W = 25W
に増加し、MOS−FET405aの温度上昇は、
60℃ x (25W / 5W) = 300℃
に増加するため、MOS−FET405aの温度も、
20℃ + 300℃ = 320℃
に増加する。MOS−FET405aの温度が最大温度定格150℃に対して170℃超過するため、温度過大によりMOS−FET405aが破損に至り、電源装置401が突然停止する。
以上、説明したとおり従来の技術では、MOS−FETなどの半導体のスイッチ素子をオフした際のスイッチ素子の両端間の抵抗値が徐々に減少した場合、これに伴いスイッチ素子の温度も徐々に上昇するが、スイッチ素子の温度定格を超過して破損するまで、異常を検出できないため、電源装置の動作中に突然スイッチ素子が破損して、電源装置が突然停止するという課題がある。
上記課題を解決するために、本発明の電源装置では、直列接続された2つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記2つのスイッチ素子同士の接続点の接続点電圧が第1の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第2の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える事を特徴とする。
本発明の電源装置を使用することにより、電源装置に内蔵されるインバータ回路を構成するスイッチ素子の両端間の抵抗値が低下した場合の異常検出が可能となるため、信頼性の高い電源装置、電源システム、電子装置を提供できる。
以下、本発明の実施形態になる電源装置、電源システム、電子装置の実施例を、図面を用いて詳細に説明する。
図1は本発明の第1の実施例である電源装置の回路構成を示す図である。
図1の電源装置1は、直流電源3の+側に電源入力2aを接続し、直流電源3の−側に電源入力2bを接続し、電源入力2aと2bの間に、コンデンサ4aとコンデンサ4bを直列接続し、電源入力2aと2bの間に、MOS−FET5aとMOS−FET5bを直列接続し、電源入力2aと2bの間に、補助電源回路23を接続し、コンデンサ4aとコンデンサ4bの接続点およびMOS−FET5aとMOS−FET5bの接続点にトランス15の1次側巻線N1を接続し、トランス15の2次側巻線N2に整流回路16の入力を接続し、整流回路16の出力に平滑回路17の入力を接続し、平滑回路17の+側の出力に電源出力18aおよび電圧センス線24を接続し、電圧センス線24と制御回路6を接続し、平滑回路17の−側の出力に電源出力18bを接続し、電源出力18a、18bに負荷19を接続し、オン信号入力20に制御回路6および異常検出回路入力27を接続し、制御回路6の出力にMOS−FET5aとMOS−FET5bを接続し、制御回路6に補助電源回路23を接続し、MOS−FET5aとMOS−FET5bの接続点に異常検出回路22の異常検出回路入力25を接続し、異常検出回路入力25に分圧用抵抗7aと分圧用抵抗7bを直列に接続し、分圧用抵抗7aと分圧用抵抗7bの接続点にオペアンプ8の正側入力に接続し、オペアンプ8の出力にオペアンプ8の負側入力、第1のコンパレータ10の正側入力および第2のコンパレータ11の負側入力を接続し、コンパレータ10の負側入力に第1の基準電圧9を接続し、コンパレータ11の正側入力に第2の基準電圧12を接続し、第1のコンパレータ10の出力および第2のコンパレータ11の出力に第1の論理回路13の入力を接続し、第1の論理回路13の出力と異常検出回路入力27に第2の論理回路14の入力を接続し、第2の論理回路14の出力に異常検出回路出力28を接続し、異常検出回路出力28に異常信号出力21を接続し、異常検出回路22の異常検出回路電源入力26に補助電源回路23を接続した構成である。
図1の電源装置1の回路動作について図1および図2を用いて説明する。
電源装置1のインバータ回路30は、コンデンサ4a、コンデンサ4b、MOS−FET5a、MOS−FET5bより構成される。コンデンサ4a、コンデンサ4bは、同一の静電容量のコンデンサであり、直流電源3の出力電圧VDCを1/2倍に容量分圧した電圧VDC/2をトランス15の1次巻線N1の片端に出力する。MOS−FET5aとMOS−FET5bは、インバータ回路30のスイッチ素子であり、MOS−FET5aとMOS−FET5bが交互にオンする事により、トランス15の1次巻線N1の他方の片端に電圧値VDCおよび0Vを交互に出力する。以上説明したインバータ回路30の動作の結果、トランス15の1次巻線N1の両端へは振幅VDCの交流電圧が入力される。トランス15の1次巻線N1へ入力された交流電圧は、トランス15により降圧された後、整流回路16により整流され、平滑回路17により平滑され、出力電圧Voに変換される。出力電圧Voは電源出力18a、18bより出力され、負荷19へ給電される。制御回路6は、MOS−FET5aとMOS−FET5bのオン、オフ制御を行う。具体的には、オン信号入力20がLレベルの場合は、MOS−FET5aとMOS−FET5bをオフ状態に維持する。この状態おいては、インバータ回路30が停止しており、出力電圧Voは0Vに維持されるため、電源装置1の出力はオフ状態である。オン信号入力20がHレベルの場合は、制御回路6は、出力電圧Voを電圧センス線24を通してモニタし、あらかじめ決められた設定電圧を維持するようにMOS−FET5aとMOS−FET5bのオン、オフ制御を行う。具体的には、出力電圧Voが設定電圧より低い場合は、MOS−FET5aとMOS−FET5bのオンデューティーを大きくし、出力電圧Voが設定電圧より高い場合は、MOS−FET5aとMOS−FET5bのオンデューティーを小さくする制御を行う。この状態おいては、インバータ回路30は動作しており、出力電圧Voは設定電圧に維持されるため、電源装置1の出力はオン状態である。
MOS−FET5aとMOS−FET5bの異常有無の検出は、オン信号入力20がLレベルの場合に行われ、図2に示すタイムチャートの例の通りTM1のタイミングで、オン信号入力20がHレベルからLレベルへ遷移すると、制御回路6はMOS−FET5a、5bをオフ状態に制御する。この結果、MOS−FET5a、5bが共にオフになり、MOS−FET5aとMOS−FET5bの接続点には、直流電源3の出力電圧VDCをMOS−FET5aの抵抗値とMOS−FET5bの抵抗値で分圧した電圧が発生する。MOS−FET5aとMOS−FET5bの接続点に発生した電圧は異常検出回路入力25に入力され、異常検出回路入力25とGND間に直列に接続された分圧用抵抗7aと分圧用抵抗7bは、異常検出回路入力25の入力電圧をオペアンプ8の入力電圧仕様内の電圧に分圧する。オペアンプ8は、バッファ回路であり、入力された電圧と同一電圧を出力するゲイン1倍のアンプである。第1のコンパレータ10は、オペアンプ8の出力電圧と第1の基準電圧9のVref1を比較し、オペアンプ8の出力電圧が第1の基準電圧9のVref1より高い場合はHレベルを出力し、オペアンプ8の出力電圧が第1の基準電圧9のVref1より低い場合はLレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧と第2の基準電圧12のVref2を比較し、オペアンプ8の出力電圧が第2の基準電圧12のVref2より低い場合はHレベルを出力し、オペアンプ8の出力電圧が第2の基準電圧12のVref2より高い場合はLレベルを出力する。第1の論理回路13は論理和回路であり、第1のコンパレータ10の出力と第2のコンパレータ11の出力の何れか片方の出力がHレベルの場合、もしくは両方の出力ともHレベルの場合にHレベルを出力する。両方の出力がLレベル場合はLレベルを出力する。第2の論理回路14は、オン信号入力20がLレベル、かつ第1の論理回路13の出力がHレベルの条件においてHレベルを出力し、それ以外の条件ではLレベルを出力する。第2の論理回路14の出力は異常検出回路出力28を通して異常信号出力21に出力される。なお、異常信号出力21のLレベルが電源装置1に異常なし、Hレベルが電源装置1に異常ありを示すものである。補助電源回路23は、直流電源3の出力電圧VDCを制御回路6、および異常検出回路22の動作に必要な電源電圧に変換する回路である。
次に、MOS−FETのオフ時のMOS−FETの両端間の抵抗値が正常な場合と軽度に劣化して低下した場合の異常検出回路の動作について説明する。
一例として、直流電源3の出力電圧VDCが400V、分圧用抵抗7aがR1=3850MΩ、分圧用抵抗7bがR2=150MΩ、第1の基準電圧9のVref1が14V、第2の基準電圧12のVref2が1V、MOS−FET5aのオフ時のMOS−FETの両端間の抵抗値RAが25MΩ、MOS−FET5bのオフ時のMOS−FETの両端間の抵抗値RBが25MΩ、オン信号入力20がLレベルの場合を想定する。なお、MOS−FETの故障はMOS−FET5aのオフ時のMOS−FETの両端間の抵抗値RAが400kΩに低下した場合とMOS−FET5bのオフ時のMOS−FETの両端間の抵抗値RBが400kΩに低下した場合の2通りを想定する。
最初に、電源装置1のMOS−FET5a、5bオフ時のMOS−FETの両端間の抵抗値が共に正常の場合の動作について説明する。
電源装置1は、オン信号入力20がLレベルのため、制御回路6は先に説明したとおりMOS−FET5a、5bを共にオフ状態に制御にする。
この状態において、直流電源3の出力電圧VDCが400V、MOS−FET5a、5bオフ時のMOS−FETの両端間の抵抗値がそれぞれ25MΩより、MOS−FET5aとMOS−FET5bの接続点に発生する電圧VABは、
VAB=(RB//(R1+R2))/(RA+RB//(R1+R2))・VDC
=(25MΩ//(3850MΩ+150MΩ))
/(25MΩ+25MΩ//(3850MΩ+150MΩ))・400V
=199.4V
であり、これに接続された異常検出回路入力25の電圧も199.4Vである。
VAB=(RB//(R1+R2))/(RA+RB//(R1+R2))・VDC
=(25MΩ//(3850MΩ+150MΩ))
/(25MΩ+25MΩ//(3850MΩ+150MΩ))・400V
=199.4V
であり、これに接続された異常検出回路入力25の電圧も199.4Vである。
オペアンプ8の入力電圧V8は、異常検出回路入力25の電圧を抵抗7aおよび抵抗7bにより分圧したものであり、
V8=R2/(R1+R2)・VAB
=150MΩ/(3850MΩ+150MΩ)・199.4V
=7.478V
である。なお、オペアンプ8の入力電流は通常1pA程度であり、分圧用抵抗7aと分圧用抵抗7bを通してGNDに流れる電流の0.05uA(=199.4V/(3850MΩ+150MΩ))に対して5万分の1と小さいため、オペアンプ8の入力電圧V8に与える影響は無視して良い。オペアンプ8の出力電圧は、オペアンプのゲインが1倍であることより、7.478Vである。第1のコンパレータ10は、オペアンプ8の出力電圧が、第1の基準電圧9のVref1=14Vより低いため、Lレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧が、第2の基準電圧12のVref2=1Vより高いため、Lレベルを出力する。第1の論理回路13は第1のコンパレータの出力がLレベル、第2のコンパレータの出力がLレベルより、Lレベルを出力する。第2の論理回路14は、第1の論理回路13の出力がLレベル、オン信号入力20、異常検出回路入力27がLレベルのため、Lレベルを出力する。この結果、異常検出回路出力28、異常信号出力21がLレベルとなり、電源装置1に異常なしが電源装置1の外部へ報告される。
V8=R2/(R1+R2)・VAB
=150MΩ/(3850MΩ+150MΩ)・199.4V
=7.478V
である。なお、オペアンプ8の入力電流は通常1pA程度であり、分圧用抵抗7aと分圧用抵抗7bを通してGNDに流れる電流の0.05uA(=199.4V/(3850MΩ+150MΩ))に対して5万分の1と小さいため、オペアンプ8の入力電圧V8に与える影響は無視して良い。オペアンプ8の出力電圧は、オペアンプのゲインが1倍であることより、7.478Vである。第1のコンパレータ10は、オペアンプ8の出力電圧が、第1の基準電圧9のVref1=14Vより低いため、Lレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧が、第2の基準電圧12のVref2=1Vより高いため、Lレベルを出力する。第1の論理回路13は第1のコンパレータの出力がLレベル、第2のコンパレータの出力がLレベルより、Lレベルを出力する。第2の論理回路14は、第1の論理回路13の出力がLレベル、オン信号入力20、異常検出回路入力27がLレベルのため、Lレベルを出力する。この結果、異常検出回路出力28、異常信号出力21がLレベルとなり、電源装置1に異常なしが電源装置1の外部へ報告される。
次に、MOS−FET5aのオフ時のMOS−FETの両端間の抵抗値RAが400kΩに低下した場合の動作を説明する。
電源装置1は、オン信号入力20がLレベルのため、制御回路6は先に説明したとおりMOS−FET5a、5bを共にオフ状態に制御にする。
この状態において、直流電源3の出力電圧VDCが400V、MOS−FET5aオフ時のMOS−FETの両端間の抵抗値RAが400kΩ、MOS−FET5bオフ時のMOS−FETの両端間の抵抗値RBが25MΩより、MOS−FET5aとMOS−FET5bの接続点に発生する電圧VABは、
VAB=(RB//(R1+R2))/(RA+RB//(R1+R2))・VDC
=(25MΩ//(3850MΩ+150MΩ))
/(400kΩ+25MΩ//(3850MΩ+150MΩ))・400V
=393.7V
であり、これに接続された異常検出回路入力25の電圧も393.7Vである。
VAB=(RB//(R1+R2))/(RA+RB//(R1+R2))・VDC
=(25MΩ//(3850MΩ+150MΩ))
/(400kΩ+25MΩ//(3850MΩ+150MΩ))・400V
=393.7V
であり、これに接続された異常検出回路入力25の電圧も393.7Vである。
オペアンプ8の入力電圧V8は、異常検出回路入力25の電圧を抵抗7aおよび抵抗7bにより分圧したものであり、
V8=R2/(R1+R2)・VAB
=150MΩ/(3850MΩ+150MΩ)・393.7V
=14.764V
である。オペアンプ8の出力電圧は、オペアンプのゲインが1倍であることより、14.764である。第1のコンパレータ10は、オペアンプ8の出力電圧が、第1の基準電圧9のVref1=14Vより高いため、Hレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧が、第2の基準電圧12のVref2=1Vより高いため、Lレベルを出力する。第1の論理回路13は第1のコンパレータ10の出力がHレベル、第2のコンパレータ11の出力がLレベルより、Hレベルを出力する。第2の論理回路14は、第1の論理回路13の出力がHレベル、オン信号入力20、異常検出回路入力27がLレベルのため、Hレベルを出力する。この結果、異常検出回路出力28、異常信号出力21がHレベルとなり、電源装置1に異常ありが電源装置1の外部へ報告される。
V8=R2/(R1+R2)・VAB
=150MΩ/(3850MΩ+150MΩ)・393.7V
=14.764V
である。オペアンプ8の出力電圧は、オペアンプのゲインが1倍であることより、14.764である。第1のコンパレータ10は、オペアンプ8の出力電圧が、第1の基準電圧9のVref1=14Vより高いため、Hレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧が、第2の基準電圧12のVref2=1Vより高いため、Lレベルを出力する。第1の論理回路13は第1のコンパレータ10の出力がHレベル、第2のコンパレータ11の出力がLレベルより、Hレベルを出力する。第2の論理回路14は、第1の論理回路13の出力がHレベル、オン信号入力20、異常検出回路入力27がLレベルのため、Hレベルを出力する。この結果、異常検出回路出力28、異常信号出力21がHレベルとなり、電源装置1に異常ありが電源装置1の外部へ報告される。
次に、MOS−FET5bのオフ時のMOS−FETの両端間の抵抗値RBが400kΩに低下した場合の動作を説明する。
電源装置1は、オン信号入力20がLレベルのため、制御回路6は先に説明したとおりMOS−FET5a、5bを共にオフ状態に制御にする。この状態において、直流電源3の出力電圧VDCが400V、MOS−FET5aオフ時のMOS−FETの両端間の抵抗値RAが25MΩ、MOS−FET5bオフ時のMOS−FETの両端間の抵抗値RBが400kΩより、MOS−FET5aとMOS−FET5bの接続点に発生する電圧VABは、
VAB=(RB//(R1+R2))/(RA+RB//(R1+R2))・VDC
=(400kΩ//(3850MΩ+150MΩ))
/(25MΩ+400kΩ//(3850MΩ+150MΩ))・400V
=6.3V
であり、これに接続された異常検出回路入力25の電圧も6.3Vである。オペアンプ8の入力電圧V8は、異常検出回路入力25の電圧を抵抗7aおよび抵抗7bにより分圧したものであり、
V8=R2/(R1+R2)・VAB
=150MΩ/(3850MΩ+150MΩ)・6.3V
=0.236V
である。オペアンプ8の出力電圧は、オペアンプのゲインが1倍であることより、0.236Vである。第1のコンパレータ10は、オペアンプ8の出力電圧が、第1の基準電圧9のVref1=14Vより低いため、Lレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧が、第2の基準電圧12のVref2=1Vより低いため、Hレベルを出力する。第1の論理回路13は第1のコンパレータ10の出力がLレベル、第2のコンパレータ11の出力がHレベルより、Hレベルを出力する。第2の論理回路14は、第1の論理回路13の出力がHレベル、オン信号入力20、異常検出回路入力27がLレベルのため、Hレベルを出力する。この結果、異常検出回路出力28、異常信号出力21がHレベルとなり、電源装置1に異常ありが電源装置1の外部へ報告され修理、交換、保守などの適切な処置を迅速に行う事ができる。なお、オン信号入力20がHレベルの場合、すなわち電源装置1がオン状態でありインバータ回路30が動作している場合は、MOS−FET5a、5bがオン、オフ動作しているため、オフ時のMOS−FETの両端間の抵抗値異常を正しく検出する事ができない状態である。この状態においては、異常検出回路入力27がHレベルであるため、第1の論理回路13の出力によらず、第2の論理回路14の出力がLレベルとなる。この結果、異常検出回路出力28、異常信号出力21がLレベルとなり、電源装置1に異常なしが電源装置1の外部へ報告されるため誤検出を防ぐ事ができる。
VAB=(RB//(R1+R2))/(RA+RB//(R1+R2))・VDC
=(400kΩ//(3850MΩ+150MΩ))
/(25MΩ+400kΩ//(3850MΩ+150MΩ))・400V
=6.3V
であり、これに接続された異常検出回路入力25の電圧も6.3Vである。オペアンプ8の入力電圧V8は、異常検出回路入力25の電圧を抵抗7aおよび抵抗7bにより分圧したものであり、
V8=R2/(R1+R2)・VAB
=150MΩ/(3850MΩ+150MΩ)・6.3V
=0.236V
である。オペアンプ8の出力電圧は、オペアンプのゲインが1倍であることより、0.236Vである。第1のコンパレータ10は、オペアンプ8の出力電圧が、第1の基準電圧9のVref1=14Vより低いため、Lレベルを出力する。第2のコンパレータ11は、オペアンプ8の出力電圧が、第2の基準電圧12のVref2=1Vより低いため、Hレベルを出力する。第1の論理回路13は第1のコンパレータ10の出力がLレベル、第2のコンパレータ11の出力がHレベルより、Hレベルを出力する。第2の論理回路14は、第1の論理回路13の出力がHレベル、オン信号入力20、異常検出回路入力27がLレベルのため、Hレベルを出力する。この結果、異常検出回路出力28、異常信号出力21がHレベルとなり、電源装置1に異常ありが電源装置1の外部へ報告され修理、交換、保守などの適切な処置を迅速に行う事ができる。なお、オン信号入力20がHレベルの場合、すなわち電源装置1がオン状態でありインバータ回路30が動作している場合は、MOS−FET5a、5bがオン、オフ動作しているため、オフ時のMOS−FETの両端間の抵抗値異常を正しく検出する事ができない状態である。この状態においては、異常検出回路入力27がHレベルであるため、第1の論理回路13の出力によらず、第2の論理回路14の出力がLレベルとなる。この結果、異常検出回路出力28、異常信号出力21がLレベルとなり、電源装置1に異常なしが電源装置1の外部へ報告されるため誤検出を防ぐ事ができる。
以上説明した通り、本発明の電源装置を使用すれば、電源装置に内蔵したMOS−FETなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置を提供できる。なお、スイッチ素子は、MOS−FETの他に、バイポーラトランジスタ、サイリスタ、IGBTなどのスイッチ機能を持つ半導体を用いる事ができる。
図3は本発明の第2の実施例である電源装置の回路構成を示す図である。
図3の電源装置101は、直流電源103の+側に電源入力102aを接続し、直流電源103の−側に電源入力102bを接続し、電源入力102aと102bの間に、MOS−FET105aとMOS−FET105bを直列接続し、電源入力102aと102bの間に、MOS−FET105cとMOS−FET105dを直列接続し、電源入力102aと102bの間に、補助電源回路123を接続し、MOS−FET105aとMOS−FET105bの接続点およびMOS−FET105cとMOS−FET105dの接続点に、コンデンサ104とトランス115の1次側巻線N11を直列接続し、トランス115の2次側巻線N12に整流回路116の入力を接続し、整流回路116の出力に平滑回路117の入力を接続し、平滑回路117の+側の出力に電源出力118aおよび電圧センス線124を接続し、電圧センス線124と制御回路106を接続し、平滑回路117の−側の出力に電源出力118bを接続し、電源出力118a、118bに負荷119を接続し、オン信号入力120に制御回路106、異常検出回路入力127aおよび異常検出回路入力127bを接続し、制御回路106の出力にMOS−FET105a、MOS−FET105b、MOS−FET105cおよびMOS−FET105dを接続し、制御回路106に補助電源回路123を接続し、MOS−FET105aとMOS−FET105bの接続点に異常検出回路122bの異常検出回路入力125bを接続し、MOS−FET105cとMOS−FET105dの接続点に異常検出回路122aの異常検出回路入力125aを接続し、異常検出回路122aの異常検出回路電源入力126aおよび異常検出回路122bの異常検出回路電源入力126bに補助電源回路123を接続し、異常検出回路122aの異常検出回路出力128aおよび異常検出回路122bの異常検出回路出力128bに第3の論理回路114の入力を接続し、第3の論理回路114の出力に異常信号出力121を接続した構成で、異常検出回路122a、122bは、実施例1の異常検出回路22である。
図3の電源装置101の回路動作について図3および図4を用いて説明する。
電源装置101のインバータ回路130は、MOS−FET105a、105b、105c105dのスイッチ素子で構成され、制御回路106は、MOS−FET105aとMOS−FET105dのオン、オフを同一のタイミングで制御し、またMOS−FET105b、MOS−FET105cのオン、オフを同一のタイミングで制御する。MOS−FET105aおよびMOS−FET105dとMOS−FET105bおよびMOS−FET105cが交互にオン、オフする事により、トランス115の1次巻線N11の両端に、電圧値+VDCおよび−VDCを交互に出力する。コンデンサ104は偏磁防止コンデンサであり、トランス115の1次巻線N11の入力電圧の直流分を遮断して、トランス115のコアの磁気飽和を防止する。以上説明したインバータ回路130の動作の結果、トランス115の1次巻線N11の両端へは振幅VDCの2倍の交流電圧が入力される。トランス115の1次巻線N11へ入力された交流電圧は、トランス115により降圧された後、整流回路116により整流され、平滑回路117により平滑され、出力電圧Voに変換される。出力電圧Voは電源出力118a、118bより出力され、負荷119へ給電される。制御回路106は、MOS−FET105a、105b、105c、105dのオン、オフ制御を行う。具体的には、オン信号入力120がLレベルの場合は、MOS−FET105a、105b、105c、105dをオフ状態に維持する。この状態おいては、インバータ回路130が停止しており、出力電圧Voは0Vに維持されるため、電源装置101の出力はオフ状態である。オン信号入力120がHレベルの場合は、制御回路106は、出力電圧Voを電圧センス線124を通してモニタし、あらかじめ決められた設定電圧を維持するようにMOS−FET105aとMOS−FET105dおよびMOS−FET105bとMOS−FET105cのオン、オフ制御を行う。具体的には、出力電圧Voが設定電圧より低い場合は、MOS−FET105a、105b、105c、105dのオンデューティーを大きくし、出力電圧Voが設定電圧より高い場合は、MOS−FET105a、MOS−FET105b、MOS−FET105cおよびMOS−FET105dのオンデューティーを小さくする制御を行う。この状態おいては、インバータ回路130は動作しており、出力電圧Voは設定電圧に維持されるため、電源装置101の出力はオン状態である。補助電源回路123は、直流電源103の出力電圧を制御回路106、異常検出回路122aおよび異常検出回路122bの動作に必要な電源電圧に変換する回路である。
MOS−FET105a、105b、105c、105dの異常有無の検出は、オン信号入力120がLレベルの場合に行われ、図4に示すタイムチャートの例の通りTM2のタイミングで、オン信号120がHレベルからLレベルへ遷移すると、制御回路106はMOS−FET105a、105b、105c、105dをオフ状態に制御する。この結果、MOS−FET105a、105b、105c、105dが共にオフになり、MOS−FET105aとMOS−FET5bの接続点には、直流電源103の出力電圧VDCをMOS−FET105aの抵抗値とMOS−FET105bの抵抗値で分圧した電圧が発生する。また、MOS−FET105cとMOS−FET5dの接続点には、直流電源103の出力電圧VDCをMOS−FET105cの抵抗値とMOS−FET105dの抵抗値で分圧した電圧が発生する。MOS−FET105aとMOS−FET105bの接続点に発生した電圧は異常検出回路入力125bに入力され、MOS−FET105cとMOS−FET105dの接続点に発生した電圧は異常検出回路入力125aに入力される。異常検出回路122aは、異常検出回路入力125aに入力された電圧を検出し、実施例1の異常検出回路22と同様に動作し、MOS−FET105cおよびMOS−FET105dの異常有無を異常検出回路出力128aから出力する。異常検出回路122bは、異常検出回路入力125bに入力された電圧を検出し、実施例1の異常検出回路22と同様に動作し、MOS−FET105aおよびMOS−FET105bの異常有無を異常検出回路出力128bから出力する。第3の論理回路114は論理和回路であり、異常検出回路122aの異常検出回路出力128aと異常検出回路122bの異常検出回路出力128bの出力の何れか片方の出力がHレベルの場合、もしくは両方の出力ともHレベルの場合にHレベルを出力する。両方の出力がLレベルの場合はLレベルを出力する。第3の論理回路114の動作の結果、MOS−FET105a、105b、105c、105dの何れかのオフ時の抵抗値が低下して、異常検出回路122aの出力と異常検出回路122bの出力の何れか片方の出力がHレベルの場合、もしくは両方の出力ともHレベルになった場合、第3の論理回路114の出力がHレベルになる。この結果、異常信号出力121がHレベルとなり、電源装置101より異常信号が電源装置101の外部へ報告される。
以上説明した通り、本発明の電源装置を使用すれば、電源装置に内蔵したMOS−FETなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置を提供できる。
なお、スイッチ素子は、MOS−FETの他に、バイポーラトランジスタ、サイリスタ、IGBTなどのスイッチ機能を持つ半導体を用いる事ができる。
図5は本発明の第3の実施例で電源システムである。図5において、200は直流電源であり、201は電源システムであり、202a、202bは電源システム電源入力であり、203a、203b、203c、204a、204b、204cは電源入力であり、212a、212b、212cは図1の電源装置1または図3の電源装置101であり、205a、205b、205c、206a、206b、206cは電源出力であり、207a、207b、207cはオン信号入力であり、208a、208b、208cは異常信号出力であり、213は、電源装置異常検出部であり、209a、209bは電源システム電源出力であり、219は負荷であり、210は電源システムオン信号入力であり、211は電源システム異常信号出力である。
図5に示すように本実施例の電源システム201は、直流電源200の+側に電源システム電源入力202aを接続し、直流電源200の−側に電源システム電源入力202bを接続し、電源システム電源入力202aに電源装置212a、212b、212cの電源入力203a、203b、203cを並列接続し、電源システム電源入力202bに電源装置212a、212b、212cの電源入力204a、204b、204cを並列接続し、電源装置212a、212b、212cの電源出力205a、205b、205cを並列接続したものを電源システム電源出力209aに接続し、電源装置212a、212b、212cの電源出力206a、206b、206cを並列接続したものを電源システム電源出力209bに接続し、電源システム電源出力209a、209bを負荷219に接続し、電源装置212a、212b、212cのオン信号入力207a、207b、207cを並列接続したものを電源システムオン信号入力210に接続し、電源装置212a、212b、212cの異常信号出力208a、208b、208cを電源装置異常検出部213にそれぞれ接続し、電源装置異常検出部213の出力を電源システム異常信号出力211に接続した構成である。
電源システム201に搭載した電源装置212a、212b、212cに内蔵するスイッチ素子の異常有無の検出は、電源システムオン信号入力210にLレベルを入力し、電源装置212a、212b、212cのオン信号入力207a、207b、207cにLレベルが入力されることで、電源装置212a、212b、212cは、電源装置212a、212b、212cに内蔵するスイッチ素子の異常有無を検出し、異常信号出力208a、208b、208cからHレベルまたはLレベルの異常有無の結果を出力する。電源装置異常検出部213は、電源装置212a、212b、212cの異常信号出力208a、208b、208cから出力されたHレベルまたはLレベルを受け取り、異常信号出力208a、208b、208cが全てLレベルの場合は、電源装置に異常なしの情報を電源システム異常信号出力211に出力する。異常信号出力208a、208b、208cの何れかがHレベルの場合、Hレベルを出力した電源装置に異常ありの情報を電源システム異常信号出力211から外部へ報告され修理、交換、保守などの適切な処置を迅速に行う事ができる。
以上説明した通り、本電源システムは、実施例1の電源装置1または実施例2の電源装置101を使用していることから、電源装置に内蔵したMOS−FETなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置、電源システムを提供できる。
図6は本発明の第4の実施例で電子装置である。図6において、301は電子装置であり、302a、302bは電子装置電源入力であり、303は交流電源であり、304はAC/DCコンバータであり、305a、305bは電源入力であり、306は図1の電源装置1または図3の電源装置101であり、307a、307bは電源出力であり、308はオン信号入力であり、310は異常信号出力であり、309は電子回路であり、311は電源装置オンオフ制御部であり、312は電源装置異常通知部であり、313は電子装置異常信号出力であり、314は電源スイッチある。
図6に示すように本実施例の電子装置301は、電子装置電源入力302a、302bに交流電源303を接続し、電子装置電源入力302a、302bにAC/DCコンバータ304の入力を接続し、AC/DCコンバータ304の出力に電源装置306の電源入力305a、305bを接続し、電源装置306の電源出力307a、307bに電子回路309を接続し、電源装置306のオン信号入力308に電源装置オンオフ制御部311を接続し、電源装置オンオフ制御部311に電源スイッチ314を接続し、電源装置306の異常信号出力310に電源装置異常通知部312を接続し、電源装置異常通知部312に電子装置異常信号出力313を接続したものである。ここで、電子回路309は、例えば電子演算回路、メモリ回路、増幅回路、発振回路、D/Aコンバータ、A/Dコンバータなどのデジタル回路、アナログ回路を問わない全ての電子回路である。
電源装置オンオフ制御部311は、電源スイッチ314がオンの場合は、電源装置306のオン信号入力308にHレベルを出力し、電源スイッチ314がオフの場合はオン信号入力308にLレベルを出力する。オン信号入力308がHレベルの場合は、電源装置306の出力がオン状態となり、電源装置306の電源出力307a、307bから電子回路309に給電する。オン信号入力308がLレベルの場合は、電源装置306の出力がオフ状態となり、電源装置306の電源出力307a、307bから電子回路309への給電が停止すると同時に、電源装置306に内蔵するスイッチ素子のオフ時の抵抗値の異常有無の検出が行われ、結果が異常信号出力310から出力される。電源装置異常通知部312は、異常信号出力310がLレベルの場合は、電源装置306に異常なしの信号を電子装置異常信号出力313を通して外部に出力する。異常信号出力310がHレベルの場合は、電源装置306に異常ありの信号を電子装置異常信号出力313を通して外部に出力する。この電子装置異常信号出力313の信号を用いてオペレータや保守員が修理、交換、保守などの適切な処置を迅速に行う事ができる。
以上説明した通り、本電子装置は、実施例1の電源装置1または実施例2の電源装置101を使用していることから、電源装置に内蔵したMOS−FETなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置、電子装置を提供できる。
1…電源装置、2a、2b…電源入力、3…直流電源、4a、4b…コンデンサ、5a、5b…MOS−FET、6…制御回路、7a、7b…分圧用抵抗、8…オペアンプ、9…第1の基準電圧、10…第1のコンパレータ、13…第1の論理回路、14…第2の論理回路、15…トランス、16…整流回路、17…平滑回路、18a、18b…電源出力、19…負荷、20…オン信号入力、21…常信号出力、22…異常検出回路、23…補助電源回路、24…電圧センス線、25…異常検出回路入力、26…異常検出回路電源入力、27…異常検出回路入力、28…異常検出回路出力、30…インバータ回路、N1…トランス15の1次側巻線、N2…トランス15の2次側巻線、101…電源装置、102a、102b…電源入力、103…直流電源、105a、105b、105c、105d…MOS−FET、104…コンデンサ、106…制御回路、114…第3の論理回路、115…トランス、116…整流回路、117…平滑回路、118a、118b…電源出力、119…負荷、120…オン信号入力、121…異常信号出力、122a、122b…異常検出回路、123…補助電源回路、124…電圧センス線、125a、125b…異常検出回路入力、126a、126b…異常検出回路電源入力、127a、127b…異常検出回路入力、128a、128b…異常検出回路出力、130…インバータ回路、N11…トランス115の1次側巻線、N12…トランス115の2次側巻線、200…直流電源、201…電源システム、202a、202b…電源システム電源入力、203a、203b、203c、204a、204b、204c…電源入力、205a、205b、205c、206a、206b、206c…電源出力、207a、207b、207c…オン信号入力、208a、208b、208c…異常信号出力、209a、209b…電源システム電源出力、210…電源システムオン信号入力、211…電源システム異常信号出力、212a、212b、212c…電源装置、213…電源装置異常検出部、219…負荷、301…電子装置、302a、302b…電子装置電源入力、303…交流電源、304AC/DC…コンバータ、305a、305b…電源入力、306…電源装置、307a、307b…電源出力、308…オン信号入力、309…電子回路、310…異常信号出力、311…電源装置オンオフ制御部、312…電源装置異常通知部、313…電子装置異常信号出力、314…電源スイッチ、401…電源装置、402a、402b…電源入力、403…直流電源、404a、404b…コンデンサ、405a、405b…MOS−FET、406…制御回路、415…トランス、416…整流回路、417…平滑回路、418a、418b…電源出力、419…負荷、420…オン信号入力、423…補助電源回路、424…電圧センス線、430…インバータ回路、N41…トランス415の1次側巻線、N42…トランス415の2次側巻線。
Claims (3)
- 直列接続された2つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記2つのスイッチ素子同士の接続点の接続点電圧が第1の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第2の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える事を特徴とするスイッチング電源装置。
- 請求項1の電源装置を備えた事を特徴とする電源システム。
- 請求項1の電源装置を備えた事を特徴とする電子装置。
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JP2015215287A (ja) * | 2014-05-13 | 2015-12-03 | 株式会社デンソー | 電圧検出装置 |
JP2016010240A (ja) * | 2014-06-25 | 2016-01-18 | 株式会社日立製作所 | 電力変換装置 |
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2012
- 2012-05-22 JP JP2012116123A patent/JP2013243871A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015215287A (ja) * | 2014-05-13 | 2015-12-03 | 株式会社デンソー | 電圧検出装置 |
JP2016010240A (ja) * | 2014-06-25 | 2016-01-18 | 株式会社日立製作所 | 電力変換装置 |
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