JP2013223275A

JP2013223275A - 電力変換装置

Info

Publication number: JP2013223275A
Application number: JP2012091630A
Authority: JP
Inventors: Akitake Takizawa; 聡毅滝沢
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2013-10-28

Abstract

【課題】アーム毎に半導体スイッチ（ＩＧＢＴ）を多直列接続した電力変換装置では、いずれかのＩＧＢＴが短絡故障すると、雪崩的に故障が拡大し、全てのＩＧＢＴが破壊されてしまうという課題がある。
【解決手段】ゲートのオフ信号期間に、直列接続された各ＩＧＢＴの主端子間電圧を検出し、この検出電圧とゲート信号との関係から短絡故障を判定し、短絡故障と判定されたら、他のＩＧＢＴのゲートに対してオン信号が伝達されないように信号ブロック回路を設ける。この時の短絡故障判定は、オフ信号が出されてからの一定時間又はデッドタイム期間は動作しないようにマスクする。
【選択図】図１

Description

本発明は、高圧の電力変換回路などに適用される直列接続されたパワー半導体素子の保護方式に関する。

図２に直流を交流に変換する電力変換回路である、２レベルインバータの回路例を示す。１が直流電源（電圧Ｅｄ）で、正極電位をＰ、負極電位をＮとしている。一般に本直流電源を交流電源システムより構成する場合は、図示していない整流器と大容量のコンデンサなどによって構成することが可能である。

２〜９がＰ極電位とＮ極電位間に８直列（４直列×２）接続されているそれぞれダイオードを逆並列接続した半導体スイッチとしてのＩＧＢＴで、中間接続点１０から交流が出力される。ＩＧＢＴ２〜５が上アームを、ＩＧＢＴ６〜９が下アームを構成している。本回路でアーム毎にＩＧＢＴを多直列接続している理由は、ＩＧＢＴの耐圧に対して直流電源１の電圧（Ｅｄ）が高いため、この電圧に耐える耐圧を持たせるためである。本回路で４直列×２構成としているのは一例で、一般には直流電圧１の電圧と使用するパワー半導体素子の耐圧に応じて最適な直列数を決定する。高信頼性を必要とされるシステムでは、直列接続された半導体スイッチの１個が短絡故障した場合でも残りの健全な半導体スイッチで運転継続が可能なように半導体スイッチの耐圧と直列接続数を決定する。本回路群を３台（ＵＡ、ＶＡ、ＷＡ）接続することで高圧出力の３相インバータが構成可能で、１１が本システムの負荷例である交流電動機である。

一般に、本システム（２レベルインバータ）に適用するパワー半導体の耐圧（Ｖ_ＣＥＳ）は、下式を目安に決定される。
Ｅｄ＝Ｖ_ＣＥＳ×ｎ/４ｎ：Ｐ電位とＮ電位間に接続される素子の直列数
また１２〜１９が各ＩＧＢＴを駆動するためのゲート駆動回路で図示していない制御回路からの信号を入力としてＩＧＢＴ駆動用に必要な信号をＩＧＢＴのゲートに出力する。２０〜２７が各ＩＧＢＴのコレクタ・エミッタ間に接続される抵抗で、抵抗２０〜２３はＩＧＢＴオフ時において直列接続されているＩＧＢＴ２〜５に印加される電圧を均等化するために、また抵抗２４〜２７はＩＧＢＴオフ時において直列接続されているＩＧＢＴ６〜９に印加される電圧を均等化するために、各々ＩＧＢＴと並列に接続されている。

また図３がゲート駆動回路部の詳細図で、制御回路２８の出力からのゲート駆動信号２９を、上アーム側のゲート駆動回路３０と、下アーム側のゲート駆動回路３１に入力する。その際、上アーム側と下アーム側は反転信号とする必要があるため、下アーム側にはインバータ論理回路３２を接続し、さらに上アーム側ＩＧＢＴ（２〜５）と下アーム側ＩＧＢＴ（６〜９）が同時にオンすることを防止するためのデッドタイム回路（オン信号の立ち上がりを遅延する回路）３３、３４を接続する。

各ＩＧＢＴ用のゲート駆動回路は同じ構成であるので、上アームのＩＧＢＴ５のゲートに抵抗３８を介して接続されたゲート駆動回路を例に説明する。ゲート駆動回路では、一般にフォトカプラ３５で制御回路側（弱電側）とＩＧＢＴのゲート側である強電側とを信号絶縁している。フォトカプラ３５の二次側回路３０は、信号増幅用トランジスタ３６、３７、ＩＧＢＴのスイッチングのスピードを調整するためのゲート抵抗３８、及び駆動回路用の正負電源３９、４０により構成される。ＩＧＢＴ６用のゲート駆動回路３１の構成も同様である。

アーム毎にＩＧＢＴを直列接続したインバータの回路例については、特許文献１などに示されている。

特開２００８−１８７２８号公報

一般にアーム毎にＩＧＢＴを多直列接続したシステムでは、スイッチング時において、直列素子間のスイッチングのタイミングのずれによって、電圧の分担は完全には均等とならない。

一般にはこの不均等現象を考慮して、ＩＧＢＴの耐圧や直列数を決定するが、運転中に設計を逸脱したような電圧や電流条件となった場合、ＩＧＢＴは破壊する恐れがある。
直列接続されたＩＧＢＴの中の１素子が短絡破壊すると、他の素子で電圧分担を担う必要があるため、１素子あたり印加電圧が高くなり、結果として雪崩現象的にその他の直列素子も耐圧破壊を起こし、最終的にはアーム全体で破壊することとなる（ＩＧＢＴ２〜５が短絡故障となる）。この場合、図４に示すように対抗アーム側（ＩＧＢＴ6〜９）にオン信号が入力されると直流短絡状態となり、過大な短絡電流Isによって大規模な破壊が起こる可能性がある。

従って、本発明の課題は、アームを複数個の半導体スイッチの直列接続回路で構成した電力変換装置で、何れかの半導体スイッチが短絡故障した場合、他の半導体スイッチを破壊させことなく安全に停止させることのできる故障検知装置を提供することである。

上述の課題を解決するために、第1の発明においては、直流から交流、もしくは交流から直流に変換する電力変換装置であって、それぞれダイオードが逆並列接続された半導体スイッチを２個以上直列に接続して構成した複数のアームと、前記各アームを構成する各々の半導体スイッチの主端子間に印加される電圧を検出する電圧検出手段と、前記電圧検出手段からの検出値とゲート駆動信号のオフ指令信号との条件で前記半導体スイッチの短絡故障判定を行う半導体スイッチ短絡故障検知手段と、前記アームのいずれかの半導体スイッチの前記短絡故障検知手段で短絡故障判定が行われた場合には直列接続された他の半導体スイッチのゲートへオン信号を与えないゲート信号ブロック手段と、を備える。

第２の発明においては、第１の発明における前記短絡故障検知手段では、オフ指令信号を入力してから一定時間内、及び上下アームでの電源短絡を防止するデッドタイム期間中は短絡故障判定を行わない。

第３の発明においては、第１又は第２の発明における前記電圧検出手段は、直列接続されている各半導体スイッチの主端子間に印加される電圧を均等化するために前記各半導体スイッチと並列に接続している抵抗の分圧値を使用する。

本発明では、アームに直列接続された半導体スイッチ回路を用いた電力変換装置において、短絡故障している素子をそのアームがオフしている期間中に検出し、検出後はオン信号を他のＩＧＢＴに与えないようにしている。

この結果、安全にシステム停止を行うことが可能となり、上下でのアーム短絡現象による装置の破壊など、被害の拡大を防止することが可能となる。

本発明の第１の実施例を示す回路図である。半導体スイッチの直列接続回路を用いた電力変換装置の例である。従来のゲート駆動回路の例である。ＩＧＢＴ短絡故障による直流短絡動作例を示す。

本発明の要点は、アームに直列接続された半導体スイッチ回路を用いた電力変換装置において、短絡故障している素子をそのアームがオフしている期間中に検出し、検出後はオン信号を他のＩＧＢＴに与えないようにしている点である。

図１に、本発明の第1の実施例を示す。図２に示した各アームにＩＧＢＴを４個直列接続した構成における上アーム側のＩＧＢＴ４と５のゲート駆動回路が記載され、具体的な短絡故障検知回路はＩＧＢＴ４についてのみ記載している。各ゲート駆動回路は各ＩＧＢＴとも同じであるので、部品記号は図３の部品番号を用いている。また他のＩＧＢＴについては同様の構成となるので省略している。

ＩＧＢＴ４と並列に接続されている抵抗を２直列（２２ａ、２２ｂ）とし、エミッタ側の抵抗２２ｂを抵抗２２ａに比べて抵抗値の小さい低抵抗とし、本抵抗２２ｂに発生する電圧をＩＧＢＴ４のコレクタ・エミッタ間電圧の分圧値として検出する。検出した電圧４２をコンパレータ４３に入力し、設定器４４の電圧と比較する。ＩＧＢＴ４がオフしている時に、電圧検出値が設定器４４の電圧以下だった場合は、ＩＧＢＴ４は故障短絡状態であると判定する。但しＩＧＢＴのゲート指令信号はオフ指令入力状態である必要があるため、フォトカプラ３５の出力点４１からの信号４５とコンパレータ４３の出力信号との間でナンド演算回路４６による論理演算を行う。

またオフ指令信号入力直後は、ＩＧＢＴにはスイッチング遅れ時間があるため、オン状態であり、実際にＩＧＢＴがオフ状態となるまでの間はコンパレータ４３の出力信号をマスクする必要がある。そのために抵抗４７とコンデンサ４８を用いた遅延回路を接続し、この遅延回路で決まる時間だけコンパレータ４３の出力信号がナンド演算回路４６を通過しないようにしている。またダイオード４９と抵抗５０は、ゲート駆動信号が負電圧となった場合にゼロ電位（ＩＧＢＴのエミッタ電位）にクランプするために接続されている。

ノア演算回路４６の出力が強電回路上の短絡故障検知信号５１となり、抵抗５２を介してフォトカプラ５３のフォトダイオードを駆動して弱電側に短絡故障検知信号が伝送される。弱電側では前記短絡故障信号の弱電側での信号５７によって、自分のゲートと他の直列素子に対してオン信号が出されないようにゲートロックを掛ける（ゲートオン指令信号を受け付けないようにする）必要があるが、強電側から出力された短絡故障信号５７は、デッドタイム期間中にも発生する可能性があるため、この期間中はマスクする必要がある。そのための論理回路がアンド演算回路５５、オア演算回路５６、ノア演算回路５８である。またオア演算回路５６の出力信号５９を弱電回路上の短絡故障検知信号として制御回路２８に伝送し、図示していない回路によってその他のアームや相のＩＧＢＴの遮断を実施する。

本例はＩＧＢＴ４について示したが、その他のＩＧＢＴ全てに同様の回路を接続した構成とする必要がある。
本実施例では２レベルのインバータ回路の例で示したが、アーム内で半導体スイッチ素子を複数個直列接続する３レベル以上のマルチレベル変換回路にも適用できる。

また半導体スイッチ素子としてＩＧＢＴ以外のＭＯＳＦＥＴなどにも適用できる。

本発明は、アーム内で半導体スイッチを直列接続して構成する電力変換回路であり、高電圧を出力する電動機駆動用インバータ、系統連系用電力変換装置、高圧交流を入力とするPWM（パルス幅変調）整流回路などへの適用が可能である。

１・・・直流電源２〜９・・・ＩＧＢＴ１１・・・電動機（負荷）
１２〜１９、３０、３１・・・ゲート駆動回路２０〜２７・・・抵抗
２８・・・制御回路３２・・・インバータ論理回路
３３、３４・・・デッドタイム回路４６・・・ノア演算回路
３５、３６、５３・・・フォトカプラ５５・・・アンド演算回路
３６、３７・・・トランジスタ３８、４７、５０、５２、５４・・・抵抗
５６・・・オア演算回路５８・・・ノア演算回路
３９、４０・・・抵抗ＵＡ・・・Ｕ相上下アーム
ＶＡ・・・Ｖ相上下アームＷＡ・・・Ｗ相上下アーム

Claims

直流から交流、もしくは交流から直流に変換する電力変換装置であって、それぞれダイオードが逆並列接続された半導体スイッチを２個以上直列に接続して構成した複数のアームと、前記各アームを構成する各々の半導体スイッチの主端子間に印加される電圧を検出する電圧検出手段と、前記電圧検出手段からの検出値とゲート駆動信号のオフ指令信号との条件で前記半導体スイッチの短絡故障判定を行う半導体スイッチ短絡故障検知手段と、前記アームのいずれかの半導体スイッチの前記短絡故障検知手段で短絡故障判定が行われた場合には直列接続された他の半導体スイッチのゲートへオン信号を与えないゲート信号ブロック手段と、を備えることを特徴とする電力変換装置。
前記短絡故障検知手段では、オフ指令信号を入力してから一定時間内、又は上下アームでの電源短絡を防止するデッドタイム期間中は短絡故障判定を行わないことを特徴とする請求項1に記載の電力変換装置。
前記電圧検出手段は、直列接続されている各半導体スイッチの主端子間に印加される電圧を均等化するために前記各半導体スイッチと並列に接続している抵抗の分圧値を使用することを特徴とする請求項１又は２に記載の電力変換装置。