JP2013197584A - 半導体基板、これを有する半導体チップおよび積層半導体パッケージ - Google Patents

半導体基板、これを有する半導体チップおよび積層半導体パッケージ Download PDF

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Abstract

【課題】ゲッタリング特性を向上させる。
【解決手段】素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成され、ポリシリコンからなるアクティブ層とを含む半導体基板とを含む半導体基板を提供する。
【選択図】 図１

Description

本発明は、ゲッタリング（ｇｅｔｔｅｒｉｎｇ）特性を向上させるのに適した半導体基板、これを有する半導体チップおよび積層半導体パッケージに関する。
半導体産業において、集積回路に対するパッケージ技術は、小型化に対する要求および実装の信頼性を満足させるために持続的に発展しており、最近は、電気／電子製品の小型化と共に高性能化が要求されるにつれ、チップの積層に対する多様な技術が開発されている。
半導体産業でいう「積層」とは、少なくとも２つ以上の半導体チップまたは半導体パッケージを垂直に積み上げることであって、このような積層技術によれば、メモリ素子の場合には、半導体集積工程で実現可能なメモリ容量より２倍以上のメモリ容量とすることができる。また、積層半導体パッケージは、メモリ容量の増大はもちろん、実装密度および実装面積使用の効率性の面で利点を有する。このため、積層半導体パッケージに対する研究および開発が加速化されている。
積層半導体パッケージの一例として、最近、半導体チップ内に貫通電極（ｔｈｒｏｕｇｈ ｅｌｅｃｔｒｏｄｅ）を形成し、上下部の半導体チップ間の物理的および電気的な連結をなすようにした積層半導体パッケージが提案された。
しかし、貫通電極として用いられる物質、例えば、銅が半導体チップに拡散して結晶欠陥を誘発し、これにより、半導体チップ内に形成された半導体素子にリーク電流が発生し、トランジスタの閾値電圧がシフトされ、リフレッシュ特性が低下するなどの問題があった。
このような問題を解決するために、貫通電極と半導体チップとの間に形成される絶縁膜（ＳｉＯ２）の厚さを増加させ、半導体チップに拡散する銅が絶縁膜でゲッタリング（ｇｅｔｔｅｒｉｎｇ）されるようにする方策が提案されている。しかし、貫通電極から拡散する銅を絶縁膜だけでゲッタリングするには力不足であるのが現状である。
本発明の目的は、ゲッタリング特性を向上させるのに適した半導体基板を提供することである。
本発明の他の目的は、前記半導体基板を有する半導体チップを提供することである。
本発明のさらに他の目的は、前記半導体チップを有する積層半導体パッケージを提供することである。
本発明の一態様にかかる半導体基板は、素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成され、ポリシリコンからなるアクティブ層とを含む。
本発明の他の態様にかかる半導体チップは、素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成され、ポリシリコンからなるアクティブ層とを含む半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極とを含む。
前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を含むことができる。
前記半導体チップは、前記基板本体の一面および前記アクティブ層上に形成される回路パターンをさらに含み、前記回路パターンは、前記基板本体の一面および前記アクティブ層と向かい合う前記回路パターンの第１面に対向する第２面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、前記半導体素子と前記ボンディングパッドとを電気的に連結する配線層と、前記半導体素子と前記配線層との間、前記配線層の間、前記配線層と前記ボンディングパッドとの間を分離する絶縁膜とを含むことができる。
前記貫通電極は、前記回路パターンを貫通して前記ボンディングパッドに直接連結され得る。これとは異なり、前記貫通電極は、前記回路パターンを貫通しなくてもよく、この場合、前記回路パターンは、前記貫通電極と前記ボンディングパッドとを電気的に連結する追加配線層をさらに含む。
本発明のさらに他の態様にかかる積層半導体パッケージは、素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成され、ポリシリコンからなるアクティブ層とを含む半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極とをそれぞれ含み、前記それぞれの貫通電極が電気的に連結されるように積層される複数の半導体チップと、前記積層される半導体チップの貫通電極を電気的に連結する導電性連結部材とを含むことができる。
前記各半導体チップの前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を含むことができる。
前記それぞれの半導体チップは、前記基板本体の一面およびアクティブ層上に形成される回路パターンをさらに含み、前記回路パターンは、前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第１面に対向する第２面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、前記半導体素子と前記ボンディングパッドとを電気的に連結する配線層と、前記半導体素子と前記配線層との間、前記配線層の間、前記配線層と前記ボンディングパッドとの間を分離する絶縁膜とを含むことができる。
前記貫通電極は、前記回路パターンを貫通して前記ボンディングパッドに直接連結され得る。これとは異なり、前記貫通電極は、前記回路パターンを貫通しなくてもよく、この場合、前記回路パターンは、前記貫通電極と前記ボンディングパッドとを電気的に連結する追加配線層をさらに含む。
前記積層半導体パッケージは、前記積層される半導体チップのうち最下部の半導体チップ上に前記最下部の半導体チップの貫通電極を露出するように形成される第１絶縁層と、前記第１絶縁層上に形成され、前記第１絶縁層によって露出した貫通電極と電気的に連結される再配線と、前記再配線を含む前記第１絶縁層上に形成され、前記再配線の一部を露出する第２絶縁層とをさらに含むことができる。
これとは異なり、前記積層半導体パッケージは、前記半導体チップを支持し、前記積層される半導体チップのうち最下部の半導体チップの前記貫通電極と電気的に連結される接続電極を有する構造体をさらに含むこともできる。前記構造体は、印刷回路基板、インターポーザおよび半導体パッケージのうちのいずれか１つを含むことができる。
本発明によれば、貫通電極から素子領域に拡散する金属が素子領域に形成されたポリシリコンの端部分で効果的にゲッタリングされるため、ゲッタリング特性が向上する。その結果、半導体素子のリーク電流および閾値電圧のシフトが防止され、リフレッシュ特性が向上し、製品の信頼性および性能が向上する。
本発明の第１実施形態にかかる半導体チップを示す断面図である。 図１に示された半導体基板を示す断面図である。 本発明の第２実施形態にかかる積層半導体パッケージを示す断面図である。 本発明の第３実施形態にかかる積層半導体パッケージを示す断面図である。 本発明の第４実施形態にかかる積層半導体パッケージを示す断面図である。 本発明にかかる半導体チップを備えた電子装置を示す斜視図である。 本発明にかかる半導体チップを含む電子装置の例を示すブロック図である。
以下、添付した図面を参照して、本発明の好ましい実施形態を詳細に説明する。
図１は、本発明の第１実施形態にかかる半導体チップを示す断面図であり、図２は、図１に示された半導体基板を示す断面図である。
図１を参照すれば、本発明の第１実施形態にかかる半導体チップ１０Ａは、半導体基板１００Ａと、貫通電極２００と、半導体素子３００とを含む。その他、回路パターン４００をさらに含むことができる。
図２を参照すれば、半導体基板１００Ａは、基板本体１１０と、アクティブ層１２０とを含む。
基板本体１１０は、素子領域ＤＲ（Ｄｅｖｉｃｅ Ｒｅｇｉｏｎ）および周辺領域ＰＲ（Ｐｅｒｉｐｈｅｒａｌ Ｒｅｇｉｏｎ）に区画され、一面１１１、一面１１１に対向する他面１１２、および一面１１１の素子領域ＤＲに形成されたトレンチ１１３を有する。
アクティブ層１２０は、トレンチ１１３に形成され、ポリシリコン層からなる。
半導体基板１００Ａは、ウエハ上に製造されたものであってもよいし、ウエハ上で製造された後に個別化されたものであってもよい。
図１をさらに参照すれば、貫通電極２００は、基板本体１１０の周辺領域ＰＲを貫通する。貫通電極２００として用いられる物質としては、銅、アルミニウム、アルミニウム合金、ＳｎＡｇ、Ａｕなどからなる群より選択されたいずれか１つ以上を含むことができる。
図示しないが、貫通電極２００と基板本体１１０との間には、絶縁膜が形成されている。絶縁膜は、酸化膜、窒化膜および有機膜からなる群より選択されたいずれか１つ以上を含むことができる。
半導体素子３００は、アクティブ層１２０上に形成される。半導体素子３００は、例えば、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を含むことができる。
回路パターン４００は、基板本体１１０の一面１１１およびアクティブ層１２０上に形成され、第１面４１０と、第２面４２０と、ボンディングパッド４３０と、配線層４４０と、絶縁膜４５０とを含む。
第１面４１０は、基板本体１１０の一面１１１およびアクティブ層１２０と向かい合い、第２面４２０は、第１面４１０に対向し、ボンディングパッド４３０は、第２面４２０に形成され、貫通電極２００と電気的に連結される。配線層４４０は、半導体素子３００とボンディングパッド４３０とを電気的に連結し、絶縁膜４５０は、半導体素子３００と配線層４４０との間、配線層４４０の間、および配線層４４０とボンディングパッド４３０との間を分離する。
本実施形態において、貫通電極２００は、回路パターン４００を貫通してボンディングパッド４３０に直接連結される。これとは異なり、図示しないが、貫通電極２００は、回路パターン４００を貫通しなくてもよく、この場合、回路パターン４００は、貫通電極２００とボンディングパッド４３０とを電気的に連結する追加配線層（図示せず）をさらに含むことができる。
以下、前述した半導体チップを有する積層半導体パッケージを説明する。
図３は、本発明の第２実施形態にかかる積層半導体パッケージを示す断面図である。
図３を参照すれば、ポリシリコンからなるアクティブ層１２０、半導体素子３００および貫通電極２００を有する複数の半導体チップ１０Ａが用意された後、それぞれの貫通電極２００が電気的に連結されるように複数の半導体チップ１０Ａが垂直に積層される。
積層される半導体チップ１０Ａの貫通電極２００の間には、導電性連結部材２０が形成され、上下の半導体チップ１０Ａの貫通電極２００を電気的に連結し、積層される半導体チップ１０Ａの間には、接着部材３０が形成され、上下の半導体チップ１０Ａを付着する。
前記導電性連結部材２０は、銅、スズ、銀のうちの１つ以上を含む金属で形成可能であり、前記接着部材３０は、非導電性フィルム（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ、ＮＣＦ）、非導電性ペースト（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ、ＮＣＰ）、異方性導電フィルム（Ａｎｉｓｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ、ＡＣＦ）、異方性導電ペースト（Ａｎｉｓｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ、ＡＣＰ）およびポリマー（ｐｏｌｙｍｅｒ）のうちの１つ以上を含むことができる。
そして、積層された半導体チップ１０Ａのうち最下部の半導体チップ１０Ａの下部面には、貫通電極２００を露出する第１絶縁層４０が形成され、第１絶縁層４０上には、最下部の半導体チップ１０Ａの貫通電極２００と電気的に連結される再配線５０が形成される。そして、再配線５０を含む第１絶縁層４０上には、再配線５０の一部を露出させる第２絶縁層６０が形成され、第２絶縁層６０によって露出した再配線５０には、外部接続端子７０が装着される。
図４は、本発明の第３実施形態にかかる積層半導体パッケージを示す断面図である。
図４を参照すれば、ポリシリコンからなるアクティブ層１２０、半導体素子３００および貫通電極２００を有する複数の半導体チップ１０Ａが用意された後、それぞれの貫通電極２００が電気的に連結されるように複数の半導体チップ１０Ａが垂直に積層される。
積層される半導体チップ１０Ａの貫通電極２００の間には、導電性連結部材２０が形成され、上下の半導体チップ１０Ａの貫通電極２００を電気的に連結し、積層される半導体チップ１０Ａの間には、接着部材３０が形成され、上下の半導体チップ１０Ａを付着する。
前記導電性連結部材２０は、銅、スズ、銀のうちの１つ以上を含む金属で形成可能であり、前記接着部材３０は、非導電性フィルム（ＮＣＦ）、非導電性ペースト（ＮＣＰ）、異方性導電フィルム（ＡＣＦ）、異方性導電ペースト（ＡＣＰ）およびポリマーのうちのいずれか１つ以上を含むことができる。
そして、積層された半導体チップ１０Ａのうち最下部の半導体チップ１０Ａの貫通電極２００が構造体８０の接続電極８２と電気的に連結されるように構造体８０上に実装される。本実施形態において、構造体８０は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、ＰＣＢ）からなる。
最下部の半導体チップ１０Ａの貫通電極２００と構造体８０の接続電極８２は、導電性連結部材９０によって電気的に連結され、最下部の半導体チップ１０Ａと構造体８０との間には、接着部材９２が形成され、最下部の半導体チップ１０Ａと構造体８０とを付着する。導電性連結部材９０は、銅、スズ、銀のうちの１つ以上を含む金属で形成可能であり、接着部材９２は、非導電性フィルム（ＮＣＦ）、非導電性ペースト（ＮＣＰ）、異方性導電フィルム（ＡＣＦ）、異方性導電ペースト（ＡＣＰ）およびポリマーのうちのいずれか１つ以上を含むことができる。
そして、積層された半導体チップ１０Ａを含む構造体８０の上面は、モールド部９４によって密封される。ここで、説明されていない図面符号８４はボールランドを、８６は外部接続端子として用いられるソルダーボールを表す。
図４を用いて説明された実施形態では、構造体８０が印刷回路基板（ＰＣＢ）の場合を示したが、構造体８０は、半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）またはインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）であってもよい。
図５は、本発明の第４実施形態にかかる積層半導体パッケージを示す断面図である。
本発明の第４実施形態にかかる積層半導体パッケージは、前記図４を用いて説明された第３実施形態にかかる積層半導体パッケージとは異なり、半導体チップ１０Ａが構造体８０上にフェイスダウン（ｆａｃｅ−ｄｏｗｎ）形態で積層される構成を有する。そのため、半導体チップ１０Ａが積層される形態を除けば、第３実施形態にかかる積層半導体パッケージと実質的に同一の構成を有する。したがって、同一の構成要素に関する重複した説明は省略する。
上述した半導体チップは、多様な電子装置に適用可能である。
図６は、本発明にかかる半導体チップを備えた電子装置を示す斜視図である。
図６を参照すれば、本発明の実施形態にかかる半導体チップは、携帯電話のような電子装置１０００に応用可能である。本実施形態にかかる半導体チップは、優れたゲッタリング特性を有するため、電子装置１０００の性能および信頼性の改善に有利である。電子装置は、図６に示された携帯電話に限定されるものではなく、例えば、モバイル電子機器、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ポータブルマルチメディアプレーヤ（ＰＭＰ）、ＭＰ３プレーヤ、カムコーダ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話、ナビゲーション、個人携帯用情報端末（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などの多様な電子機器を含むことができる。
図７は、本発明にかかる半導体チップを含む電子装置の例を示すブロック図である。
図７を参照すれば、電子システム１３００は、制御機１３１０と、入出力装置１３２０と、記憶装置１３３０とを含むことができる。前記制御機１３１０、入出力装置１３２０および記憶装置１３３０は、バス（ｂｕｓ）１３５０を介して結合できる。前記バス１３５０は、データが移動する通路といえる。例えば、前記制御機１３１０は、少なくとも１つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、そして、これらと同一の機能を果たすことができる論理素子のうちの少なくともいずれか１つを含むことができる。
前記制御機１３１０および記憶装置１３３０は、本発明にかかる半導体チップを含むことができる。前記入出力装置１３２０は、キーパッド、キーボードおよび表示装置（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などから選択された少なくとも１つを含むことができる。前記記憶装置１３３０は、データを格納する装置である。前記記憶装置１３３０は、データおよび／または前記制御機１３１０によって実行される命令語などを格納することができる。前記記憶装置１３３０は、揮発性記憶素子および／または不揮発性記憶素子を含むことができる。
あるいは、前記記憶装置１３３０は、フラッシュメモリで形成できる。例えば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明の技術が適用されたフラッシュメモリが装着できる。このようなフラッシュメモリは、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）で構成可能である。
この場合、電子システム１３００は、大容量のデータを前記フラッシュメモリシステムに安定的に格納することができる。前記電子システム１３００は、通信ネットワークにデータを伝送したり、通信ネットワークからデータを受信するためのインターフェース１３４０をさらに含むことができる。前記インターフェース１３４０は、有無線形態であり得る。例えば、前記インターフェース１３４０は、アンテナまたは有無線トランシーバなどを含むことができる。そして、図示しないが、前記電子システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＰ）、そして、入出力装置などがさらに提供できることは、当該分野における通常の知識を習得した者にとって自明である。
本発明によれば、貫通電極から素子領域に拡散する金属が素子領域に形成されたポリシリコンの端部分で効果的にゲッタリングドされるため、ゲッタリング特性が向上する。その結果、半導体素子のリーク電流および閾値電圧のシフトが防止され、リフレッシュ特性が向上し、製品の信頼性および性能が向上する。
上述した本発明の詳細な説明では、本発明の実施形態を参照して説明したが、当該技術分野における熟練した当業者または該当技術分野における通常の知識を有する者であれば、後述する特許請求の範囲に記載された本発明の思想および技術領域を逸脱しない範囲内で本発明を多様に修正および変更可能であることを理解することができる。

Claims (16)

  1. 素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、
    前記トレンチに形成され、ポリシリコンからなるアクティブ層と、を含むことを特徴とする半導体基板。
  2. 素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成され、ポリシリコンからなるアクティブ層と、を含む半導体基板と、
    前記アクティブ層上に形成された半導体素子と、
    前記基板本体の周辺領域を貫通する貫通電極と、を含むことを特徴とする半導体チップ。
  3. 前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を含むことを特徴とする請求項２に記載の半導体チップ。
  4. 前記基板本体の一面およびアクティブ層上に形成される回路パターンをさらに含み、
    前記回路パターンは、
    前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第１面に対向する第２面に形成され、前記貫通電極と電気的に連結されたボンディングパッドと、
    前記半導体素子と前記ボンディングパッドとを電気的に連結する配線層と、
    前記半導体素子と前記配線層との間、前記配線層の間、前記配線層と前記ボンディングパッドとの間を分離する絶縁膜とを含むことを特徴とする請求項２に記載の半導体チップ。
  5. 前記貫通電極は、前記回路パターンを貫通して前記ボンディングパッドに直接連結されることを特徴とする請求項４に記載の半導体チップ。
  6. 前記貫通電極は、前記回路パターンを貫通しないことを特徴とする請求項４に記載の半導体チップ。
  7. 前記回路パターンは、前記貫通電極と前記ボンディングパッドとを電気的に連結する追加配線層をさらに含むことを特徴とする請求項６に記載の半導体チップ。
  8. 素子領域および前記素子領域の外側の周辺領域に区画され、一面、前記一面に対向する他面、および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成され、ポリシリコンからなるアクティブ層とを含む半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極とをそれぞれ含み、前記それぞれの貫通電極が電気的に連結されるように積層される複数の半導体チップと、
    前記積層される半導体チップの貫通電極を電気的に連結する導電性連結部材とを含むことを特徴とする積層半導体パッケージ。
  9. 前記各半導体チップの前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を含むことを特徴とする請求項８に記載の積層半導体パッケージ。
  10. 前記それぞれの半導体チップは、前記基板本体の一面およびアクティブ層上に形成される回路パターンをさらに含み、
    前記回路パターンは、
    前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第１面に対向する第２面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、
    前記半導体素子と前記ボンディングパッドとを電気的に連結する配線層と、
    前記半導体素子と前記配線層との間、前記配線層の間、前記配線層と前記ボンディングパッドとの間を分離する絶縁膜とを含むことを特徴とする請求項８に記載の積層半導体パッケージ。
  11. 前記貫通電極は、前記回路パターンを貫通して前記ボンディングパッドに直接連結されることを特徴とする請求項１０に記載の積層半導体パッケージ。
  12. 前記貫通電極は、前記回路パターンを貫通しないことを特徴とする請求項１０に記載の積層半導体パッケージ。
  13. 前記回路パターンは、前記貫通電極と前記ボンディングパッドとを電気的に連結する追加配線層をさらに含むことを特徴とする請求項１２に記載の積層半導体パッケージ。
  14. 前記積層される半導体チップのうち最下部の半導体チップ上に前記最下部の半導体チップの貫通電極を露出するように形成される第１絶縁層と、
    前記第１絶縁層上に形成され、前記第１絶縁層によって露出した貫通電極と電気的に連結される再配線と、
    前記再配線を含む前記第１絶縁層上に形成され、前記再配線の一部を露出する第２絶縁層とをさらに含むことを特徴とする請求項８に記載の積層半導体パッケージ。
  15. 前記半導体チップを支持し、前記積層される半導体チップのうち最下部の半導体チップの前記貫通電極と電気的に連結される接続電極を有する構造体をさらに含むことを特徴とする請求項８に記載の積層半導体パッケージ。
  16. 前記構造体は、印刷回路基板、インターポーザおよび半導体パッケージのうちのいずれか１つを含むことを特徴とする請求項１５に記載の積層半導体パッケージ。
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