JP2013192394A

JP2013192394A - 充電制御回路及び電池装置

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Publication number: JP2013192394A
Application number: JP2012057685A
Authority: JP
Inventors: Kuniaki Arai; 邦彰荒井; Masashi Oshima; 将史大嶋; Daisuke Kanzaki; 大輔神▲崎▼
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2012-03-14
Filing date: 2012-03-14
Publication date: 2013-09-26
Also published as: KR101489057B1; CN103311983A; TWI484722B; US20130241471A1; KR20130105446A; TW201338346A

Abstract

【課題】セル電圧に依存せず、セル電圧のバランスを取り、全セルの電圧を満充電付近までバランス良く充電する。
【解決手段】直列に接続された複数の電池を含む電池回路の両端に充電器により充電するときに、複数の電池に対する充電を制御する充電制御回路において、複数の電池にそれぞれ並列に接続された複数のスイッチング素子と、各電池への充電電流を軽減する充電制御手段とを備え、充電制御手段は、各電池の両端の電圧に基づいて、各電池の電圧を所定の基準電圧を基準とした複数の変換電池電圧に変換し、当該複数の変換電池電圧に所定のオフセット電圧を加算してなるオフセット電池電圧を発生し、複数の変換電池電圧をオフセット電池電圧と比較することにより、各変換電池電圧がオフセット電池電圧よりも高いときに、対応する電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する。
【選択図】図２

Description

本発明は、複数の電池セル（以下、セルという。）が直列に接続された電池回路に対する充電を制御する充電制御回路及びそれを備えた電池装置に関する。

多セル用Ｌｉイオン２次電池の保護ＩＣでは、複数のセルのセル電圧がアンバランスになりやすく、複数のセル電圧のバランス機能が求められている。一般的には、各セル電圧が一定電圧以上になったら、セルに並列に接続されているトランジスタをオンさせて、バランスを取る方式が既に使用されている。

また、例えば特許文献１では、バッテリの充電不足をより防止できる充放電制御回路及びバッテリ装置を提供するために、充放電制御回路の大量生産時の製造ばらつきにより、ある充放電制御回路の過充電検出電圧がセルバランス（ＣＢ）時期検出電圧よりも低くなっても、ＣＢ時期の検出が各バッテリの充電の停止よりも先に行われ、つまり、ＣＢ制御の後、各バッテリの充電が停止する。これにより、各バッテリの充電不足をより防止できるという作用効果を有している。

図１は従来技術に係る充電制御回路及びその周辺回路の構成を示す回路図である。図１において、当該回路は、互いに直列接続されたセルＣ１〜Ｃ５と、バイパス電流用抵抗Ｒ１０１〜Ｒ１０５と、充電電流軽減用ＭＯＳトランジスタＭ１０１〜Ｍ１０５と、コンパレータＣＯＭＰ１０１〜１０５を含む保護ＩＣ回路１００とを備えて構成される。

図１において、充電器２００により、例えば１１０ｍＡで、セルＣ１、セルＣ２、セルＣ３、セルＣ４、セルＣ５に充電させる。ここで、コンパレータＣＯＭＰ１、コンパレータＣＯＭＰ２、コンパレータＣＯＭＰ３、コンパレータＣＯＭＰ４、コンパレータＣＯＭＰ５の反転電圧は、４．１５Ｖとする。例えば、セルＣ１の電圧が上昇してきて、４．１５Ｖを超えると、コンパレータＣＯＭＰ１が反転して、電圧ＣＢ１がハイレベルとなる。これにより、ＭＯＳトランジスタＭ１１がオンし、４．１５Ｖ／４０Ω＝１０４ｍＡの電流が抵抗Ｒ１０１に流れる。このとき、セルＣ１に流れる電流は、１１０ｍＡ−１０４ｍＡ＝６ｍＡとなる。これにより、セルＣ１への充電電流を減らすることができる。

セルＣ２に関しては、図１では、セル電圧が４．２Ｖのため、コンパレータＣＯＭＰ２が反転して、電圧ＣＢ２がハイレベルとなる。これにより、ＭＯＳトランジスタＭ２１がオンし、４．２Ｖ／４０Ω＝１０５ｍＡの電流が抵抗Ｒ１０２に流れる。このとき、セルＣ２に流れる電流は、１１０ｍＡ−１０４ｍＡ＝５ｍＡとなる。これにより、セルＣ２への充電電流を減らすることができる。

セルＣ３、セルＣ４、セルＣ５に関しては、図１では、セル電圧が３．８Ｖのため、コンパレータＣＯＭＰ３、コンパレータＣＯＭＰ４、コンパレータＣＯＭＰ５が反転しておらず、電圧ＣＢ３、ＣＢ４、ＣＢ５がローレベルとなる。これにより、ＭＯＳトランジスタＭ３１、Ｍ４１、Ｍ５１がオンせずに、セルＣ３、セルＣ４、セルＣ５には、充電電流が１１０ｍＡ流れ、セルＣ１やセルＣ２よりも、セルＣ３、セルＣ４、セルＣ５充電電流を供給できる。以上により、コンパレータＣＯＭＰ１、コンパレータＣＯＭＰ２、コンパレータＣＯＭＰ３、コンパレータＣＯＭＰ４、コンパレータＣＯＭＰ５の反転電圧（つまりセル電圧のバランス電圧）を越えたセルに関しては、充電電流を減らし、充電によるセル電圧上昇速度を落とすことができる。結果として、コンパレータＣＯＭＰ１、コンパレータＣＯＭＰ２、コンパレータＣＯＭＰ３、コンパレータＣＯＭＰ４、コンパレータＣＯＭＰ５の反転電圧（つまりセル電圧のバランス電圧）を越えていないセルとの電圧差を減らしながら充電し、充電完了させることができる。

しかし、従来技術に係るセル電圧のバランス方式では、セル電圧が低い時に、セル電圧のバランスが取られずに、充電されていくという問題があった。すなわち、セル電圧がアンバランスの状態で、充電されていき、電池電圧が一定電圧以上になったら、セルに並列に接続されているトランジスタがオンして、セル電圧のバランスを取ろうとするが、セル電圧が低い時に、アンバランスになっているため、バランスを取りきれず、１つのセル電圧が過充電検出電圧以上となると、充電不可状態となり、電池電圧がアンバランスのまま、充電が完了するという問題があった。

また、特許文献１に開示された充電制御装置は、上記従来技術に係るバランス方式を有し、セル電圧のバランス電圧と過充電検出電圧の関係は、通常は、セル電圧のバランス電圧＜過充電検出電圧となっているが、チップ間のばらつきで、セル電圧のバランス電圧と過充電検出電圧の関係が逆転しても、セル電圧のバランスを先にとるように制御する。それにより、セル電圧のバランスを取りやすくなるが、上記の問題点を完全に解決することはできない。

本発明の目的は以上の問題点を解決し、セル電圧に依存せず、セル電圧のバランスを取り、全セルの電圧を満充電付近までバランス良く充電することができる充電制御回路及びそれを備えた電池装置を提供することにある。

第１の発明に係る充電制御回路は、直列に接続された複数の電池を含む電池回路の両端に充電器により充電するときに、上記複数の電池に対する充電を制御する充電制御回路において、
上記複数の電池にそれぞれ並列に接続された複数のスイッチング素子と、
上記各電池への充電電流を軽減する充電制御手段とを備え、
上記充電制御手段は、
（Ａ）上記各電池の両端の電圧に基づいて、上記各電池の電圧を所定の基準電圧を基準とした複数の変換電池電圧に変換し、当該複数の変換電池電圧に所定のオフセット電圧を加算してなるオフセット電池電圧を発生し、上記複数の変換電池電圧を上記オフセット電池電圧と比較することにより、上記各変換電池電圧が上記オフセット電池電圧よりも高いときに、対応する電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する第１の制御手段と、
（Ｂ）上記各電池の両端の電圧に基づいて、上記各電池の電圧を所定の基準電圧を基準とした複数の変換電池電圧に変換し、上記各電池の電圧を所定の基準電圧を基準とした各電圧の平均電圧である電池平均電圧を発生し、上記複数の変換電池電圧を上記電池平均電圧と比較することにより、上記各変換電池電圧が上記電池平均電圧よりも高いときに、対応する電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する第２の制御手段と、
（Ｃ）上記各電池の両端の電圧に基づいて、上記複数の電池のうち互いに隣接する１対の電池の平均電圧に所定のオフセット電圧を加算及び減算してなる１対のオフセット電池電圧を発生し、上記１対のオフセット電池電圧を当該互いに隣接する１対の電池のうちの１つの電池の電圧と比較することにより、上記１対のオフセット電池電圧が当該互いに隣接する１対の電池のうちの１つの電池の電圧よりも高いときに、当該１対の電池のうちの電池電圧が高い電池を判断し、電池電圧が高いと判断した電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する第３の制御手段とのうちの１つの制御手段を備えたことを特徴とする。

第２の発明に係る電池装置は、直列に接続された複数の電池を含む電池回路と、上記充電制御回路とを備えたことを特徴とする。

従って、本発明に係る充電制御回路及びそれを備えた電池装置によれば、従来技術に比較してセル電圧のバランスを取りやすく、全セルの電圧が満充電付近まで、充電されやすくなる。また、シンプルな回路で構成でき、低コストで提供できる。

従来技術に係る充電制御回路及びその周辺回路の構成を示す回路図である。第１の実施形態に係る充電制御回路及びその周辺回路の構成を示す回路図である。図２のロジック回路３０の構成を示す回路図である。第２の実施形態に係る充電制御回路及びその周辺回路の構成を示す回路図である。図４のロジック回路３１の構成を示す回路図である。第２の実施形態の変形例に係る充電制御回路及びその周辺回路の構成を示す回路図である。第３の実施形態に係る充電制御回路及びその周辺回路の構成を示す回路図である。図７のロジック回路３２の構成を示す回路図である。第３の実施形態の変形例に係る充電制御回路及びその周辺回路の構成を示す回路図である。図９のロジック回路３２−１，３２−２の構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図２は第１の実施形態に係る充電制御回路及びその周辺回路の構成を示す回路図である。図２において、互いに直列接続された二次電池である３個のセルＣ１，Ｃ２，Ｃ３の電池回路に充電端子２０１，２０２を介して充電器２００から充電電流Ｉｃｈｇが供給される。ここで、当該電池回路に充電制御のための保護ＩＣ回路１が接続される。保護ＩＣ回路１は、電圧減算及び変換回路１０と、オフセット電圧加算回路２０と、ロジック回路３０とを備えて構成される。また、電池回路と保護ＩＣ回路１との間には、各セルＣ１〜Ｃ３毎に、保護用抵抗Ｒｖｃ，Ｒｖｓｓと、バイパス電流用抵抗Ｒｃｂと、それに接続された充電電流軽減用ＭＯＳトランジスタ（スイッチング素子）Ｍ１，Ｍ２，Ｍ３が接続される。実施形態の一例では、各セルＣ１〜Ｃ３の最大電圧＝４．３Ｖ及び充電電流Ｉｃｈｇ＝２ｍＡのとき、例えばＲｃｂ＝１００Ω、Ｒｖｓｓ＝Ｒｖｃ＝０Ωである。なお、セルＣ１の電圧をＶＣ１とし、セルＣ２の電圧をＶＣ２とし、セルＣ３の電圧をＶＣ３とする。また、各ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のゲートに印加されるゲート電圧（セルバランス時期電圧）をそれぞれＣＢ１，ＣＢ２，ＣＢ３とする。

電圧減算及び変換回路１０は、
（ａ）４つの抵抗Ｒとオペアンプ１１とを備えて構成され、入力される２つの電圧の差を演算しかつ接地電位ＶＳＳを基準とした変換電池電圧に変換して出力する電圧減算及び変換器１０ａと、
（ｂ）４つの抵抗Ｒとオペアンプ１２とを備えて構成され、入力される２つの電圧の差を演算しかつ接地電位ＶＳＳを基準とした変換電池電圧に変換して出力する電圧減算及び変換器１０ｂと、
（ｃ）４つの抵抗Ｒとオペアンプ１３とを備えて構成され、入力される２つの電圧の差を演算しかつ接地電位ＶＳＳを基準とした変換電池電圧に変換して出力する電圧減算及び変換器１０ｃとを備えて構成される。

電圧減算及び変換回路１０において、電圧減算及び変換器１０ａは、電圧ＶＣ１−ＶＣ２の演算を行い、セルＣ１の電圧ＶＣ１を、接地電位ＶＳＳ基準の変換電池電圧ＶＣ１（ＶＳＳ基準）（以下、ＶＣ１（ＶＳＳ）と表し、他の電圧についても同様である。すなわち、（ＶＳＳ）により接地電位ＶＳＳ基準の電圧を表す。）に変換して出力する。電圧減算及び変換器１０ｂは、電圧ＶＣ２−ＶＣ３の演算を行い、セルＣ２の電圧ＶＣ２を、接地電位ＶＳＳ基準の変換電池電圧ＶＣ２（ＶＳＳ）に変換して出力する。電圧減算及び変換器１０ｃは、電圧ＶＣ３−ＶＳＳの演算を行い、セルＣ３の電圧ＶＣ３を、接地電位ＶＳＳ基準の変換電池電圧ＶＣ３（ＶＳＳ）に変換して出力する。

オフセット電圧加算回路２０は、
（ａ）４つの抵抗Ｒ１と、オフセット電圧Ｖｏｓの電圧源５１と、オペアンプ１４とを備えて構成され、入力される２つの電圧を加算しかつオフセット電圧Ｖｏｓを加算したオフセット電池電圧を生成して出力するオフセット電圧加算器２０ａと、
（ｂ）４つの抵抗Ｒ１と、オフセット電圧Ｖｏｓの電圧源５２と、オペアンプ１５とを備えて構成され、入力される２つの電圧を加算しかつオフセット電圧Ｖｏｓを加算したオフセット電池電圧を生成して出力するオフセット電圧加算器２０ｂと、
（ｃ）４つの抵抗Ｒ１と、オフセット電圧Ｖｏｓの電圧源５３と、オペアンプ１６とを備えて構成され、入力される２つの電圧を加算しかつオフセット電圧Ｖｏｓを加算したオフセット電池電圧を生成して出力するオフセット電圧加算器２０ｃとを備えて構成される。

オフセット電圧加算回路２０において、オフセット電圧加算器２０ａは、電圧ＶＣ１（ＶＳＳ）にオフセット電圧Ｖｏｓ（例えば６０ｍＶ）を加算したオフセット電池電圧ＶＣ１（ＶＳＳ）＋Ｖｏｓを生成する。オフセット電圧加算器２０ｂは、電圧ＶＣ２（ＶＳＳ）にオフセット電圧Ｖｏｓ（例えば６０ｍＶ）を加算したオフセット電池電圧ＶＣ２（ＶＳＳ）＋Ｖｏｓを生成する。オフセット電圧加算器２０ｃは、電圧ＶＣ３（ＶＳＳ）にオフセット電圧Ｖｏｓ（例えば６０ｍＶ）を加算したオフセット電池電圧ＶＣ３（ＶＳＳ）＋Ｖｏｓを生成する。

図３は図２のロジック回路３０の構成を示す回路図である。図３において、ロジック回路３０は、６紺おコンパレータＣＯＭＰ１〜ＣＯＭＰ６と、３個のノアゲートＮＯＲ１〜ＮＯＲ３と、３個のインバータＩＮＶ１〜ＩＮＶ３とを備えて構成される。図３において、ロジック回路３０には、電圧ＶＣ１（ＶＳＳ）、電圧ＶＣ２（ＶＳＳ）、電圧ＶＣ３（ＶＳＳ）、電圧ＶＣ１（ＶＳＳ）＋Ｖｏｓ、電圧ＶＣ２（ＶＳＳ）＋Ｖｏｓ、電圧ＶＣ３（ＶＳＳ）＋Ｖｏｓが入力される。コンパレータＣＯＭＰ１は、電圧ＶＣ１（ＶＳＳ）を電圧ＶＣ２（ＶＳＳ）＋Ｖｏｓと比較して、当該比較結果の２値信号をノアゲートＮＯＲ１を介してインバータＩＮＶ１に出力する。コンパレータＣＯＭＰ２は、電圧ＶＣ１（ＶＳＳ）を電圧ＶＣ３（ＶＳＳ）＋Ｖｏｓと比較して、当該比較結果の２値信号をノアゲートＮＯＲ１を介してインバータＩＮＶ１に出力する。コンパレータＣＯＭＰ３は、電圧ＶＣ２（ＶＳＳ）を電圧ＶＣ１（ＶＳＳ）＋Ｖｏｓと比較して、当該比較結果の２値信号をノアゲートＮＯＲ２を介してインバータＩＮＶ２に出力する。コンパレータＣＯＭＰ４は、電圧ＶＣ２（ＶＳＳ）を電圧ＶＣ３（ＶＳＳ）＋Ｖｏｓと比較して、当該比較結果の２値信号をノアゲートＮＯＲ２を介してインバータＩＮＶ２に出力する。コンパレータＣＯＭＰ５は、電圧ＶＣ３（ＶＳＳ）を電圧ＶＣ１（ＶＳＳ）＋Ｖｏｓと比較して、当該比較結果の２値信号をノアゲートＮＯＲ３を介してインバータＩＮＶ３に出力する。コンパレータＣＯＭＰ６は、電圧ＶＣ３（ＶＳＳ）を電圧ＶＣ２（ＶＳＳ）＋Ｖｏｓと比較して、当該比較結果の２値信号をノアゲートＮＯＲ３を介してインバータＩＮＶ３に出力する。

ロジック回路３０は、
（ａ）電圧ＶＣ１（ＶＳＳ）が電圧ＶＣ２（ＶＳＳ）＋Ｖｏｓよりも高いとき、もしくは
（ｂ）電圧ＶＣ１（ＶＳＳ）が電圧ＶＣ３（ＶＳＳ）＋Ｖｏｓよりも高いときに、
ハイレベルのセルバランス時期電圧ＣＢ１をＭＯＳトランジスタＭ１のゲートに出力する。これにより、ＭＯＳトランジスタＭ１をオンさせて、セルＣ１に流れる充電電流をバイパスさせる。また、ロジック回路３０は、
（ａ）電圧ＶＣ２（ＶＳＳ）が電圧ＶＣ１（ＶＳＳ）＋Ｖｏｓよりも高いとき、もしくは
（ｂ）電圧ＶＣ２（ＶＳＳ）が電圧ＶＣ３（ＶＳＳ）＋Ｖｏｓよりも高いときに、
ハイレベルのセルバランス時期電圧ＣＢ２をＭＯＳトランジスタＭ２のゲートに出力する。これにより、ＭＯＳトランジスタＭ２をオンさせて、セルＣ２に流れる充電電流をバイパスさせる。さらに、ロジック回路３０は、
（ａ）電圧ＶＣ３（ＶＳＳ）が電圧ＶＣ１（ＶＳＳ）＋Ｖｏｓよりも高いとき、もしくは
（ｂ）電圧ＶＣ３（ＶＳＳ）が電圧ＶＣ２（ＶＳＳ）＋Ｖｏｓよりも高いときに、
ハイレベルのセルバランス時期電圧ＣＢ３をＭＯＳトランジスタＭ３のゲートに出力する。これにより、ＭＯＳトランジスタＭ３をオンさせて、セルＣ３に流れる充電電流をバイパスさせる。

以上の動作により、セルＣ１とセルＣ２とセルＣ３のうちの各１対間の電位差がＶｏｓ（例えば６０ｍＶ）以上になると、当該１対のセルのうちの高い電圧になったセルに流れる充電電流をバイパスさせることにより、各セル電圧間のバランスを取ることができる。本実施形態に係る充電制御回路では、セルＣ１、セルＣ２、セルＣ３間のセル電圧のバランスを取りながら充電することができる。

第２の実施形態．
図４は第２の実施形態に係る充電制御回路及びその周辺回路の構成を示す回路図である。図４の第２の実施形態に係る充電制御回路は、図２の第１の実施形態に係る充電制御回路に比較して、
（１）オフセット電圧加算回路２０に代えて、抵抗分圧回路２１を備えたこと、並びに、
（２）ロジック回路３０に代えて、ロジック回路３１を備えたこと
を特徴としている。以下、これら相違点について以下説明する。

図４において、抵抗分圧回路２１は同一の抵抗値を有する３個の抵抗Ｒ２が直列に接続されて構成され、電圧ＶＣ１と電圧ＶＳＳとの間の電圧（ＶＣ１−ＶＳＳ）をこれら３個の抵抗Ｒ２を用いて抵抗分圧することにより、例えば３セル分のセル電圧のバランスを取るために、次式で表される３個のセル電圧のセル平均電圧（電池平均電圧）ＶＣＡ（ＶＳＳ）を発生してロジック回路３１に出力する。

［数１］
ＶＣＡ（ＶＳＳ）
＝（ＶＣ１−ＶＳＳ）（１Ｒ）／（３Ｒ）
＝（ＶＣ１−ＶＳＳ）／３（１）

なお、電圧減算及び変換回路１０からの電圧ＶＣ１（ＶＳＳ），電圧ＶＣ２（ＶＳＳ），電圧ＶＣ３（ＶＳＳ）はロジック回路３１に入力される。

図５は図４のロジック回路３１の構成を示す回路図である。図５において、ロジック回路３１は、３個のコンパレータＣＯＭＰ１〜ＣＯＭＰ３と、３個のインバータＩＮＶ１〜ＩＮＶ３と、それぞれ電源電圧ＶＤＤレベルの値に反転する３個のインバータＩＮＶ４〜ＩＮＶ６を含むレベルシフト回路３１ａとを備えて構成される。

図５において、コンパレータＣＯＭＰ１は、電圧ＶＣ１（ＶＳＳ）をセル平均電圧ＶＣＡ（ＶＳＳ）と比較して、当該比較結果の２値信号をインバータＩＮＶ１，ＩＮＶ４を介して、セルバランス時期電圧ＣＢ１をＭＯＳトランジスタＭ１のゲートに出力する。コンパレータＣＯＭＰ２は、電圧ＶＣ２（ＶＳＳ）をセル平均電圧ＶＣＡ（ＶＳＳ）と比較して、当該比較結果の２値信号をインバータＩＮＶ２，ＩＮＶ５を介して、セルバランス時期電圧ＣＢ２をＭＯＳトランジスタＭ２のゲートに出力する。コンパレータＣＯＭＰ３は、電圧ＶＣ３（ＶＳＳ）をセル平均電圧ＶＣＡ（ＶＳＳ）と比較して、当該比較結果の２値信号をインバータＩＮＶ３，ＩＮＶ６を介して、セルバランス時期電圧ＣＢ３をＭＯＳトランジスタＭ３のゲートに出力する。

ロジック回路３１は、電圧ＶＣ１（ＶＳＳ）がセル平均電圧ＶＣＡ（ＶＳＳ）よりも高いときに、ハイレベルのセルバランス時期電圧ＣＢ１を発生してＭＯＳトランジスタＭ１のゲートに出力してＭＯＳトランジスタＭ１をオンさせ、セルＣ１に流れる充電電流をバイパスさせる。また、ロジック回路３１は、電圧ＶＣ２（ＶＳＳ）がセル平均電圧ＶＣＡ（ＶＳＳ）よりも高いときに、ハイレベルのセルバランス時期電圧ＣＢ２を発生してＭＯＳトランジスタＭ２のゲートに出力してＭＯＳトランジスタＭ２をオンさせ、セルＣ２に流れる充電電流をバイパスさせる。さらに、ロジック回路３１は、電圧ＶＣ３（ＶＳＳ）がセル平均電圧ＶＣＡ（ＶＳＳ）よりも高いときに、ハイレベルのセルバランス時期電圧ＣＢ３を発生してＭＯＳトランジスタＭ３のゲートに出力してＭＯＳトランジスタＭ３をオンさせ、セルＣ３に流れる充電電流をバイパスさせる。

以上の動作により、セルＣ１とセルＣ２とセルＣ３の各セル電圧ＶＣ１，ＶＣ２，ＶＣ３のうちのいずれか１つが、セル平均電圧ＶＣＡよりも高くなると（いずれもＶＳＳ基準の電圧）、高い電圧になったセルに流れる充電電流をバイパスさせることにより、セル間の電圧バランスを取る。これにより、セルＣ１、セルＣ２、セルＣ３のセル電圧のバランスを取りながら充電することができる。

第２の実施形態の変形例．
図６は第２の実施形態の変形例に係る充電制御回路及びその周辺回路の構成を示す回路図である。図４の保護ＩＣ回路２を２個カスケード（たて積み）接続し（以下、２個の保護ＩＣ回路を符号２−１，２−２とする。）、３個を超える個数のセルについて充電制御することを特徴としている。図６の各保護ＩＣ回路２−１，２−２は、図４の保護ＩＣ回路２に比較して、
（１）出力電圧を反転端子に帰還してなるオペアンプ１７を用いた電圧フォロワ回路にてなるバッファ回路１７Ｂと、
（２）出力電圧を反転端子に帰還してなるオペアンプ１８を用いた電圧フォロワ回路にてなるバッファ回路１８Ｂと、
（３）４個の抵抗Ｒ３とオペアンプ１９とを備え、２個の入力電圧を加算しかつ接地電位ＶＳＳ基準に電圧変換することにより、後述するようにセル平均電圧ＶＣＡ（ＶＳＳ）を発生して出力する電圧減算及び変換回路１９Ａと、
（４）カスケード接続のときの最上位保護ＩＣ回路であるときに例えば電圧ＶＣ１（ハイレベル）が印加される一方、最下位保護ＩＣ回路であるときに例えば接地されるＣＡＳ端子と、
（５）ＣＡＳ端子の信号電圧を反転してＸＣＡＳ信号を発生するインバータＩＮＶ３１と、
（６）ローレベルのＸＣＡＳ信号に基づいて電圧ＶＣ１を抵抗分圧回路２１の上側電位端子に接続する一方、ハイレベルのＸＣＡＳ信号に基づいて電圧ＶＣ１を抵抗分圧回路２１の上側電位端子に接続しないＭＯＳトランジスタＭ１１と、
（７）ＣＡＳ端子がローレベルで接地されるときに電圧ＶＳＳを抵抗分圧回路２１の下側電位端子に接続する一方、ＣＡＳ端子がハイレベルであるときに電圧ＶＳＳを抵抗分圧回路２１の下側電位端子に接続しないＭＯＳトランジスタＭ１２とをさらに備えたことを特徴としている。

図６において、保護ＩＣ回路２−２のＣＡＳ端子を接地することにより、保護ＩＣ回路２−２のＣＡＳ信号はローレベルとなり、ＭＯＳトランジスタＭ１１がオフされる。また、ＸＣＡＳ信号はハイレベル信号となり、ＭＯＳトランジスタＭ１２がオンされる。保護ＩＣ回路２−１のＣＡＳ端子にはＶＣ１レベル（ハイレベル）の電圧が入力される。これにより、保護ＩＣ回路１−１のＣＡＳ信号はハイレベルとなり、ＭＯＳトランジスタＭ１１がオンされる。ＸＣＡＳ信号はハイレベルとなり、ＭＯＳトランジスタＭ１２がオフされる。これにより、保護ＩＣ回路２−１のＣＢＵ端子の電圧は電圧ＶＣ１となり、保護ＩＣ回路２−１のＣＢＬ端子は接地電位ＶＳＳとなる。また、保護ＩＣ回路２−１のＭＯＳトランジスタＭ１２はオフされるため、保護ＩＣ回路２−１のＶＳＳ端子とＣＢＬ端子はオープン状態となる。保護ＩＣ回路２−２のＭＯＳトランジスタＭ１１はオフされるため、保護ＩＣ回路２−２の電圧ＶＣ１の端子と、ＣＢＵ端子はオープン状態となる。なお、保護ＩＣ回路２−１のＣＢＬ端子と保護ＩＣ回路２−２のＣＢＵ端子は接続される。

以上のように構成された充電制御回路において、抵抗分圧回路２１、バッファ回路１７Ｂ，１８Ｂ及び電圧減算及び変換回路１０Ａは、セルＣ１の電圧ＶＣ１とセルＣ３の電圧ＶＳＳ間の電圧を３つの抵抗Ｒ２で分圧した後、電圧バッファ、減算及び接地電位ＶＳＳ基準への変換を行って、セル平均電圧ＶＣＡ（ＶＳＳ）を生成する。例えば、６セル分のセル電圧のバランスを取る場合は、セル平均電圧ＶＣＡ（ＶＳＳ）は次式で表される。ここで、ＶＳＳは保護ＩＣ回路２−２の接地電位ＶＳＳである。

［数２］
ＶＣＡ（ＶＳＳ）
＝（ＶＣ１−ＶＳＳ）×（１Ｒ）／（６Ｒ）
＝（ＶＣ１−ＶＳＳ）／６（２）

すなわち、６セルの合計電圧を６で割った値が、セル平均電圧ＶＣＡ（ＶＳＳ）となる。バッファ回路１７Ｂ，１８Ｂはそれぞれ電圧値のバッファ処理を行い、電圧減算及び変換回路１９Ａは各バッファ回路１７Ｂ，１８Ｂからの２つの電圧の差の演算を行った後、接地電位ＶＳＳ基準への変換を行って、セル平均電圧ＶＣＡ（ＶＳＳ）を生成する。以上により、保護ＩＣ回路２−１，２−２をカスケード接続しているときもセル平均電圧ＶＣＡ（ＶＳＳ）を正確に生成することができる。さらに、ロジック回路３１では、図４及び図５の場合と同様に、電圧ＶＣ１（ＶＳＳ），ＶＣ２（ＶＳＳ），ＶＣ３（ＶＳＳ）をセル平均電圧ＶＣＡ（ＶＳＳ）と比較し、所定のセルバランス時期電圧ＣＢ１，ＣＢ２，Ｃｂ３を生成し、これらに基づいて、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３をオン又はオフすることにより、各セル電圧のバランスを取ることができる。

第３の実施形態．
図７は第３の実施形態に係る充電制御回路及びその周辺回路の構成を示す回路図である。図７の充電制御回路は、図２の充電制御回路に比較して、電圧減算及び変換回路１０、オフセット電圧補正回路２０及びロジック回路３０に代えて、抵抗分圧回路２２，２３、コンパレータ回路２４及びロジック回路３２を備えたことを特徴としている。以下、これら相違点について説明する。

抵抗分圧回路２２において、抵抗Ｒ１１と抵抗Ｒ１Ｈと抵抗Ｒ１１とが直列に接続され、ここで、抵抗Ｒ１１と抵抗Ｒ１２の抵抗値は同じ値に設定され、抵抗Ｒ１Ｈは抵抗Ｒ１１や抵抗Ｒ１２の抵抗値よりも十分に小さい抵抗値（例えば１／１００であり、セル電圧よりも十分に小さいオフセット電圧を発生するためである。）に設定される。抵抗分圧回路２２の抵抗分圧により、
（ａ）セルＣ１の電圧ＶＣ１と、セルＣ２の電圧ＶＣ２との平均電圧に、プラスのオフセット電圧を加算した電圧ＶＡと、
（ｂ）セルＣ１の電圧ＶＣ１と、セルＣ２の電圧ＶＣ２の平均電圧に、マイナスのオフセット電圧を加算した電圧ＶＢとを発生する。

抵抗分圧回路２３において、抵抗Ｒ２１と抵抗Ｒ２Ｈと抵抗Ｒ２１とが直列に接続され、ここで、抵抗Ｒ２１と抵抗Ｒ２２の抵抗値は同じ値に設定され、抵抗Ｒ２Ｈは抵抗Ｒ２１や抵抗Ｒ２２の抵抗値よりも十分に小さい抵抗値（例えば１／１００であり、セル電圧よりも十分に小さいオフセット電圧を発生するためである。）に設定される。抵抗分圧回路２３の抵抗分圧により、
（ａ）セルＣ２の電圧ＶＣ２と、セルＣ３の電圧ＶＣ３との平均電圧に、所定のプラスのオフセット電圧を加算した電圧ＶＣと、
（ｂ）セルＣ２の電圧ＶＣ２と、セルＣ３の電圧ＶＣ３の平均電圧に、所定のマイナスのオフセット電圧を加算した電圧ＶＤとを発生する。

上記発生された電圧ＶＡ，ＶＢ，ＶＣ，ＶＤは次式で表される。

［数３］
ＶＡ
＝（ＶＣ１−ＶＣ３）×（Ｒ１Ｈ＋Ｒ１２）／（Ｒ１１＋Ｒ１Ｈ＋Ｒ１２）（３）
［数４］
ＶＢ
＝（ＶＣ１−ＶＣ３）×（Ｒ１２）／（Ｒ１１＋Ｒ１Ｈ＋Ｒ１２）（４）
［数５］
ＶＣ
＝（ＶＣ２−ＶＳＳ）×（Ｒ２２＋Ｒ２Ｈ）／（Ｒ２１＋Ｒ２Ｈ＋Ｒ２２）（５）
［数６］
ＶＤ
＝（ＶＣ２−ＶＳＳ）×（Ｒ２２）／（Ｒ２１＋Ｒ２Ｈ＋Ｒ２２）（６）

次いで、コンパレータ回路２２のコンパレータＣＯＭＰ１は、電圧ＶＣ２を電圧ＶＡと比較して、電圧ＶＣ２が電圧ＶＡよりも高いとき、ハイレベルの比較結果信号ｃｏｍｐ１２ａをロジック回路３２に出力する。ここで、電圧ＶＡは、セルＣ１の電圧ＶＣ１とセルＣ２の電圧ＶＣ２の平均電圧に所定のプラスのオフセット電圧を加算した電圧なので、電圧ＶＣ２を電圧ＶＡと比較して、電圧ＶＣ２の方が高ければ、セルＣ１の電圧ＶＣ１よりもセルＣ２の電圧ＶＣ２の方が高いと判断できる。コンパレータＣＯＭＰ２は、電圧ＶＢを電圧ＶＣ２と比較して、電圧ＶＣ２が電圧ＶＢよりも低いとき、ハイレベルの比較結果信号ｃｏｍｐ１２ｂをロジック回路３２に出力する。ここで、電圧ＶＢは、セルＣ１の電圧ＶＣ１とセルＣ２の電圧ＶＣ２の平均電圧に所定のマイナスのオフセット電圧を加算した電圧なので、電圧ＶＢを電圧ＶＣ２と比較して、電圧ＶＣ２の方が低ければ、セルＣ２の電圧ＶＣ２よりもセルＣ１の電圧ＶＣ１の方が高いと判断できる。コンパレータＣＯＭＰ３は、電圧ＶＣ３を電圧ＶＣと比較して、電圧ＶＣ３が電圧ＶＣよりも高いとき、ハイレベルの比較結果信号ｃｏｍｐ２３ａをロジック回路３２に出力する。ここで、電圧ＶＣは、セルＣ２の電圧ＶＣ２とセルＣ３の電圧ＶＣ３の平均電圧に所定のプラスのオフセット電圧を加算した電圧なので、電圧ＶＣ３を電圧ＶＣと比較して、電圧ＶＣ３の方が高ければ、セルＣ２の電圧ＶＣ２よりもセルＣ３の電圧ＶＣ３の方が高いと判断できる。コンパレータＣＯＭＰ４は、電圧ＶＤを電圧ＶＣ３と比較して、電圧ＶＣ３が電圧ＶＤよりも低いとき、ハイレベルの比較結果信号ｃｏｍｐ２３ｂをロジック回路３２に出力する。ここで、電圧ＶＤは、セルＣ２の電圧ＶＣ２とセルＣ３の電圧ＶＣ３の平均電圧に所定のマイナスのオフセット電圧を加算した電圧なので、電圧ＶＤを電圧ＶＣ３と比較して、電圧ＶＣ３の方が低ければ、セルＣ３の電圧ＶＣ３よりもセルＣ２の電圧ＶＣ２の方が高いと判断できる。

図８は図７のロジック回路３２の構成を示す回路図である。図８のロジック回路３２は、１個のノアゲートＮＯＲ１１と５個のインバータＩＮＶ１１〜ＩＮＶ１５とを備えて構成される。ロジック回路３２は、比較結果信号ｃｏｍｐ１２ｂがハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ１を出力し、ＭＯＳトランジスタＭ１をオンして、セルＣ１の充電電流をバイパスさせる。また、比較結果信号ｃｏｍｐ１２ａがハイレベルのとき、又は比較結果信号ｃｏｍｐ２３ｂがハイレベル」のとき、ハイレベルのセルバランス時期電圧ＣＢ２を出力し、ＭＯＳトランジスタＭ２をオンして、セルＣ２の充電電流をバイパスさせる。さらに、比較結果信号ｃｏｍｐ２３ａがハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ３を出力し、ＭＯＳトランジスタＭ３をオンして、セルＣ３の充電電流をバイパスさせる。以上により、セルＣ１とセルＣ２とセルＣ３の各セル電圧のバランスを取りながら充電を行うことができる。

第３の実施形態の変形例．
図９は第３の実施形態の変形例に係る充電制御回路及びその周辺回路の構成を示す回路図である。すなわち、図９は図７の２個の保護ＩＣ回路３（以下、３−１，３−２と符号を付す。）をカスケードに接続した場合であって、図７の保護ＩＣ回路３に比較して、
（１）保護ＩＣ回路３−１は、直列に接続された３個の抵抗Ｒ０１，Ｒ０Ｈ，Ｒ０２を含み抵抗分圧電圧ＶＩ，ＶＪを発生する抵抗分圧回路２５と、コンパレータＣＯＭＰ９，ＣＯＭＰ１０を含むコンパレータ回路２６と、端子ＶＣＵ１の電圧と電圧ＶＣ１の電位差が０．５Ｖ以下であるとき上記コンパレータＣＯＭＰ９，ＣＯＭＰ１０の比較結果信号ｃｏｍｐ０１ａ，ｃｏｍｐ０１ｂを強制的にローレベルに制御するコンパレータ回路６１と、端子ＶＣＵ１と電圧ＶＣ１の端子とを接続する接続線５０とをさらに備え、
（２）保護ＩＣ回路３−２は、直列に接続された３個の抵抗Ｒ０１，Ｒ０Ｈ，Ｒ０２を含み抵抗分圧電圧ＶＫ，ＶＬを発生する抵抗分圧回路２５と、コンパレータＣＯＭＰ１１，ＣＯＭＰ１２を含むコンパレータ回路２７と、端子ＶＣＵ２の電圧と電圧ＶＣ４の電位差が０．５Ｖ以下であるとき上記コンパレータＣＯＭＰ１１，ＣＯＭＰ１２の比較結果信号ｃｏｍｐ３４ａ，ｃｏｍｐ３４ｂを強制的にローレベルに制御するコンパレータ回路６２とをさらに備えたことを特徴としている。

ここで、保護ＩＣ回路３−２において、保護ＩＣ回路３−１との動作の違いを明確にして説明するために、以下のように符号を変更しており、すなわち、
（１）抵抗分圧回路２２の出力電圧をＶＥ，ＶＦとし、
（２）抵抗分圧回路２３の出力電圧をＶＧ，ＶＨとし、
（３）コンパレータ回路２４のコンパレータをＣＯＭＰ５〜ＣＯＭＰ８とし、それらの比較結果信号をｃｏｍｐ４５ａ，ｃｏｍｐ４５ｂ，ｃｏｍｐ５６ａ，ｃｏｍｐ５６ｂとし、
（４）ロジック回路３２−２からのセルバランス時期電圧をＣＢ４，ＣＢ５，ＣＢ６とし、
（５）セルの符号をＣ４，Ｃ５，Ｃ６としている。
また、セルＣ３の正極は保護ＩＣ回路３−２のＶＣＵ２端子に接続され、保護ＩＣ回路３−１の端子ＣＢＬ１は保護ＩＣ回路３−２の端子ＣＢＵ２に接続され、保護ＩＣ回路３−２の端子ＣＢＬ２は接地される。また、抵抗分圧回路２５，２６における抵抗Ｒ０１，Ｒ０Ｈ，Ｒ０２の抵抗値は、抵抗分圧回路２２，２３と同様に設定される。なお、保護ＩＣ回路３−１は上位接続用端子ＶＣＵ１及び接地端子ＶＳＳ１を有し、保護ＩＣ回路３−２は上位接続用端子ＶＣＵ２及び接地端子ＶＳＳ２を有する。

保護ＩＣ回路３−１の抵抗分圧回路２５の抵抗分圧により、セルＣ１の電圧ＶＣ１とセルＣ２の電圧ＶＣ２の平均電圧に所定のプラスのオフセット電圧を加算した電圧ＶＩと、セルＣ１の電圧ＶＣ１とセルＣ２の電圧ＶＣ２の平均電圧に所定のマイナスのオフセット電圧を加算した電圧ＶＪを生成する。保護ＩＣ回路３−１において、電圧ＶＡ〜ＶＤは図７と同様に発生される。保護ＩＣ回路３−２の抵抗分圧回路２５の抵抗分圧により、セルＣ３の電圧ＶＣ３とセルＣ４の電圧ＶＣ４の平均電圧に所定のプラスのオフセット電圧を加算した電圧ＶＫと、セルＣ３の電圧ＶＣ３とセルＣ４の電圧ＶＣ４の平均電圧に所定のマイナスのオフセット電圧を加算した電圧ＶＬを生成する。保護ＩＣ回路３−２において、電圧ＶＥ〜ＶＨはそれぞれ図７の電圧ＶＡ〜ＶＤと同様に発生される。従って、電圧ＶＡ〜ＶＬは次式で表される。

［数７］
ＶＡ
＝（ＶＣ１−ＶＣ３）×（Ｒ１Ｈ＋Ｒ１２）／（Ｒ１１＋Ｒ１Ｈ＋Ｒ１２）
（７）
［数８］
ＶＢ
＝（ＶＣ１−ＶＣ３）×（Ｒ１２）／（Ｒ１１＋Ｒ１Ｈ＋Ｒ１２）
（８）
［数９］
ＶＣ
＝（ＶＣ２−ＶＳＳ１）×（Ｒ２２＋Ｒ２Ｈ）／（Ｒ２１＋Ｒ２Ｈ＋Ｒ２２）
（９）
［数１０］
ＶＤ
＝（ＶＣ２−ＶＳＳ１）×（Ｒ２２）／（Ｒ２１＋Ｒ２Ｈ＋Ｒ２２）
（１０）
［数１１］
ＶＥ
＝（ＶＣ４−ＶＣ６）×（Ｒ１Ｈ＋Ｒ１２）／（Ｒ１１＋Ｒ１Ｈ＋Ｒ１２）
（１１）
［数１２］
ＶＦ
＝（ＶＣ４−ＶＣ６）×（Ｒ１２）／（Ｒ１１＋Ｒ１Ｈ＋Ｒ１２）
（１２）
［数１３］
ＶＧ
＝（ＶＣ５−ＶＳＳ２）×（Ｒ２２＋Ｒ２Ｈ）／（Ｒ２１＋Ｒ２Ｈ＋Ｒ２２）
（１３）
［数１４］
ＶＨ
＝（ＶＣ５−ＶＳＳ２）×（Ｒ２２）／（Ｒ２１＋Ｒ２Ｈ＋Ｒ２２）
（１４）
［数１５］
ＶＩ
＝（ＶＣＵ１−ＶＣ２）×（Ｒ０１＋Ｒ０Ｈ）／（Ｒ０１＋Ｒ０Ｈ＋Ｒ０２）
（１５）
［数１６］
ＶＪ
＝（ＶＣＵ１−ＶＣ２）×（Ｒ０１）／（Ｒ０１＋Ｒ０Ｈ＋Ｒ０２）
（１６）
［数１７］
ＶＫ
＝（ＶＣＵ２−ＶＣ５）×（Ｒ０１＋Ｒ０Ｈ）／（Ｒ０１＋Ｒ０Ｈ＋Ｒ０２）
（１７）
［数１８］
ＶＬ
＝（ＶＣＵ２−ＶＣ５）×（Ｒ０１）／（Ｒ０１＋Ｒ０Ｈ＋Ｒ０２）
（１８）

保護ＩＣ回路３−１のコンパレータ回路２４の各コンパレータＣＯＭＰ１〜ＣＯＭＰ４はそれぞれ図７と同様に動作して比較結果信号ｃｏｍｐ１２ａ，ｃｏｍｐ１２ｂ，ｃｏｍｐ２３ａ，ｃｏｍｐ２３ｂをロジック回路３２−１に出力する。また、保護ＩＣ回路３−２のコンパレータ回路２４の各コンパレータＣＯＭＰ５〜ＣＯＭＰ８はそれぞれ図７のコンパレータＣＯＭＰ１〜ＣＯＭＰ４と同様に動作して比較結果信号ｃｏｍｐ４５ａ，ｃｏｍｐ４５ｂ，ｃｏｍｐ５６ａ，ｃｏｍｐ５６ｂをロジック回路３２−１に出力する。

コンパレータ回路２６のコンパレータＣＯＭＰ９は、電圧ＶＣ１を電圧ＶＩと比較して、電圧ＶＣ１が電圧ＶＩよりも高いときに、ハイレベルの比較結果信号ｃｏｍｐ０１ａをロジック回路３２−１に出力する。ただし、端子ＶＣＵ１の電圧と電圧ＶＣ１の電圧差が０．５Ｖ以下のときは、比較結果信号ｃｏｍｐ０１ａを強制的にローレベルに設定する。図９において、ＶＣＵ１＝ＶＣ１なので、比較結果信号ｃｏｍｐ０１ａはローレベルとなる。コンパレータＣＯＭＰ１０は、電圧ＶＪを電圧ＶＣ１と比較して、電圧ＶＣ１が電圧ＶＩよりも高いときに、ハイレベルの比較結果信号ｃｏｍｐ０１ｂをロジック回路３２−１に出力する。ただし、端子ＶＣＵ１の電圧と電圧ＶＣ１の電圧差が０．５Ｖ以下のときは、比較結果信号ｃｏｍｐ０１ｂを強制的にローレベルに設定する。図９において、ＶＣＵ１＝ＶＣ１なので、比較結果信号ｃｏｍｐ０１ｂはローレベルとなる。

コンパレータ回路２７のコンパレータＣＯＭＰ１１は、電圧ＶＣ４を電圧ＶＫと比較して、電圧ＶＣ１が電圧ＶＫよりも高いときに、比較結果信号ｃｏｍｐ３４ａはハイレベルとなる。電圧ＶＫは、セルＣ３の電圧ＶＣ３と、セルＣ４の電圧ＶＣ４の平均電圧に所定のプラスのオフセット電圧を加算した電圧なので、電圧ＶＣ４を電圧ＶＫと比較して、電圧ＶＣ１が電圧ＶＫよりも高いときに、セルＣ３の電圧ＶＣ３よりもセルＣ４の電圧ＶＣ４の方が高いと判断できる。コンパレータＣＯＭＰ１２は、電圧ＶＬを電圧ＶＣ４電圧と比較して、電圧ＶＣ１が電圧ＶＬよりも高いときに、比較結果信号ｃｏｍｐ３４ｂがハイレベルとなる。電圧ＶＬは、セルＣ５の電圧ＶＣ５とセルＣ６の電圧ＶＣ６の平均電圧に所定のマイナスのオフセット電圧を加算した電圧なので、電圧ＶＬを電圧ＶＣ４電圧と比較して、電圧ＶＣ１が電圧ＶＬよりも高いときに、ＶＣ４電圧の方が低ければ、セルＣ４の電圧ＶＣ４よりもセルＣ３の電圧ＶＣ３の方が高いと判断できる。

図１０は図９のロジック回路３２−１，３２−２の構成を示す回路図である。図１０において、ロジック回路３２−１は、３個のノアゲートＮＯＲ１１，ＮＯＲ２１，ＮＯＲ２２と、５個のインバータＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１５，ＩＮＶ２１，ＩＮＶ２２とを備えて構成される。ロジック回路３２−２は、３個のノアゲートＮＯＲ１１，ＮＯＲ２１，ＮＯＲ２２と、５個のインバータＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１５，ＩＮＶ２１，ＩＮＶ２２とを備えて構成される。

ロジック回路３２−１は、比較結果信号ｃｏｍｐ０１ａがハイレベル、又は比較結果信号ｃｏｍｐ１２ｂがハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ１を出力し、これにより、ＭＯＳトランジスタＭ１がオンされ、セルＣ１の充電電流をバイパスされる。ロジック回路３２−１は、比較結果信号ｃｏｍｐ１２ａがハイレベル、又は比較結果信号ｃｏｍｐ２３ｂがハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ２を出力し、これにより、ＭＯＳトランジスタＭ２がオンされ、セルＣ２の充電電流をバイパスされる。ロジック回路３２−１は、比較結果信号ｃｏｍｐ２３ａがハイレベル、又は端子ＣＢＬ１の電圧（ロジック回路３２−２のインバータ２２の出力電圧であって、比較結果信号ｃｏｍｐ３４ｂ）がハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ３を出力し、これにより、ＭＯＳトランジスタＭ３がオンされ、セルＣ３の充電電流をバイパスされる。

ロジック回路３２−２は、比較結果信号ｃｏｍｐ３４ａがハイレベル、又は比較結果信号ｃｏｍｐ４５ｂがハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ４を出力し、ＭＯＳトランジスタＭ４がオンされ、セルＣ４の充電電流をバイパスされる。ロジック回路３２−２は、比較結果信号ｃｏｍｐ４５ａがハイレベル、又は比較結果信号ｃｏｍｐ５６ｂがハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ５を出力し、これにより、ＭＯＳトランジスタＭ５がオンされ、セルＣ５の充電電流をバイパスされる。ロジック回路３２−２は、比較結果信号ｃｏｍｐ５６ａがハイレベル、端子ＣＢＬ２の電圧（本実施形態では、接地電位である。）がハイレベルのとき、ハイレベルのセルバランス時期電圧ＣＢ５を出力し、これにより、ＭＯＳトランジスタＭ６がオンされ、セルＣ６の充電電流をバイパスされる。

以上により、セルＣ１〜Ｃ６のセル電圧のバランスを取りながら、充電制御を行うことができる。

以上の実施形態の各変形例において、６個のセルの場合について説明しているが、本発明はこれに限らず、３個以上の保護ＩＣ回路をカスケード接続することにより、９個以上のセルの充電制御を行うことができる。また、各実施形態において、３個のセルの場合について説明しているが、本発明はこれに限らず、２個のセルの場合であっても同様に構成できる。

以上詳述したように、本発明に係る充電制御回路及びそれを備えた電池装置によれば、従来技術に比較してセル電圧のバランスを取りやすく、全セルの電圧が満充電付近まで、充電されやすくなる。また、シンプルな回路で構成でき、低コストで提供できる。

１，２−１，２−２，３−１，３−２…保護ＩＣ回路、
１０，１９Ａ…電圧減算及び変換回路、
１０ａ，１０ｂ，１０ｃ…電圧減算及び変換器、
１１〜１９…オペアンプ、
１７Ｂ〜１８Ｂ…バッファ回路、
２０…オフセット電圧加算回路、
２０ａ，２０ｂ，２０ｃ…オフセット電圧補正器、
２１〜２３，２５…抵抗分圧回路、
２４，２６，２７…コンパレータ回路、
３０，３１，３２，３２−１，３２−２…ロジック回路、
３１ａ…レベルシフタ回路、
５０…接続線、
５１〜５３…電圧源、
６１，６２…コンパレータ回路、
２００…充電器、
２０１，２０２…充電端子、
Ｃ１〜Ｃ６…電池セル（セル）、
ＣＯＭＰ１〜ＣＯＭＰ１２…コンパレータ、
ＩＮＶ１〜ＩＮＶ３１…インバータ、
Ｍ１〜Ｍ１２…ＭＯＳトランジスタ、
ＮＯＲ１〜ＮＯＲ２２…ノアゲート、
Ｒ，Ｒ１〜Ｒ２２，Ｒ０１，Ｒ０２，Ｒ０Ｈ〜Ｒ２Ｈ，Ｒｖｃ，Ｒｃｂ，Ｒｖｓｓ…抵抗。

特開２００９−２５４００８号公報

Claims

直列に接続された複数の電池を含む電池回路の両端に充電器により充電するときに、上記複数の電池に対する充電を制御する充電制御回路において、
上記複数の電池にそれぞれ並列に接続された複数のスイッチング素子と、
上記各電池への充電電流を軽減する充電制御手段とを備え、
上記充電制御手段は、
（Ａ）上記各電池の両端の電圧に基づいて、上記各電池の電圧を所定の基準電圧を基準とした複数の変換電池電圧に変換し、当該複数の変換電池電圧に所定のオフセット電圧を加算してなるオフセット電池電圧を発生し、上記複数の変換電池電圧を上記オフセット電池電圧と比較することにより、上記各変換電池電圧が上記オフセット電池電圧よりも高いときに、対応する電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する第１の制御手段と、
（Ｂ）上記各電池の両端の電圧に基づいて、上記各電池の電圧を所定の基準電圧を基準とした複数の変換電池電圧に変換し、上記各電池の電圧を所定の基準電圧を基準とした各電圧の平均電圧である電池平均電圧を発生し、上記複数の変換電池電圧を上記電池平均電圧と比較することにより、上記各変換電池電圧が上記電池平均電圧よりも高いときに、対応する電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する第２の制御手段と、
（Ｃ）上記各電池の両端の電圧に基づいて、上記複数の電池のうち互いに隣接する１対の電池の平均電圧に所定のオフセット電圧を加算及び減算してなる１対のオフセット電池電圧を発生し、上記１対のオフセット電池電圧を当該互いに隣接する１対の電池のうちの１つの電池の電圧と比較することにより、上記１対のオフセット電池電圧が当該互いに隣接する１対の電池のうちの１つの電池の電圧よりも高いときに、当該１対の電池のうちの電池電圧が高い電池を判断し、電池電圧が高いと判断した電池に並列に接続されたスイッチング素子をオンすることにより当該対応する電池への充電電流を軽減する第３の制御手段とのうちの１つの制御手段を備えたことを特徴とする充電制御回路。
上記充電制御手段をそれぞれ備えた複数の回路をカスケードに接続して、上記複数の電池に対する充電を制御することを特徴とする請求項１記載の充電制御回路。
直列に接続された複数の電池を含む電池回路と、
請求項１又は２記載の充電制御回路とを備えたことを特徴とする電池装置。