JP2013175635A - 半導体発光素子、およびその製造方法 - Google Patents

Abstract

【課題】
本発明の目的は、発光分布が均一で、光取り出し効率が高い半導体発光素子を提供することにある。
【解決手段】
発光分布が均一で、光取り出し効率が高い半導体発光素子は、第１の不純物濃度を有する薄膜部、および、第１の不純物濃度よりも高い第２の不純物濃度を有する厚膜部、を含む半導体層と、半導体層上に配置される電極層と、を含む断面構造を有し、平面視において、電極層は、半導体層表面の端側に配置され、一方向に延在する第１の導電部、および、第１の導電部の両端各々と接続し、半導体層表面の第１の導電部が配置された端側と対向する端側に向かって延在する第２および第３の導電部、を含み、半導体層の厚膜部は、電極層の第１〜第３の導電部のうち少なくとも２つの導電部の間を渡すように配置される。
【選択図】 図２

Description

本発明は、半導体発光素子、およびその製造方法に関する。

ＧａＮ（ガリウム・窒素）等の窒化物半導体を用いた発光ダイオード（ＬＥＤ）は、紫外光ないし青色光を発光でき、蛍光体を利用することにより白色光を発光できる。高出力の白色光を発生できるＬＥＤは照明用としても用いられる。

このような半導体発光素子は、少なくともｎ型半導体層と、発光のための活性層と、ｐ型半導体層とを含む半導体積層を有している。ｐ型半導体層側には、発光領域のほぼ全域にわたってｐ側電極が形成され、ｎ型半導体層表面の一部には、ｎ側電極が形成される。活性層で発光した光は、一部は直接ｎ型半導体層より放出され、一部はｐ型半導体層に設置したｐ側電極に反射された後、ｎ型半導体層より取り出される。活性層で発光した光は、発光領域全域において均一に取り出されることが望ましく、また、その取り出し効率は、より高いことが望ましい。

半導体積層に窒化物系半導体を用いる場合、窒化物系半導体を成長させる成長基板として、たとえばサファイア基板が用いられる。ただし、サファイア基板は、熱伝導率が低く放熱性に劣り、大電流を投入する高出力ＬＥＤのようなデバイスには不向きである。

そこで、窒化物半導体をサファイア等の成長基板上に成長した後、その成長基板を半導体積層から分離する方法が提案されている。たとえば、成長基板と半導体積層との間に配置される層に空孔を生じさせることにより、成長基板を半導体層から分離する方法（たとえば特許文献１）や、成長基板と半導体積層との間に剥離層を配置し、この剥離層をエッチングすることにより、成長基板を半導体積層から分離する方法（たとえば特許文献２）が提案されている。また、近年では、レーザリフトオフにより成長基板を半導体積層から剥離する方法が知られている。

特開２０００−２２８５３９号公報 特開２００４−１７２３５１号公報

本発明の目的は、発光分布が均一で、光取り出し効率が高い半導体発光素子を提供することにある。

本発明の第１の観点によれば、基板上に配置される第１の電極層と、前記第１の電極層上に配置され、第１導電型を有する第１の半導体層と、前記第１の半導体層上に配置される活性層と、前記活性層上に配置され、前記第１導電型とは異なる第２導電型で、第１の不純物濃度を有する薄膜部、および、該第１の不純物濃度よりも高い第２の不純物濃度を有する厚膜部、を含む第２の半導体層と、前記第２の半導体層上に配置される第２の電極層と、を含む断面構造を有し、平面視において、前記第２の電極層は、前記第２の半導体層表面の端側に配置され、一方向に延在する第１の導電部、および、該第１の導電部の両端各々と接続し、該第２の半導体層表面の該第１の導電部が配置された端側と対向する端側に向かって延在する第２および第３の導電部、を含み、前記第２の半導体層の厚膜部は、前記第２の電極層の第１〜第３の導電部のうち少なくとも２つの導電部の間を渡すように配置される半導体発光素子、が提供される。

本発明の第２の観点によれば、（ａ）成長基板上に、第１伝導型で、第１の不純物濃度を有する第１の半導体層を成長する工程と、（ｂ）前記第１の半導体層上に、前記第１導電型で、前記第１の不純物濃度よりも低い第２の不純物濃度を有する第２の半導体層を成長する工程と、（ｃ）前記第２の半導体層上に、活性層を成長する工程と、（ｄ）前記活性層上に、前記第１導電型とは異なる第２導電型を有する第３の半導体層を成長する工程と、（ｅ）前記第３の半導体層上に、第１の電極層を形成する工程と、（ｆ）支持基板上に前記第１の電極層を固定し、前記成長基板を前記第１の半導体層から分離して、該第１の半導体層を露出させる工程と、（ｇ）露出した前記第１の半導体層を所望パターンでエッチングし、エッチングした領域に前記第２の半導体層を露出させる工程と、（ｈ）エッチングが施され、薄膜部および厚膜部を有する前記第１および第２の半導体層表面に、第２の電極層を形成する工程と、を含み、前記工程（ｈ）において、前記第２の電極層は、前記第１および第２の半導体層表面の端側に形成され、一方向に延在する第１の導電部、および、該第１の導電部の両端各々と接続し、該第１および第２の半導体層表面の該第１の導電部が形成された端側と対向する端側に向かって延在する第２および第３の導電部、を含むように形成され、前記工程（ｇ）において、前記第１および第２の半導体層の厚膜部は、前記第２の電極層の第１〜第３の導電部のうち少なくとも２つの導電部の間を渡すように形成される半導体発光素子の製造方法、が提供される。

半導体発光素子の発光分布を均一にし、かつ、光取り出し効率を高くすることが可能となる。

図１Ａおよび図１Ｂは、従来例による半導体発光素子の構造を示す断面図および平面図である。 図２Ａおよび図２Ｂは、実施例による半導体発光素子の構造を示す断面図および平面図である。 、 、 および、 図３Ａ〜図３Ｉは、実施例による半導体発光素子の製造方法を示す断面図である。 図４Ａおよび図４Ｂは、実施例による半導体発光素子の変形例を示す平面図である。 および、 図５Ａ〜図５Ｄは、実施例による半導体発光素子のほかの例を示す平面図である。

図１Ａおよび図１Ｂは、従来例による半導体発光素子の構造を示す断面図および平面図である。なお、図１Ａは、図１ＢにおけるＩＡ−ＩＡ断面を示す断面図である。

従来例による半導体発光素子１は、図１Ａに示すように、主に、ｎ側電極層６０と、ＧａＮ（ガリウム・窒素）系の半導体積層（発光部）５０と、ｐ側透明電極層３３と、光反射層３２と、キャップ層３１と、を含む構成である。半導体積層５０は、少なくともｐ型（第１導電型）半導体層５１と、発光のための活性層５２と、ｎ型（第２導電型）半導体層５３と、を含む。このような構成を有する半導体発光素子１は、接合層２０を介して支持基板１０に支持されている。

半導体積層５０は、活性層５２を挟むように、ｐ型半導体層５１とｎ型半導体層５３とが配置される構造を有する。ｐ型半導体層５１には、ｐ型ＧａＮが用いられ、ｐ型ドーパントとして、たとえばＭｇ（マグネシウム）が添加される。また、ｎ型半導体層５３には、ｎ型ＧａＮが用いられ、ｎ型ドーパントとして、たとえばＳｉ（シリコン）が添加される。ｎ型半導体層５３の表面は、光取り出し効率を向上させるため、微細凸凹構造が形成されている。ただし、微細凸凹構造は、形成されていなくてもかまわない。

なお、半導体積層５０の構成は、上記の３種類に限らず、発光効率を向上させるためにクラッド層、コンタクト層などを任意に挿入することも可能である。また、活性層２３を多層膜（多重量子井戸構造）で構成することもできる。

ｐ側電極層３３は、ｐ型半導体層５１表面に形成される。ｐ側電極層３３は、透光性を有する部材、たとえばインジウム錫酸化物（ＩＴＯ）により構成される。光反射層３２は、ｐ型電極層３３表面に形成され、活性層５２で発光し、ｐ側電極層３３を透過してきた光を反射する。光反射層３２は、活性層５０で発光する光の発光波長に対して高反射率を有する部材、たとえばＡｇ（銀）ないしＡｇ合金により構成される。キャップ層３１は、光反射層３２およびｐ側電極層３３を覆って形成され、光反射層３２のマイグレーションを抑制する。キャップ層３１は、光反射層３２のマイグレーションを抑制するとともに、自身によるマイグレーションが発生しにくい部材、たとえばＴｉ（チタン）やＰｔ（白金）等を含む積層構造により構成される。

ｎ側電極層６０は、ｎ型半導体層５３表面に形成され、たとえば図１Ｂに示すように、全体的平面形状が梯子状になるように形成される。ｎ側電極層６０は、たとえばＴｉ（チタン）やＡｌ（アルミニウム）等を含む積層構造により構成される。なお、図１Ｂにおいて、ｎ型半導体層５３表面に配置されるｎ側電極層６０は、斜線模様で示されている。

ここで、梯子状のｎ側電極層６０において、ｎ型半導体層５３表面の左端側に配置され、上下方向に延びる導電部を第１の導電部６１と定義し、第１の導電部６１の両端各々と接続し、ｎ型半導体層５３表面の右端側にそれぞれ対向して延びる導電部を第２および第３の導電部６２，６３と定義する。また、第１の導電部６１と対向する導電部を第４の導電部６４と定義し、第１の導電部６１と第４の導電部６４とを渡す複数の導電部をサブ導電部６５ａ，６５ｂと定義する。なお、第１の導電部６１の両端は、給電パッドに対応する。

第１〜第４の導電部６１〜６４は、たとえば一辺約７５０μｍの正方形を構成する。また、第１〜第４の導電部６１〜６４および複数のサブ導電部６５ａ，６５ｂの幅Ｗｅは、たとえばそれぞれ１０μｍ程度である。第２および第３の導電部６２，６３ならびに複数のサブ導電部６５ａ，６５ｂ間のピッチＰｅは、たとえばそれぞれ約２５０μｍである。なお、この半導体発光素子の平面形状は、たとえば一辺約１０００μｍの正方形である。

ｎ側電極層６０の各導電部から注入される電子は、ｎ型半導体層５３中を平面方向に拡散しながら活性層５２に到達し、活性層５２においてｐ側電極層３３から注入される正孔と再結合する。そして、この再結合にかかるエネルギが光（および熱）として放出される。 活性層５２で発光する光は、一部は直接ｎ型半導体層５３より放出され、一部はｐ型半導体層５１側に配置した光反射層３２に反射された後、ｎ型半導体層５３より放出される。活性層５２で発光する光は、ｎ型半導体層５３表面のｎ側電極層６０に覆われていない領域から放出される。

ｎ型半導体層５３の膜厚が厚い場合、ｎ側電極層６０の各導電部から注入される電子は、ｎ型半導体層５３中で平面方向に十分拡散し、活性層５２のほぼ全域に、また、ほぼ均一に到達する。これにより、活性層５２のほぼ全域からほぼ均一に光が放出され、ｎ型半導体層５３表面から放出される光の分布（発光分布）もほぼ均一になる。ただし、ｎ型半導体層５２の膜厚が厚いため、ｎ型半導体層５２中で吸収されてしまう光の割合が増加し、光取り出し効率が低減してしまう可能性がある。

ｎ型半導体層５３の膜厚が薄い場合、ｎ側電極層６０の各導電部から注入される電子は、ｎ型半導体層５２中で平面方向に十分拡散できず、活性層５２の各導電部に近い領域にしか到達することができない。これにより、ｎ型半導体層５３表面の各導電部に近い位置、たとえば第２の導電部６２近傍の位置Ｙ１、からはより多くの光が放出され、ｎ型半導体層５３表面の各導電部から離れた位置、たとえば第２の導電部６２とサブ導電部６５ａとの中間の位置Ｙ２、からはより少ない光が放出されることになる。つまり、ｎ型半導体層５３表面において発光分布が不均一になることが懸念される。

なお、ｎ型半導体層５３の膜厚が薄い場合、ｎ側電極層６０の各導電部から注入される電子をより広い領域に拡散させるために、ｎ型半導体層５３表面を占めるｎ側電極層６０の割合を大きくすることが考えられる。しかし、この場合には、ｎ側電極層６０の各導電部はｎ型半導体層５３からの光を遮光してしまうため、光取り出し効率が低減してしまうことが懸念される。

本発明者らは、ｎ型半導体層５３の膜厚が約３μｍである半導体発光素子と、ｎ型半導体層５３の膜厚が約６μｍである半導体発光素子と、を作製した。そして、ｐ側電極層３３およびｎ側電極層６０を介して半導体積層５０に約３５０ｍＡの電流を流した際の、それぞれの半導体発光素子における位置Ｙ１，Ｙ２の輝度、および、ｎ型半導体層５３表面全域の光度を測定した。

ｎ型半導体層５３の膜厚が約３μｍである半導体発光素子において、位置Ｙ２の輝度は、位置Ｙ１の輝度に対して約４２．５％程度であった。一方、ｎ型半導体層５３の膜厚が約６μｍである半導体発光素子において、位置Ｙ２の輝度は、位置Ｙ１の輝度に対して約７６．６％程度であった。これらの結果から、ｎ型半導体層５３の膜厚が厚いほうが、発光面の発光分布が均一になることがわかる。これは、ｎ型半導体層５３の膜厚が厚いほうが、ｎ側電極層６０の各導電部から注入される電子が、ｎ型半導体層５３中で平面方向に十分拡散して広がるためだと考えられる。

また、ｎ型半導体層５３の膜厚が約３μｍである半導体発光素子の光度は、ｎ型半導体層５３の膜厚が約６μｍである半導体発光素子の光度よりも１．１％程度高いことがわかった。この結果から、ｎ型半導体層５３の膜厚が薄いほうが、光取り出し効率が高いことがわかる。これは、ｎ型半導体層５３の膜厚が薄いほうが、ｎ型半導体層５２中で吸収されてしまう光の割合が少ないためだと考えられる。

本発明者らは、従来よりも発光分布が均一で、光取り出し効率が高い半導体発光素子の構造について検討を行った。

図２Ａおよび図２Ｂは、実施例による窒化物半導体発光素子２の構造を示す断面図および平面図である。なお、図２Ａは、図２ＢにおけるＩＩＡ−ＩＩＡ断面を示す断面図である。

実施例による窒化物半導体発光素子２は、ｎ型半導体層５３の構造を除いて、従来例による窒化物半導体発光素子１とほぼ同等の構成を有する。実施例によるｎ型半導体層５３は、図２Ａに示すように、第１の不純物濃度を有する薄膜部５３ａ、および、表面が第１の不純物濃度よりも高い第２の不純物濃度を有する厚膜部５３ｂ、を含む構造である。なお、ｎ側電極層６０は、段差を有するｎ型半導体層５３表面に対応して形成される。

薄膜部５３ａおよび厚膜部５３ｂの厚みは、たとえばそれぞれ３μｍ程度である。厚膜部５３ｂの第２の不純物濃度を有する部分（表面部分）の厚みは、たとえば１．５μｍ程度である。厚膜部５３ｂの表面部分の不純物（Ｓｉ）濃度（第２の不純物濃度）は、たとえば６×１０^１８ａｔｏｍｓ／ｃｍ^３程度である。薄膜部５３ａおよび厚膜部５３ｂの表面部分以外の部分の不純物（Ｓｉ）濃度（第１の不純物濃度）は、たとえば３×１０^１８ａｔｏｍｓ／ｃｍ^３程度である。発明者らによる測定によれば、このような条件における薄膜部５３ａのシート抵抗値は約３６．７Ω／□であり、厚膜部５３ｂのシート抵抗値は約１５．７Ω／□である。厚膜部５３ｂのシート抵抗値が相対的に低く、厚膜部５３ｂにおいて電流が流れやすくなっていることがわかる。

ｎ型半導体層５３の厚膜部５３ｂは、たとえば図２Ｂに示すように、全体的平面形状が格子状になるようにパターニングされている。また、厚膜部５３ｂは、ｎ側電極層６０の各導電部の間を渡すようにパターニングされている。なお、図２Ｂにおいて、ｎ型半導体層５３の厚膜部５３ｂは、斑点模様で示されている。

図中縦方向に延びる厚膜部５３ｂの幅Ｗｓｘ、および、図中横方向に延びる厚膜部５３ｂの幅Ｗｓｙは、それぞれ約３０μｍ程度である。また、図中縦方向に延びる厚膜部５３ｂのピッチＰｓｘは、約１２５μｍ程度であり、図中横方向に延びる厚膜部５３ｂのピッチＰｓｙは、約２５０μｍ程度である。なお、図中縦方向に配列する導電部および厚膜部のピッチ、ならびに、図中横方向に配列する導電部および厚膜部のピッチは、約１２５μｍ程度である。

ｎ側電極層６０から注入される電子は、シート抵抗値が低い厚膜部５３ｂを伝って、ｎ側電極層６０の各導電部から離れた領域まで広く均一に拡散することが可能である。これにより、ｎ型半導体層５３表面の発光分布はより均一化されると考えられる。また、ｎ型半導体層５３には、薄膜部５３ａが適度に形成されているため、活性層５２で発光した光がｎ型半導体層５３で吸収されてしまうことによる光取り出し効率の低減も抑制されると考えられる。このような構造を有するｎ型半導体層５３を用いることにより、従来よりも発光分布が均一で、光取り出し効率が高い半導体発光素子を得ることができると考えられる。

図３Ａ〜図３Ｈは、実施例による半導体発光素子の製造方法を示す断面図である。本実施例に係る半導体発光素子は、半導体積層の成長に用いる成長基板とは別に用意された支持基板によって半導体積層の支持を行う構成を有するものである。

図３Ａに、成長基板１１上に半導体積層５０を形成する様子を示す。

はじめに、半導体積層５０を成長するための成長基板として、サファイア基板１１を用意する。続いて、サファイア基板１１にサーマルクリーニング処理を施す。

次に、サファイア基板１１上にＭＯＣＶＤ法によりバッファ層５５、下地層５６、第１のｎ型半導体層５３ｃ、第２のｎ型半導体層５３ｄ、活性層５２、ｐ型半導体層５３を順次形成する。これにより、サファイア基板１１上にＧａＮ系半導体積層５０を得る。

具体的には、雰囲気温度を５００℃とし、ＴＭＧ（トリメチルガリウム）（流量１１μｍｏｌ／ｍｉｎ）およびＮＨ_３（アンモニア）（流量３．３ＬＭ）を約３分間供給し、ＧａＮ（ガリウム・窒素）からなる膜厚数ｎｍのバッファ層５５を成長する。その後、雰囲気温度を１０００℃まで昇温し、約３０秒間保持することでバッファ層５５を結晶化させる。続いて、雰囲気温度を１０００℃に保持したままＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）およびＮＨ_３（流量４．４ＬＭ）を約２０分間供給し、ＧａＮからなる膜厚１μｍ程度の下地層５６を成長する。

次に、雰囲気温度１０００℃にてＴＭＧ（流量４５μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントガスとしてＳｉＨ_４（シラン）を供給し、ｎ型ＧａＮからなる膜厚２μｍ程度の第１のｎ型半導体層５３ｃを成長する。このとき、ＳｉＨ_４は、成膜される第１のｎ型半導体層５３ｃの不純物濃度が６×１０^１８ａｔｏｍｓ／ｃｍ^２程度になるように調整される。続いて、ＳｉＨ_４の供給量を減らして、ｎ型ＧａＮからなる膜厚４．５μｍ程度の第２のｎ型半導体層５３ｄを成長する。このとき、ＳｉＨ_４は、成膜される第２のｎ型半導体層５３ｄの不純物濃度が３×１０^１８ａｔｏｍｓ／ｃｍ^２程度になるように調整される。なお、第１のｎ型半導体層５３ｃは、ｎ型半導体層５３の厚膜部５３ｂの表面部分（図２Ａ参照）に対応し、第２のｎ型半導体層５３ｄは、ｎ型半導体層５３の薄膜部５３ａおよび厚膜部５３ｂの表面部分以外の部分（図２Ａ参照）に対応する。

次に、第２のｎ型半導体層５３ｄの上に活性層５２を形成する。本実施例では、活性層５２に、ＩｎＧａＮ（インジウム・ガリウム・窒素）／ＧａＮからなる多重量子井戸構造を適用した。すなわち、ＩｎＧａＮ／ＧａＮを１周期として５周期成長を行う。

具体的には、雰囲気温度７００℃にてＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＴＭＩ（トリメチルインジウム）（流量１０μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）を約３３秒間供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層を形成し、続いてＴＭＧ（流量３．６μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）を約３２０秒間供給して膜厚約１５ｎｍのＧａＮ障壁層を形成する。かかる処理を５周期分繰り返すことにより活性層５２が形成される。

次に、雰囲気温度を８７０℃まで昇温し、ＴＭＧ（流量１８μｍｏｌ／ｍｉｎ）、ＮＨ_３（流量４．４ＬＭ）およびドーパントとしてＣＰ２Ｍｇ（ビスシクロペンタジエニエルマグネシウム）（流量２．９×１０^−７μｍｏｌ／ｍｉｎ）を約７分間供給し、ｐ型ＧａＮからなる膜厚約１５０ｎｍのｐ型半導体層５１を成長する。

サファイア基板１１上には、これらの各層によって構成される半導体積層５０が形成される。

図３Ｂに、ｐ型半導体層５１上に、ｐ側電極層３３、光反射層３２、およびキャップ層３１を形成する様子を示す。

ｐ型半導体層５１上に、ＩＴＯ（インジウム錫酸化物、２０ｎｍ）をスパッタ法により積層する。積層したＩＴＯ膜を、フォトリソグラフィエッチング法により、所望パターンにウエットエッチングし、ＩＴＯからなるｐ側電極層３３を形成する。その後、ＩＴＯの結晶性を向上させるために、酸素雰囲気中で温度約４５０℃１分間の熱処理を施す。

次に、パターニングされたｐ側電極層３３上に、リフトオフ法により、Ａｇ（銀、１５ｎｍ）を積層する。これにより、Ａｇからなる光反射層３２を形成する。なお、光反射層３２には、Ａｇ合金などを用いることもできる。

次に、ｐ側電極層３３および光反射層３２を覆って、リフトオフ法により、ＴｉＷ（チタン・タングステン、５００ｎｍ）／Ｔｉ（チタン、１００ｎｍ）／Ｐｔ（白金、２００ｎｍ）／Ａｕ（金、２００ｎｍ）を積層する。これにより、ＴｉＷ／Ｔｉ／Ｐｔ／Ａｕの積層構造からなるキャップ層３１を形成する。

次に、キャップ層３１上に、リフトオフ法により、Ａｕ（金）やＡｕＳｎ（金・錫），Ｃｕ（銅）などからなる接合部材２１を形成する。

図３Ｃに、半導体積層５０をエッチングする様子を示す。半導体積層５０を所望の半導体発光素子サイズに区画し、素子分離を行う。素子分離には、たとえば反応性イオンエッチング法を用いる。この工程で、半導体積層５０は、半導体発光素子毎に区画分離される。

図３Ｄに、半導体積層５０、ｐ側電極層３３、光反射層３２およびキャップ層３１が形成された成長基板１１と、支持基板１０と、を貼り合わせる様子を示す。表面にＡｕＳｎ（金・錫）等の接合部材２２が形成されたＳｉ（シリコン）などからなる支持基板１０を用意する。成長基板１１と支持基板１０とを、半導体積層５０、ｐ側電極層３３、光反射層３２およびキャップ層３１を挟むように貼り合わせ、それらを、共晶接合等の手段により、接合部材２１，２２を介して接合する。

図３Ｅに、成長基板１１と半導体積層５０とを分離する様子を示す。成長基板１１を半導体積層５０から分離する手段としては、レーザリフトオフ法などを用いることができる。実施例では、ＫｒＦエキシマレーザ（波長約２４８ｎｍ、出力強度約８００Ｊ／ｃｍ^２）を用いたレーザリフトオフ法により、成長基板１１を半導体積層５０から剥離した。

図３Ｆに、半導体積層５０からバッファ層および下地層を除去し、第１のｎ型半導体層５３ｃを露出させる様子を示す。成長基板１１を半導体積層５０から剥離した後、反応性イオンエッチング法などにより、露出したバッファ層５５および下地層５６（図３Ｅ参照）を除去し、第１のｎ型半導体層５３ｃを露出させる。さらに、反応性イオンエッチング法などにより、露出した第１のｎ型半導体層５３ｃを０．５μｍ程度エッチングする。これにより、第１のｎ型半導体層５３ｃの膜厚は、約２μｍから１．５μｍ程度となる。

図３Ｇに、第１および第２のｎ型半導体層５３ｃ，５３ｄを所望パターンでエッチングし、ｎ型半導体層５３の薄膜部５３ａおよび厚膜部５３を形成する様子を示す。

第１のｎ型半導体層５３ｃ上に、レジスト膜７０をスパッタ法により積層する。積層したレジスト膜７０を、フォトリソグラフィエッチング法により、所望パターンにウエットエッチングする。

次に、反応性イオンエッチング法により、レジスト膜７０に覆われていない領域を３μｍ程度エッチングする。このとき、レジスト膜７０に覆われていない領域において、第１のｎ型半導体層５３ｃは除去され、第２のｎ型半導体層５３ｄが露出する。レジスト膜７０に覆われていない領域における第２のｎ型半導体層５３ｄの膜厚は、約４．５μｍから３．０μｍ程度（第２のｎ型半導体層５３ｄの膜厚４．５μｍ−［エッチング深さ３μｍ−第１のｎ型半導体層５３ｃの膜厚１．５μｍ］）となる。膜厚が３．０μｍ程度となる領域は、ｎ型半導体層５３の薄膜部５３ａを構成する。また、レジスト膜７０に覆われている領域における第１および第２のｎ型半導体層５３ｃ，５３ｄの総合的な膜厚は、約６μｍ程度（第１のｎ型半導体層５３ｃの膜厚１．５μｍ＋第２のｎ型半導体層５３ｄの膜厚４．５μｍ）である。膜厚が６．０μｍ程度となる領域は、ｎ型半導体層５３の厚膜部５３ｂを構成する。

このような工程により、薄膜部５３ａおよび厚膜部５３ｂを含むｎ型半導体層５３が形成される。なお、レジスト膜７０は、このようなエッチング処理が完了した後、除去される。

図３Ｈに、第１および第２のｎ型半導体層５３ｃ，５３ｄ表面に微細凸凹構造を形成する様子を示す。ウエットエッチング法により、第１および第２のｎ型半導体層５３ｃ，５３ｄ表面に、微細凸凹構造（所謂マイクロコーン）を形成する。実施例では、第１および第２のｎ型半導体層５３ｃ，５３ｄを、７０℃のＫＯＨ（水酸化カリウム）に１０分間浸漬し、高さ約１μｍの微細凸凹構造を形成した。なお、このような微細凸凹構造は、Ａｒ（アルゴン）プラズマや塩素系プラズマを用いたドライエッチングでも形成することができる。

図３Ｉに、第１および第２のｎ型半導体層５３ｃ，５３ｄ表面に、ｎ側電極層６０を形成する様子を示す。リフトオフ法により、段差を有する第１および第２のｎ型半導体層５３ｃ，５３ｄ表面に所望パターンのｎ側電極層６０を形成する。実施例では、ｎ側電極層６０を、Ｔｉ（チタン、１ｎｍ）／Ａｌ（アルミニウム、２００ｎｍ）／Ｔｉ（チタン、１００ｎｍ）／Ｐｔ（白金、２００ｎｍ）／Ａｕ（金、２５００ｎｍ）の積層構造とした。最後に、レーザースクライブ又は、ダイシングにより支持基板１０を分割する。

以上により実施例による窒化物系半導体発光素子２が完成する。

図４Ａおよび図４Ｂは、実施例による半導体発光素子の変形例を示す平面図である。実施例による半導体発光素子２において、電流（電子）はｎ側電極層６０の第１の導電部６１の両端に配置された給電パッドから供給される。ｎ側電極層６０の各導電部が細く長い形状で形成される場合、各導電部の配線抵抗が大きくなり、給電パッドから離れるにしたがって、供給される電流が減少してしまう可能性がある。このとき、給電パッドに近い第１の導電部６１近傍では輝度が高くなり、給電パッドから離れた第４の導電部６４近傍では輝度が低くなる、つまり、ｎ型半導体層５３表面における発光分布が不均一になる可能性がある。

このような場合には、図４Ａに示すように、図中縦方向に延びる厚膜部５３ｂの幅Ｗｓｘを、第１の導電部６１から離れるにしたがって太くすることが好ましいであろう。これにより、給電パッドから離れた第４の導電部６４近傍においても、電流が供給されやすくなり、発光分布が均一化されると考えられる。また、図４Ｂに示すように、図中縦方向に延びる厚膜部５３ｂのピッチＰｓｘを、第１の導電部６１から離れるにしたがって狭くしてもよいであろう。つまり、第１〜第４の導電部６１〜６４が囲う平面領域において、第１の導電部６１から遠い領域を占有する厚膜部５３ｂの割合を、第１の導電部６１に近い領域を占有する厚膜部５３ｂの割合よりも大きくすることが好ましいであろう。

以上、本発明を実施するための形態について説明したが、本発明はこれらに制限されるものではない。たとえば、ｐ型半導体層とｎ型半導体層との配置関係を反転させ、活性層で発光する光をｐ型半導体層から取り出すような構造としてもかまわないであろう。

図５Ａ〜５Ｄは、実施例による半導体発光素子のほかの例を示す平面図である。ｎ側電極層の平面形状は、梯子状に限らず、図５Ａに示すような櫛歯状、図５Ｂに示すようなループ状、図５Ｃに示すような格子状（采の目状）などにしてもかまわない。また、図５Ｄに示すように、第２および第３の導電部６２，６３が、第１の導電部６１が配置された端側から、その端側と対向する端側に向かって交差するように延在する形状としてもよいであろう。ｎ側電極層６０の平面形状がこのような複雑な形状である場合、ｎ型半導体積層５３の厚膜部５３ｂは、第１〜第３の導電部６１〜６３のうち少なくとも２つの導電部の間を渡すように形成されることが好ましいであろう。

その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１ 半導体発光素子（従来例）、
２ 半導体発光素子（実施例）、
１０ 支持基板、
１１ 成長基板、
２０ 接合層、
２１ 接合部材、
２２ 接合部材、
３１ キャップ層、
３２ 光反射層、
３３ ｐ側電極層、
５０ 半導体積層、
５１ ｐ型半導体層、
５２ 活性層、
５３ ｎ型半導体層、
５３ａ 薄膜部、
５３ｂ 厚膜部、
５５ バッファ層、
５６ 下地層
６０ ｎ側電極層、
６１〜６５ 導電部、
７０ レジスト膜。

Claims (6)

1. 基板上に配置される第１の電極層と、
   前記第１の電極層上に配置され、第１導電型を有する第１の半導体層と、
   前記第１の半導体層上に配置される活性層と、
   前記活性層上に配置され、前記第１導電型とは異なる第２導電型で、第１の不純物濃度を有する薄膜部、および、該第１の不純物濃度よりも高い第２の不純物濃度を有する厚膜部、を含む第２の半導体層と、
   前記第２の半導体層上に配置される第２の電極層と、
   を含む断面構造を有し、
   平面視において、
   前記第２の電極層は、前記第２の半導体層表面の端側に配置され、一方向に延在する第１の導電部、および、該第１の導電部の両端各々と接続し、該第２の半導体層表面の該第１の導電部が配置された端側と対向する端側に向かって延在する第２および第３の導電部、を含み、
   前記第２の半導体層の厚膜部は、前記第２の電極層の第１〜第３の導電部のうち少なくとも２つの導電部の間を渡すように配置される半導体発光素子。
2. 前記第２の電極層は、さらに、前記第１の導電部と接続する複数のサブ導電部を含み、櫛歯状の全体的平面形状を有する請求項１記載の半導体発光素子。
3. 前記第２の電極層は、さらに、前記第１の導電部と対向し、前記第２および第３の導電部ならびに前記複数のサブ導電部と接続する第４の導電部を含み、梯子状の全体的平面形状を有する請求項２記載の半導体発光素子。
4. 前記第２の半導体層の厚膜部は、前記第１〜第３の導電部および複数のサブ導電部各々の間を渡すように配置され、格子状の全体的平面形状を有する請求項２または３記載の半導体発光素子。
5. 前記第２の電極層の第２および第３の導電部は、それぞれ対向するように配置され、
   前記第２の電極層の第１〜第３の導電部が囲う平面領域において、前記第１の導電部に近い領域を第１の領域とし、前記第１の導電部から遠い領域を第２の領域としたとき、
   前記第２の領域を占有する前記厚膜部の割合は、前記第１の領域を占有する前記厚膜部の割合よりも大きい請求項１〜４いずれか１項記載の半導体発光素子。
6. （ａ）成長基板上に、第１伝導型で、第１の不純物濃度を有する第１の半導体層を成長する工程と、
   （ｂ）前記第１の半導体層上に、前記第１導電型で、前記第１の不純物濃度よりも低い第２の不純物濃度を有する第２の半導体層を成長する工程と、
   （ｃ）前記第２の半導体層上に、活性層を成長する工程と、
   （ｄ）前記活性層上に、前記第１導電型とは異なる第２導電型を有する第３の半導体層を成長する工程と、
   （ｅ）前記第３の半導体層上に、第１の電極層を形成する工程と、
   （ｆ）支持基板上に前記第１の電極層を固定し、前記成長基板を前記第１の半導体層から分離して、該第１の半導体層を露出させる工程と、
   （ｇ）露出した前記第１の半導体層を所望パターンでエッチングし、エッチングした領域に前記第２の半導体層を露出させる工程と、
   （ｈ）エッチングが施され、薄膜部および厚膜部を有する前記第１および第２の半導体層表面に、第２の電極層を形成する工程と、
   を含み、
   前記工程（ｈ）において、前記第２の電極層は、前記第１および第２の半導体層表面の端側に形成され、一方向に延在する第１の導電部、および、該第１の導電部の両端各々と接続し、該第１および第２の半導体層表面の該第１の導電部が形成された端側と対向する端側に向かって延在する第２および第３の導電部、を含むように形成され、
   前記工程（ｇ）において、前記第１および第２の半導体層の厚膜部は、前記第２の電極層の第１〜第３の導電部のうち少なくとも２つの導電部の間を渡すように形成される半導体発光素子の製造方法。

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