JP2013172025A - Laminate type electronic component - Google Patents
Laminate type electronic component Download PDFInfo
- Publication number
- JP2013172025A JP2013172025A JP2012035413A JP2012035413A JP2013172025A JP 2013172025 A JP2013172025 A JP 2013172025A JP 2012035413 A JP2012035413 A JP 2012035413A JP 2012035413 A JP2012035413 A JP 2012035413A JP 2013172025 A JP2013172025 A JP 2013172025A
- Authority
- JP
- Japan
- Prior art keywords
- terminal electrode
- inner conductor
- portions
- element body
- lead portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004020 conductor Substances 0.000 claims abstract description 235
- 238000010030 laminating Methods 0.000 claims description 4
- 238000003475 lamination Methods 0.000 abstract 2
- 230000000452 restraining effect Effects 0.000 abstract 2
- 230000000052 comparative effect Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 7
- 239000000696 magnetic material Substances 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910000859 α-Fe Inorganic materials 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Filters And Equalizers (AREA)
- Manufacturing Cores, Coils, And Magnets (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
Description
本発明は、積層型電子部品に関する。 The present invention relates to a multilayer electronic component.
コモンモードノイズを除去する積層型電子部品として、積層型のコモンモードチョークコイルが知られている(たとえば、特許文献1参照)。特許文献1に記載されているコモンモードチョークコイルは、コイル導体が設けられた2枚の基板シートを、各コイル導体が平行で近接した状態となるように積層した積層体と、コイル導体の両端部に接続され且つ積層体の表面に設けられた外部電極と、を備えている。
A multilayer common mode choke coil is known as a multilayer electronic component that removes common mode noise (see, for example, Patent Document 1). The common mode choke coil described in
しかしながら、特許文献1に記載されたコモンモードチョークコイルは、以下のような問題点を有している。コイル導体が設けられる基板シートがフェライトグリーンシートである。このため、フェライトグリーンシートの形成に高価な磁性材料(フェライト材料)を用いる必要があり、コモンモードチョークコイルの高コスト化を招いてしまう。
However, the common mode choke coil described in
本発明は、コモンモードノイズの抑制効果を確保しつつ、低コスト化を図ることが可能な積層型電子部品を提供することを目的とする。 An object of the present invention is to provide a multilayer electronic component capable of reducing the cost while ensuring the effect of suppressing common mode noise.
本発明に係る積層型電子部品は、複数の誘電体層が積層されてなる素体と、素体を挟んで互いに対向するように素体の外表面に配置された第一入力端子電極及び第一出力端子電極と、素体を挟んで互いに対向するように素体の外表面に配置された第二入力端子電極及び第二出力端子電極と、素体を貫通するように素体内に配置され、第一入力端子電極と第一出力端子電極とを接続する第一内部導体と、素体を貫通するように素体内に配置され、第二入力端子電極と第二出力端子電極とを接続する第二内部導体と、を備え、第一内部導体は、第一入力端子電極に接続される第一引出部と、第一出力端子電極に接続される第二引出部と、第一引出部と第二引出部とを接続する第一接続部と、を有し、第二内部導体は、第二入力端子電極に接続される第三引出部と、第二出力端子電極に接続される第四引出部と、第三引出部と第四引出部とを接続する第二接続部と、を有し、第一接続部と第二接続部とは、第一及び第二内部導体が貫通する方向に延びる第一部分と、第一及び第二内部導体が貫通する方向と交差する方向に延びる第二部分と、をそれぞれ複数含み、第一内部導体と第二内部導体とは、その一部が誘電体層の積層方向で重なっており、第一内部導体と第二内部導体とにおける積層方向に重なっている上記一部の面積が、第一内部導体と第二内部導体とにおける積層方向に重なっていない部分の面積以上であることを特徴とする。 The multilayer electronic component according to the present invention includes an element body in which a plurality of dielectric layers are laminated, a first input terminal electrode disposed on an outer surface of the element body, and a first input terminal electrode so as to face each other with the element body interposed therebetween. One output terminal electrode, a second input terminal electrode and a second output terminal electrode arranged on the outer surface of the element body so as to face each other across the element element, and disposed in the element body so as to penetrate the element element A first internal conductor connecting the first input terminal electrode and the first output terminal electrode; and a first internal conductor disposed in the element body so as to penetrate the element body, and connecting the second input terminal electrode and the second output terminal electrode. A first lead portion connected to the first input terminal electrode, a second lead portion connected to the first output terminal electrode, and a first lead portion. A first connecting portion for connecting the second lead portion, and the second inner conductor is connected to the second input terminal electrode. A third lead portion; a fourth lead portion connected to the second output terminal electrode; and a second connection portion connecting the third lead portion and the fourth lead portion. The two connecting portions include a plurality of first portions extending in a direction through which the first and second inner conductors penetrate and a second portion extending in a direction intersecting with the direction through which the first and second inner conductors penetrate, The first inner conductor and the second inner conductor partially overlap each other in the stacking direction of the dielectric layers, and the partial area of the first inner conductor and the second inner conductor overlaps in the stacking direction. The area of the first inner conductor and the second inner conductor is not less than the area of the portion not overlapping in the stacking direction.
本発明に係る積層型電子部品では、素体が複数の誘電体層からなる。すなわち、素体が、高価な磁性材料ではなく、磁性材料よりも安価な誘電体材料からなるため、積層型電子部品の低コスト化を図ることができる。 In the multilayer electronic component according to the present invention, the element body is composed of a plurality of dielectric layers. That is, since the element body is not an expensive magnetic material but a dielectric material that is cheaper than the magnetic material, the cost of the multilayer electronic component can be reduced.
ところで、素体が誘電体材料からなる積層型電子部品は、素体が磁性材料からなる積層型電子部品に比して、磁気的な特性に劣り、コモンモードノイズに対するインピーダンスが小さくなる。本発明では、第一接続部と第二接続部とが、第一部分と第二部分とをそれぞれ複数含んでいるため、第一及び第二内部導体の各インダクタンスが比較的大きい。また、第一内部導体と第二内部導体との一部同士が誘電体層の積層方向で重なっていると共に、第一内部導体と第二内部導体とにおける積層方向に重なっている上記一部の面積が、第一内部導体と第二内部導体とにおける積層方向に重なっていない部分の面積以上であるため、第一内部導体と第二内部導体とにおける積層方向に重なっている一部により、比較的小さい静電容量を有する容量成分が構成される。第一及び第二内部導体の比較的大きいインダクタンスと、第一及び第二内部導体の上記一部により形成される容量成分の比較的小さい静電容量と、により、コモンモードノイズに対するインピーダンスが小さくなるのが抑制される。この結果、コモンモードノイズの抑制効果を確保できる。第一及び第二内部導体の上記一部により形成される容量成分の静電容量は、比較的小さいため、積層型電子部品を通る信号の劣化は生じ難い。 By the way, a multilayer electronic component whose element body is made of a dielectric material is inferior in magnetic characteristics and has a lower impedance to common mode noise than a multilayer electronic component whose element element is made of a magnetic material. In the present invention, since the first connection portion and the second connection portion each include a plurality of first portions and second portions, the inductances of the first and second inner conductors are relatively large. In addition, the first inner conductor and the second inner conductor partially overlap each other in the stacking direction of the dielectric layer, and the part of the first inner conductor and the second inner conductor overlap in the stacking direction. Since the area is equal to or larger than the area of the first inner conductor and the second inner conductor that do not overlap in the stacking direction, the comparison is made by the part of the first inner conductor and the second inner conductor overlapping in the stacking direction. A capacitive component having a relatively small capacitance is configured. Due to the relatively large inductance of the first and second inner conductors and the relatively small capacitance of the capacitive component formed by the part of the first and second inner conductors, the impedance to common mode noise is reduced. Is suppressed. As a result, the effect of suppressing common mode noise can be ensured. Since the capacitance of the capacitive component formed by the first and second inner conductors is relatively small, signal deterioration through the multilayer electronic component is unlikely to occur.
第一内部導体と第二内部導体とは、それぞれ一つずつであってもよい。この場合、第一及び第二内部導体の上記一部により形成される容量成分の比較的小さい静電容量が確実に確保され、コモンモードノイズの抑制効果を確実に確保できる。 One each of the first inner conductor and the second inner conductor may be provided. In this case, a relatively small capacitance of a capacitance component formed by the part of the first and second inner conductors is reliably ensured, and the effect of suppressing common mode noise can be reliably ensured.
素体を挟んで互いに対向するように素体の外表面に配置された第三入力端子電極及び第三出力端子電極と、素体を挟んで互いに対向するように素体の外表面に配置された第四入力端子電極及び第四出力端子電極と、素体を貫通するように素体内に配置され、第三入力端子電極と第三出力端子電極とを接続する第三内部導体と、素体を貫通するように素体内に配置され、第四入力端子電極と第四出力端子電極とを接続する第四内部導体と、を更に備え、第三内部導体は、第三入力端子電極に接続される第五引出部と、第三出力端子電極に接続される第六引出部と、第五引出部と第六引出部とを接続する第三接続部と、を有し、第四内部導体は、第四入力端子電極に接続される第七引出部と、第四出力端子電極に接続される第八引出部と、第七引出部と第八引出部とを接続する第四接続部と、を有し、第三接続部と第四接続部とは、第三及び第四内部導体が貫通する方向に延びる第三部分と、第三及び第四内部導体が貫通する方向と交差する方向に延びる第四部分と、をそれぞれ複数含み、第三内部導体と第四内部導体とは、その一部が誘電体層の積層方向で重なっており、第三内部導体と第四内部導体とにおける積層方向に重なっている上記一部の面積が、第三内部導体と第四内部導体とにおける積層方向に重なっていない部分の面積以上であってもよい。この場合、いわゆるアレイ品とされた積層型電子部品を得ることができる。 The third input terminal electrode and the third output terminal electrode arranged on the outer surface of the element body so as to face each other across the element body, and the outer surface of the element body opposed to each other across the element body A fourth input terminal electrode and a fourth output terminal electrode, a third inner conductor disposed in the element body so as to penetrate the element body, and connecting the third input terminal electrode and the third output terminal electrode; And a fourth inner conductor disposed between the fourth input terminal electrode and the fourth output terminal electrode, wherein the third inner conductor is connected to the third input terminal electrode. A fifth lead portion, a sixth lead portion connected to the third output terminal electrode, and a third connection portion connecting the fifth lead portion and the sixth lead portion, and the fourth inner conductor is A seventh lead connected to the fourth input terminal electrode, an eighth lead connected to the fourth output terminal electrode, and a seventh lead A fourth connection portion that connects the portion and the eighth lead portion, and the third connection portion and the fourth connection portion are a third portion that extends in a direction through which the third and fourth inner conductors pass, A plurality of fourth portions extending in a direction intersecting with the direction through which the third and fourth inner conductors penetrate, each of the third inner conductor and the fourth inner conductor being in the stacking direction of the dielectric layers. The above-mentioned part of the area overlapping the third inner conductor and the fourth inner conductor in the stacking direction is equal to or larger than the area of the third inner conductor and the fourth inner conductor not overlapping in the stacking direction. There may be. In this case, a multilayer electronic component that is a so-called array product can be obtained.
第三接続部と第四接続部とが、第三部分と第四部分とをそれぞれ複数含んでいるため、第三及び第四内部導体の各インダクタンスが比較的大きい。第三内部導体と第四内部導体との一部同士が誘電体層の積層方向で重なっていると共に、第三内部導体と第四内部導体とにおける積層方向に重なっている上記一部の面積が、第三内部導体と第四内部導体とにおける積層方向に重なっていない部分の面積以上であるため、第三内部導体と第四内部導体とにおける積層方向に重なっている一部により、比較的小さい静電容量を有する容量成分が構成される。したがって、第三及び第四内部導体の比較的大きいインダクタンスと、第三及び第四内部導体の上記一部により形成される容量成分の比較的小さい静電容量と、により、コモンモードノイズに対するインピーダンスが小さくなるのが抑制される。この結果、コモンモードノイズの抑制効果を確保できる。第三及び第四内部導体の上記一部により形成される容量成分の静電容量は、比較的小さいため、積層型電子部品を通る信号の劣化は生じ難い。 Since the third connection portion and the fourth connection portion each include a plurality of third portions and fourth portions, the inductances of the third and fourth inner conductors are relatively large. A part of the third inner conductor and the fourth inner conductor overlap each other in the stacking direction of the dielectric layers, and the part of the area overlapping the third inner conductor and the fourth inner conductor in the stacking direction is Since the area is not less than the area of the third inner conductor and the fourth inner conductor that do not overlap in the stacking direction, the third inner conductor and the fourth inner conductor are relatively small due to the part of the third inner conductor and the fourth inner conductor overlapping in the stacking direction. A capacitive component having a capacitance is configured. Therefore, due to the relatively large inductance of the third and fourth inner conductors and the relatively small capacitance of the capacitance component formed by the part of the third and fourth inner conductors, the impedance to the common mode noise is reduced. It is suppressed from becoming smaller. As a result, the effect of suppressing common mode noise can be ensured. Since the capacitance of the capacitive component formed by the part of the third and fourth inner conductors is relatively small, signal deterioration through the multilayer electronic component is unlikely to occur.
本発明によれば、コモンモードノイズの抑制効果を確保しつつ、低コスト化を図ることが可能な積層型電子部品を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the multilayer electronic component which can aim at cost reduction can be provided, ensuring the suppression effect of common mode noise.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.
図1〜図3を参照して、本実施形態に係る積層型電子部品1の構成を説明する。図1は、本実施形態に係る積層型電子部品を示す斜視図である。図2は、素体及び第一〜第四内部導体の構成を示す分解斜視図である。図3は、第一〜第四内部導体を示す平面図である。
With reference to FIGS. 1-3, the structure of the multilayer
積層型電子部品1は、素体2と、素体2の外表面に配置される第一〜第四入力端子電極3a〜3dと、素体2の外表面に配置される第一〜第四出力端子電極4a〜4dと、を備えている。
The multilayer
素体2は、図1に示されるように、直方体形状を呈しており、その外表面として、互いに対向する長方形状の第一及び第二主面2a,2bと、互いに対向する第一及び第二側面2c,2dと、互いに対向する第三及び第四側面2e,2fと、を有している。第一及び第二側面2c,2dは、第一及び第二主面2a,2bの間を連結するように第一及び第二主面2a,2bの短辺方向に伸びている。第三及び第四側面2e,2fは、第一及び第二主面2a,2b間を連結するように第一及び第二主面2a,2bの長辺方向に伸びている。
As shown in FIG. 1, the
素体2は、図2にも示されるように、第一及び第二主面2a,2bの対向方向に複数の誘電体層7が積層されて構成されている。素体2では、誘電体層7の積層方向が第一及び第二主面2a,2bの対向方向と一致する。各誘電体層7は、例えば誘電体材料(BaTiO3系、Ba(Ti,Zr)O3系、又は(Ba,Ca)TiO3系などの誘電体セラミック)を含むセラミックグリーンシートの焼結体から構成される。実際の素体2では、各誘電体層7の間の境界が視認できない程度に一体化されている。
As shown in FIG. 2, the
第一〜第四入力端子電極3a〜3dは、素体2の第三側面2eに配置されている。第一〜第四入力端子電極3a〜3dそれぞれは、第三側面2eの一部を第一及び第二主面2a,2bの対向方向に沿って覆うように、第一及び第二主面2a,2bにわたって形成されている。第一〜第四入力端子電極3a〜3dは、素体2の第三側面2eにおいて、第一側面2cから第二側面2dに向かう方向で、第一入力端子電極3a、第二入力端子電極3b、第三入力端子電極3c、第四入力端子電極3dの順で配置されている。
The first to fourth
第一〜第四出力端子電極4a〜4dは、素体2の第四側面2fに配置されている。第一〜第四出力端子電極4a〜4dそれぞれは、第四側面2fの一部を第一及び第二主面2a,2bの対向方向に沿って覆うように、第一及び第二主面2a,2bにわたって形成されている。第一〜第四出力端子電極4a〜4dは、素体2の第四側面2fにおいて、第一側面2cから第二側面2dに向かう方向で、第一出力端子電極4a、第二出力端子電極4b、第三出力端子電極4c、第四出力端子電極4dの順で配置されている。
The first to fourth
第一入力端子電極3aと第一出力端子電極4aとは、素体2を挟んで互いに対向して配置されている。本実施形態では、第一入力端子電極3aと第一出力端子電極4aとは、第三及び第四側面2e,2fの対向方向で互いに対向して配置されている。第二入力端子電極3bと第二出力端子電極4bとは、素体2を挟んで互いに対向して配置されている。本実施形態では、第二入力端子電極3bと第二出力端子電極4bとは、第三及び第四側面2e,2fの対向方向で互いに対向して配置されている。第三及び第四側面2e,2fの対向方向で、第一入力端子電極3aと第二出力端子電極4bとが互いに対向すると共に第二入力端子電極3bと第一出力端子電極4aとが互いに対向していてもよい。
The first
第三入力端子電極3cと第三出力端子電極4cとは、素体2を挟んで互いに対向して配置されている。本実施形態では、第三入力端子電極3cと第三出力端子電極4cとは、第三及び第四側面2e,2fの対向方向で互いに対向して配置されている。第四入力端子電極3dと第四出力端子電極4dとは、素体2を挟んで互いに対向して配置されている。本実施形態では、第四入力端子電極3dと第四出力端子電極4dとは、第三及び第四側面2e,2fの対向方向で互いに対向して配置されている。第三及び第四側面2e,2fの対向方向で、第三入力端子電極3cと第四出力端子電極4dとが互いに対向すると共に第四入力端子電極3dと第三出力端子電極4cとが互いに対向していてもよい。
The third input terminal electrode 3c and the third
本実施形態では、第一入力端子電極3aと第一出力端子電極4aとからなる端子電極対と、第二入力端子電極3bと第二出力端子電極4bとからなる端子電極対と、第三入力端子電極3cと第三出力端子電極4cとからなる端子電極対と、第四入力端子電極3dと第四出力端子電極4dとからなる端子電極対とが、素体2の長手方向に沿って併置されている。
In this embodiment, a terminal electrode pair consisting of the first
第一〜第四入力端子電極3a〜3dと第一〜第四出力端子電極4a〜4dとは、たとえば導電性金属粉末及びガラスフリットを含む導電性ペーストを素体2の外表面に付与し、焼き付けることによって形成される。必要に応じて、焼き付けられた端子電極の上にめっき層が形成されることもある。各入力端子電極3a〜3d及び各出力端子電極4a〜4dは、素体2の外表面上において互いに電気的に絶縁されている。
The first to fourth
積層型電子部品1は、図2及び図3に示されるように、第一内部導体10、第二内部導体20、第三内部導体30、及び第四内部導体40をそれぞれ1つずつ備えている。積層型電子部品1は、図1にも示されるように、第一素子部分1aと第二素子部分1bとを含むアレイ品である。第一素子部分1aは、第一及び第二入力端子電極3a,3b、第一及び第二出力端子電極4a,4b、並びに、第一及び第二内部導体10,20を備えている。第二素子部分1bは、第三及び第四入力端子電極3c,3d、第三及び第四出力端子電極4c,4d、並びに、第三及び第四内部導体30,40を備えている。
As shown in FIGS. 2 and 3, the multilayer
第一〜第四内部導体10,20,30,40は、素体2内に配置されている。第一〜第四内部導体10,20,30,40は、第三側面2eから第四側面2fに向けて素体2内を貫通している。第一〜第四内部導体10,20,30,40は、積層型の電気素子の内部電極として通常用いられる導電性材料からなる。内部電極は、上記導電性材料を含む導電性ペーストの焼結体として構成される。
The first to fourth
第一内部導体10は、図3の(a)に示されるように、第一引出部11、第二引出部12、及び第一接続部13を有している。第一引出部11は、その一端が第三側面2eに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第一引出部11は、第三側面2eに露出している一端で第一入力端子電極3aに接続されている。第二引出部12は、その一端が第四側面2fに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第二引出部12は、第四側面2fに露出している一端で第一出力端子電極4aに接続されている。第一接続部13は、一端が第一引出部11の他端に接続され、他端が第二引出部12の他端に接続されている。すなわち、第一接続部13は、第一引出部11と第二引出部12を接続している。
As shown in FIG. 3A, the first
第一接続部13は、第一部分13aと第二部分13bとをそれぞれ複数含んでいる。本実施形態では、第一接続部13が、3つの第一部分13aと4つの第二部分13bとを含んでいる。第一部分13aは、第三側面2eから第四側面2fに向かう方向に延びている。すなわち、第一部分13aは、第一内部導体10が素体2内を貫通する方向に延びている。第二部分13bは、第一部分13aが延びる方向と交差する方向、すなわち第一内部導体10が素体2内を貫通する方向と交差する方向に延びている。第一引出部11と第二引出部12と第一接続部13(第一部分13a及び第二部分13b)とは、それぞれが一体的に形成されている。本実施形態では、第二部分13bは、第一側面2cから第二側面2dに向かう方向に延びており、第一部分13aと略直交する方向に延びている。本実施形態では、第一内部導体10は、第一部分13aと第二部分13bとが交互に連続することにより、ミアンダ形状を呈している。
The
第一入力端子電極3aは、第一引出部11の第三側面2eに露出した一端を覆うように形成されており、第一引出部11は、第一入力端子電極3aに物理的且つ電気的に接続される。第一出力端子電極4aは、第二引出部12の第四側面2fに露出した一端を覆うように形成されており、第二引出部12は、第一出力端子電極4aに物理的且つ電気的に接続される。これにより、第一内部導体10は、第一入力端子電極3aと第一出力端子電極4aとに接続されることとなる。
The first
第二内部導体20は、図3の(b)に示されるように、第三引出部21、第四引出部22、及び第二接続部23を有している。第三引出部21は、その一端が第三側面2eに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第三引出部21は、第三側面2eに露出している一端で第二入力端子電極3bに接続されている。第四引出部22は、その一端が第四側面2fに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第四引出部22は、第四側面2fに露出している一端で第二出力端子電極4bに接続されている。第二接続部23は、一端が第三引出部21の他端に接続され、他端が第四引出部22の他端に接続されている。すなわち、第二接続部23は、第三引出部21と第四引出部22を接続している。
As shown in FIG. 3B, the second
第二接続部23は、第一部分23aと第二部分23bとをそれぞれ複数含んでいる。本実施形態では、第二接続部23が、3つの第一部分23aと4つの第二部分23bとを含んでいる。第一部分23aは、第三側面2eから第四側面2fに向かう方向に延びている。すなわち、第一部分23aは、第二内部導体20が素体2内を貫通する方向に延びている。第二部分23bは、第一部分23aが延びる方向と交差する方向、すなわち第二内部導体20が素体2内を貫通する方向と交差する方向に延びている。第三引出部21と第四引出部22と第二接続部23(第一部分23a及び第二部分23b)とは、それぞれが一体的に形成されている。本実施形態では、第二部分23bは、第一側面2cから第二側面2dに向かう方向に延びており、第一部分23aと略直交する方向に延びている。第二内部導体20では、第一部分23aと第二部分23bとが交互に連続して配置されている。
The
第二入力端子電極3bは、第三引出部21の第三側面2eに露出した一端を覆うように形成されており、第三引出部21は、第二入力端子電極3bに物理的且つ電気的に接続される。第二出力端子電極4bは、第四引出部22の第四側面2fに露出した一端を覆うように形成されており、第四引出部22は、第二出力端子電極4bに物理的且つ電気的に接続される。これにより、第二内部導体20は、第二入力端子電極3bと第二出力端子電極4bとに接続されることとなる。
The second
第一内部導体10と第二内部導体20とは、第一及び第二主面2a,2bの対向方向において異なる位置(異なる層)に配置されている。すなわち、第一内部導体10と第二内部導体20とは、素体2内において、第一及び第二主面2a,2bの対向方向に間隔を有して配置されている。第一内部導体10と第二内部導体20とは、その一部のみが第一及び第二主面2a,2bの対向方向(誘電体層7の積層方向)で重なっている。本実施形態では、第一接続部13の3つの第一部分13aと第二接続部23の3つの第一部分23aとが誘電体層7の積層方向で重なっていると共に、第一接続部13の2つの第二部分13bと第二接続部23の2つの第二部分23bとが誘電体層7の積層方向で重なっている。第一接続部13の3つの第一部分13aと第二接続部23の3つの第一部分23aとが、少なくとも一層の誘電体層7を挟んで、第一及び第二主面2a,2bの対向方向に対向していると共に、第一接続部13の2つの第二部分13bと第二接続部23の2つの第二部分23bとが、少なくとも一層の誘電体層7を挟んで、第一及び第二主面2a,2bの対向方向に対向している。図3では、説明のため、誘電体層7の積層方向で重なる3つの各第一部分13a,23a及び2つの各第二部分13b,23bにハッチングが付されている。
The first
第一内部導体10と第二内部導体20とは、その一部(3つの各第一部分13a,23a及び2つの各第二部分13b,23b)のみが誘電体層7の積層方向で重なっている。このため、第一内部導体10と第二内部導体20とにおける誘電体層7の積層方向に重なっている一部(3つの各第一部分13a,23a及び2つの各第二部分13b,23b)により、容量成分が構成される。第一内部導体10と第二内部導体20とは、素体2内において磁気的に結合する。
Only a part of each of the first
第一及び第二主面2a,2bの対向方向から見て、第一内部導体10と第二内部導体20とにおける上記対向方向に重なっている一部、すなわち3つの各第一部分13a,23a及び2つの各第二部分13b,23bの合計面積は、第一内部導体10と第二内部導体20とにおける積層方向に重なっていない部分の合計面積以上に設定されている。すなわち、第一内部導体10では、3つの第一部分13aと2つの第二部分13bとの合計面積が、第一引出部11と第二引出部12と2つの第二部分13bとの合計面積以上に設定されている。第二内部導体20では、3つの第一部分23aと2つの第二部分23bとの合計面積が、第三引出部21と第四引出部22と2つの第二部分23bとの合計面積以上に設定されている。
A part of the first
第三内部導体30は、図3の(a)に示されるように、第五引出部31、第六引出部32、及び第三接続部33を有している。第五引出部31は、その一端が第三側面2eに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第五引出部31は、第三側面2eに露出している一端で第三入力端子電極3cに接続されている。第六引出部32は、その一端が第四側面2fに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第六引出部32は、第四側面2fに露出している一端で第三出力端子電極4cに接続されている。第三接続部33は、一端が第五引出部31の他端に接続され、他端が第六引出部32の他端に接続されている。すなわち、第三接続部33は、第五引出部31と第六引出部32を接続している。
As shown in FIG. 3A, the third
第三接続部33は、第三部分33aと第四部分33bとをそれぞれ複数含んでいる。本実施形態では、第三接続部33が、3つの第三部分33aと4つの第四部分33bとを含んでいる。第三部分33aは、第三側面2eから第四側面2fに向かう方向に延びている。すなわち、第三部分33aは、第三内部導体30が素体2内を貫通する方向に延びている。第四部分33bは、第三部分33aが延びる方向と交差する方向、すなわち第三内部導体30が素体2内を貫通する方向と交差する方向に延びている。第五引出部31と第六引出部32と第三接続部33(第三部分33a及び第四部分33b)とは、それぞれが一体的に形成されている。本実施形態では、第四部分33bは、第一側面2cから第二側面2dに向かう方向に延びており、第三部分33aと略直交する方向に延びている。本実施形態では、第三内部導体30は、第三部分33aと第四部分33bとが交互に連続することにより、ミアンダ形状を呈している。
The
第三入力端子電極3cは、第五引出部31の第三側面2eに露出した一端を覆うように形成されており、第五引出部31は、第三入力端子電極3cに物理的且つ電気的に接続される。第三出力端子電極4cは、第六引出部32の第四側面2fに露出した一端を覆うように形成されており、第六引出部32は、第三出力端子電極4cに物理的且つ電気的に接続される。これにより、第三内部導体30は、第三入力端子電極3cと第三出力端子電極4cとに接続されることとなる。
The third input terminal electrode 3c is formed so as to cover one end exposed at the
第四内部導体40は、図3の(b)に示されるように、第七引出部41、第八引出部42、及び第四接続部43を有している。第七引出部41は、その一端が第三側面2eに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第七引出部41は、第三側面2eに露出している一端で第四入力端子電極3dに接続されている。第八引出部42は、その一端が第四側面2fに露出し、当該一端から第三及び第四側面2e,2fの対向方向に延びるように形成されている。第八引出部42は、第四側面2fに露出している一端で第四出力端子電極4dに接続されている。第四接続部43は、一端が第七引出部41の他端に接続され、他端が第八引出部42の他端に接続されている。すなわち、第四接続部43は、第七引出部41と第八引出部42を接続している。
As shown in FIG. 3B, the fourth
第四接続部43は、第三部分43aと第四部分43bとをそれぞれ複数含んでいる。本実施形態では、第四接続部43が、3つの第三部分43aと4つの第四部分43bとを含んでいる。第三部分43aは、第三側面2eから第四側面2fに向かう方向に延びている。すなわち、第三部分43aは、第四内部導体40が素体2内を貫通する方向に延びている。第四部分43bは、第三部分43aが延びる方向と交差する方向、すなわち第四内部導体40が素体2内を貫通する方向と交差する方向に延びている。第七引出部41と第八引出部42と第四接続部43(第三部分43a及び第四部分43b)とは、それぞれが一体的に形成されている。本実施形態では、第四部分43bは、第一側面2cから第二側面2dに向かう方向に延びており、第三部分43aと略直交する方向に延びている。第四内部導体40では、第三部分43aと第四部分43bとが交互に連続して配置されている。
The
第四入力端子電極3dは、第七引出部41の第三側面2eに露出した一端を覆うように形成されており、第七引出部41は、第四入力端子電極3dに物理的且つ電気的に接続される。第四出力端子電極4dは、第八引出部42の第四側面2fに露出した一端を覆うように形成されており、第八引出部42は、第四出力端子電極4dに物理的且つ電気的に接続される。これにより、第四内部導体40は、第四入力端子電極3dと第四出力端子電極4dとに接続されることとなる。
The fourth
第三内部導体30と第四内部導体40とは、第一及び第二主面2a,2bの対向方向において異なる位置(異なる層)に配置されている。すなわち、第三内部導体30と第四内部導体40とは、素体2内において、第一及び第二主面2a,2bの対向方向に間隔を有して配置されている。第三内部導体30と第四内部導体40とは、その一部のみが第一及び第二主面2a,2bの対向方向(誘電体層7の積層方向)で重なっている。本実施形態では、第三接続部33の3つの第三部分33aと第四接続部43の3つの第三部分43aとが誘電体層7の積層方向で重なっていると共に、第三接続部33の2つの第四部分33bと第四接続部43の2つの第四部分43bとが誘電体層7の積層方向で重なっている。第三接続部33の3つの第三部分33aと第四接続部43の3つの第三部分43aとが、少なくとも一層の誘電体層7を挟んで、第一及び第二主面2a,2bの対向方向に対向していると共に、第三接続部33の2つの第四部分33bと第四接続部43の2つの第四部分43bとが、少なくとも一層の誘電体層7を挟んで、第一及び第二主面2a,2bの対向方向に対向している。図3では、説明のため、誘電体層7の積層方向で重なる3つの各第三部分33a,43a及び2つの各第四部分33b,43bにハッチングが付されている。
The third
第三内部導体30と第四内部導体40とは、その一部(3つの各第三部分33a,43a及び2つの各第四部分33b,43b)のみが誘電体層7の積層方向で重なっている。このため、第三内部導体30と第四内部導体40とにおける誘電体層7の積層方向に重なっている一部(3つの各第三部分33a,43a及び2つの各第四部分33b,43b)により、容量成分が構成される。第三内部導体30と第四内部導体40とは、素体2内において磁気的に結合する。
Only a part of each of the third
第一及び第二主面2a,2bの対向方向から見て、第三内部導体30と第四内部導体40とにおける上記対向方向に重なっている一部、すなわち3つの各第三部分33a,43a及び2つの各第四部分33b,43bの合計面積は、第三内部導体30と第四内部導体40とにおける積層方向に重なっていない部分の合計面積以上に設定されている。すなわち、第三内部導体30では、3つの第三部分33aと2つの第四部分33bとの合計面積が、第五引出部31と第六引出部32と2つの第四部分33bとの合計面積以上に設定されている。第四内部導体40では、3つの第三部分43aと2つの第四部分43bとの合計面積が、第七引出部41と第八引出部42と2つの第四部分43bとの合計面積以上に設定されている。
A part of the third
本実施形態では、第一内部導体10と第三内部導体30とは、第一及び第二主面2a,2bの対向方向において同じ位置(同じ層)に配置されている。第二内部導体20と第四内部導体40とは、第一及び第二主面2a,2bの対向方向において同じ位置(同じ層)に配置されている。第一〜第四内部導体10,20,30,40は、第一及び第二主面2a,2bの対向方向において異なる位置に配置されていてもよい。第一内部導体10と第四内部導体40とが、第一及び第二主面2a,2bの対向方向において同じ位置に配置されていると共に、第二内部導体20と第三内部導体30とが、第一及び第二主面2a,2bの対向方向において同じ位置に配置されていてもよい。
In this embodiment, the 1st
以上のように、本実施形態では、素体2が複数の誘電体層7からなる。素体2が、高価な磁性材料ではなく、磁性材料よりも安価な誘電体材料からなるため、積層型電子部品1の低コスト化を図ることができる。
As described above, in the present embodiment, the
ところで、素体2が誘電体材料からなる積層型電子部品1は、素体2が磁性材料からなる積層型電子部品に比して、磁気的な特性に劣り、コモンモードノイズに対するインピーダンスが小さくなる。これに対して、積層型電子部品1では、以下の事由により、コモンモードノイズに対するインピーダンスが小さくなるのが抑制される。
By the way, the multilayer
積層型電子部品1の第一素子部分1aでは、第一接続部13と第二接続部23とが、第一部分13a,23aと第二部分13b,23bとをそれぞれ複数含んでいる。このため、第一及び第二内部導体10,20の各インダクタンスが比較的大きい。また、積層型電子部品1の第一素子部分1aでは、第一内部導体10と第二内部導体20とは、3つの各第一部分13a,23a及び2つの各第二部分13b,23bのみが誘電体層7の積層方向で重なっていると共に、3つの各第一部分13a,23aと2つの各第二部分13b,23bとの合計面積が、第一及び第二内部導体10,20における3つの各第一部分13a,23a及び2つの各第二部分13b,23b以外の部分の合計面積以上に設定されているため、3つの各第一部分13a,23a及び2つの各第二部分13b,23bにより形成される容量成分の静電容量は比較的小さい。したがって、第一及び第二内部導体10,20の比較的大きいインダクタンスと、第一及び第二内部導体10,20の3つの各第一部分13a,23a及び2つの各第二部分13b,23bにより形成される比較的小さい容量成分と、により、コモンモードノイズに対するインピーダンスが小さくなるのが抑制される。
In the
第二素子部分1bでも、第三接続部33と第四接続部43とが、第三部分33a,43aと第四部分33b,43bとをそれぞれ複数含んでいるため、第一及び第二内部導体10,20と同様に、第三及び第四内部導体30,40の各インダクタンスが比較的大きい。また、第二素子部分1bでも、第三内部導体30と第四内部導体40とは、3つの各第三部分33a,43a及び2つの各第四部分33b,43bのみが誘電体層7の積層方向で重なっていると共に、3つの各第三部分33a,43aと2つの各第四部分33b,43bとの合計面積が、第三及び第四内部導体30,40における3つの各第三部分33a,43a及び2つの各第四部分33b,43b以外の部分の合計面積以上に設定されているため、3つの各第三部分33a,43a及び2つの各第四部分33b,43bにより形成される容量成分の静電容量は比較的小さい。したがって、第三及び第四内部導体30,40の比較的大きいインダクタンスと、第三及び第四内部導体30,40の3つの各第三部分33a,43a及び2つの各第四部分33b,43bにより形成される比較的小さい容量成分と、により、コモンモードノイズに対するインピーダンスが小さくなるのが抑制される。
Even in the
これらの結果、積層型電子部品1では、各素子部分1a,1bにおいて、コモンモードノイズの抑制効果を確保できる。3つの各第一部分13a,23a及び2つの各第二部分13b,23bにより形成される容量成分の静電容量及び3つの各第三部分33a,43a及び2つの各第四部分33b,43bにより形成される容量成分の静電容量は、上述したように比較的小さいため、積層型電子部品1を通る信号の劣化は生じ難い。
As a result, in the multilayer
第一内部導体10と第二内部導体20とは、それぞれ一つずつである。これにより、第一素子部分1aでは、第一及び第二内部導体10,20の3つの各第一部分13a,23a及び2つの各第二部分13b,23bにより形成される容量成分の比較的小さい静電容量が確実に確保される。第三内部導体30と第四内部導体40とも、それぞれ一つずつである。これにより、第二素子部分1bでも、第三及び第四内部導体30,40の3つの各第三部分33a,43a及び2つの各第四部分33b,43bにより形成される容量成分の比較的小さい静電容量が確実に確保される。これらの結果、各素子部分1a,1bにおいて、コモンモードノイズの抑制効果を確実に確保できる。
There is one each of the first
続いて、図4を参照して、第一〜第四内部導体10,20,30,40の変形例について説明する。図4においても、説明のため、各内部導体10,20,30,40において誘電体層7の積層方向で重なっている部分にハッチングが付されている。
Subsequently, with reference to FIG. 4, modified examples of the first to fourth
図4に示された変形例では、各内部導体10,20の接続部13,23が、3つの第一部分13a,23aと4つの第二部分13b,23bとを含んでいる。第一内部導体10と第二内部導体20とは、4つの各第二部分13b,23bのみが誘電体層7の積層方向で重なっている。各内部導体30,40の接続部33,43が、3つの第三部分33a,43aと4つの第四部分33b,43bとを含んでいる。第三内部導体30と第四内部導体40とは、4つの各第四部分33b,43bのみが誘電体層7の積層方向で重なっている。
In the modification shown in FIG. 4, the connecting
第一素子部分1aでは、誘電体層7の積層方向から見て、4つの各第二部分13b,23bの合計面積が、第一及び第二内部導体10,20における4つの各第二部分13b,23b以外の部分の合計面積以上に設定されている。第二素子部分1bでも、誘電体層7の積層方向から見て、4つの各第四部分33b,43bの合計面積が、第三及び第四内部導体30,40における4つの各第四部分33b,43b以外の部分の合計面積以上に設定されている。
In the
ここで、本実施形態によって、コモンモードノイズの抑制効果が確保されることを、実施例1と比較例1とによって、具体的に示す。実施例1と比較例1とでは、積層型電子部品のコモンモードノイズに対する減衰特性を測定した。実施例1では、上述した本実施形態に係る積層型電子部品1を用いた。比較例1では、図5に示された、素体2及び第一〜第四内部導体110,120,130,140を備えた積層型電子部品を用いた。図5においても、説明のため、各内部導体110,120,130,140において誘電体層7の積層方向で重なっている部分にハッチングが付されている。
Here, it is specifically shown by Example 1 and Comparative Example 1 that the effect of suppressing the common mode noise is ensured by the present embodiment. In Example 1 and Comparative Example 1, attenuation characteristics with respect to common mode noise of the multilayer electronic component were measured. In Example 1, the multilayer
図5に示された比較例1では、各内部導体110,120,130,140は、一対の引出部111,112,121,122,131,132,141,142と、接続部113,123,133,143と、を有している。各接続部113,123,133,143は、1つの第一部分113a,123a,133a,143aと2つの第二部分113b,123b,133b,143bと、を含んでいる。第一部分113a,123a,133a,143aは、内部導体110,120,130,140が素体内を貫通する方向に延びている。各第二部分113b,123b,133b,143bは、内部導体110,120,130,140が素体内を貫通する方向と交差する方向に延びている。第一内部導体110の接続部113の第一部分113aと第二内部導体120の接続部123の第一部分123aとが、誘電体層7の積層方向で重なっている。第三内部導体130の接続部133の第一部分133aと第四内部導体140の接続部143の第一部分143aとが、上記積層方向で重なっている。
In Comparative Example 1 shown in FIG. 5, each of the
比較例1では、各内部導体110,120,130,140の長さが、実施例1における各内部導体10,20,30,40の長さよりも短く設定されている。各内部導体110,120,130,140と各内部導体10,20,30,40との幅は、同等に設定されている。比較例1では、第一内部導体110と第二内部導体120とにおける上記積層方向に重なっている部分の面積は、実施例1における第一内部導体10と第二内部導体20とにおける上記積層方向に重なっている部分の面積よりも小さく設定されている。比較列1における第三内部導体130と第四内部導体140とにおける上記積層方向に重なっている部分の面積は、実施例1における第三内部導体30と第四内部導体40とにおける上記積層方向に重なっている部分の面積よりも小さく設定されている。
In Comparative Example 1, the lengths of the
実施例1における各内部導体10,20,30,40のインダクタンスは、比較例1における各内部導体110,120,130,140のインダクタンスよりも大きい。実施例1における第一内部導体10と第二内部導体20とにおける上記積層方向に重なっている部分により形成される容量成分の静電容量は、比較例1における第一内部導体110と第二内部導体120とにおける上記積層方向に重なっている部分により形成される容量成分の静電容量よりも大きい。実施例1における第三内部導体30と第四内部導体40とにおける上記積層方向に重なっている部分により形成される容量成分の静電容量は、比較例1における第三内部導体130と第四内部導体140とにおける上記積層方向に重なっている部分により形成される容量成分の静電容量よりも大きい。
The inductance of each
測定結果を図6に示す。図6は、実施例1と比較例1とにおけるコモンモードノイズに対する減衰特性を示す線図である。図6中、横軸は周波数(MHz)を対数で表示し、縦軸は減衰量(dB)を線形表示している。実線は実施例1の特性を表し、破線は比較例1の特性を表している。 The measurement results are shown in FIG. FIG. 6 is a diagram showing attenuation characteristics with respect to common mode noise in Example 1 and Comparative Example 1. In FIG. 6, the horizontal axis represents frequency (MHz) in logarithm, and the vertical axis represents attenuation (dB) linearly. A solid line represents the characteristic of Example 1, and a broken line represents the characteristic of Comparative Example 1.
図6に示されるように、実施例1は、比較例1に比して、コモンモードノイズに対する減衰特性が向上している。以上のことから、本実施形態の有効性が確認された。 As shown in FIG. 6, the first embodiment has improved attenuation characteristics with respect to common mode noise as compared with the first comparative example. From the above, the effectiveness of the present embodiment was confirmed.
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not necessarily limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.
本実施形態では、積層型電子部品1は、第一素子部分1aと第二素子部分1bとを含むアレイ品であるが、これに限られることなく、第一素子部分1aと第二素子部分1bとのうちいずれか一方のみを含む積層型電子部品であってもよい。
In the present embodiment, the multilayer
本実施形態では、第一接続部13と第二接続部23との幅が同じに設定されているが、これに限られない。たとえば、第一接続部13の幅が第二接続部23の幅よりも狭くてもよく、また、第二接続部23の幅が第一接続部13の幅よりも狭くてもよい。同様に、第三接続部33と第四接続部43との幅が同じに設定されているが、これに限られない。たとえば、第三接続部33の幅が第四接続部43の幅よりも狭くてもよく、また、第四接続部43の幅が第三接続部33の幅よりも狭くてもよい。いずれの場合でも、形成される容量成分の静電容量を微調整できる。
In this embodiment, although the width | variety of the
1…積層型電子部品、2…素体、3a…第一入力端子電極、3b…第二入力端子電極、3c…第三入力端子電極、3d…第四入力端子電極、4a…第一出力端子電極、4b…第二出力端子電極、4c…第三出力端子電極、4d…第四出力端子電極、7…誘電体層、10…第一内部導体、11…第一引出部、12…第二引出部、13…第一接続部、13a…第一部分、13b…第二部分、20…第二内部導体、21…第三引出部、22…第四引出部、23…第二接続部、23a…第一部分、23b…第二部分、30…第三内部導体、31…第五引出部、32…第六引出部、33…第三接続部、33a…第三部分、33b…第四部分、40…第四内部導体、41…第七引出部、42…第八引出部、43…第四接続部、43a…第三部分、43b…第四部分。
DESCRIPTION OF
Claims (3)
前記素体を挟んで互いに対向するように前記素体の外表面に配置された第一入力端子電極及び第一出力端子電極と、
前記素体を挟んで互いに対向するように前記素体の前記外表面に配置された第二入力端子電極及び第二出力端子電極と、
前記素体を貫通するように前記素体内に配置され、前記第一入力端子電極と前記第一出力端子電極とを接続する第一内部導体と、
前記素体を貫通するように前記素体内に配置され、前記第二入力端子電極と前記第二出力端子電極とを接続する第二内部導体と、を備え、
前記第一内部導体は、前記第一入力端子電極に接続される第一引出部と、前記第一出力端子電極に接続される第二引出部と、前記第一引出部と前記第二引出部とを接続する第一接続部と、を有し、
前記第二内部導体は、前記第二入力端子電極に接続される第三引出部と、前記第二出力端子電極に接続される第四引出部と、前記第三引出部と前記第四引出部とを接続する第二接続部と、を有し、
前記第一接続部と前記第二接続部とは、前記第一及び第二内部導体が貫通する方向に延びる第一部分と、前記第一及び第二内部導体が貫通する前記方向と交差する方向に延びる第二部分と、をそれぞれ複数含み、
前記第一内部導体と前記第二内部導体とは、その一部が前記誘電体層の積層方向で重なっており、前記第一内部導体と前記第二内部導体とにおける前記積層方向に重なっている前記一部の面積が、前記第一内部導体と前記第二内部導体とにおける前記積層方向に重なっていない部分の面積以上であることを特徴とする積層型電子部品。 An element body formed by laminating a plurality of dielectric layers;
A first input terminal electrode and a first output terminal electrode disposed on the outer surface of the element body so as to face each other with the element body interposed therebetween;
A second input terminal electrode and a second output terminal electrode disposed on the outer surface of the element body so as to face each other with the element body interposed therebetween;
A first internal conductor disposed in the element body so as to penetrate the element body and connecting the first input terminal electrode and the first output terminal electrode;
A second internal conductor disposed in the element body so as to penetrate the element body and connecting the second input terminal electrode and the second output terminal electrode; and
The first inner conductor includes a first lead portion connected to the first input terminal electrode, a second lead portion connected to the first output terminal electrode, the first lead portion, and the second lead portion. And a first connection part for connecting
The second inner conductor includes a third lead portion connected to the second input terminal electrode, a fourth lead portion connected to the second output terminal electrode, the third lead portion, and the fourth lead portion. And a second connection part for connecting
The first connection portion and the second connection portion are a first portion extending in a direction through which the first and second inner conductors penetrate, and a direction intersecting with the direction through which the first and second inner conductors penetrate. A plurality of second portions extending,
The first inner conductor and the second inner conductor partially overlap in the stacking direction of the dielectric layers, and overlap in the stacking direction of the first inner conductor and the second inner conductor. The multilayer electronic component according to claim 1, wherein the partial area is equal to or greater than an area of a portion of the first internal conductor and the second internal conductor that does not overlap in the stacking direction.
前記素体を挟んで互いに対向するように前記素体の前記外表面に配置された第四入力端子電極及び第四出力端子電極と、
前記素体を貫通するように前記素体内に配置され、前記第三入力端子電極と前記第三出力端子電極とを接続する第三内部導体と、
前記素体を貫通するように前記素体内に配置され、前記第四入力端子電極と前記第四出力端子電極とを接続する第四内部導体と、を更に備え、
前記第三内部導体は、前記第三入力端子電極に接続される第五引出部と、前記第三出力端子電極に接続される第六引出部と、前記第五引出部と前記第六引出部とを接続する第三接続部と、を有し、
前記第四内部導体は、前記第四入力端子電極に接続される第七引出部と、前記第四出力端子電極に接続される第八引出部と、前記第七引出部と前記第八引出部とを接続する第四接続部と、を有し、
前記第三接続部と前記第四接続部とは、前記第三及び第四内部導体が貫通する方向に延びる第三部分と、前記第三及び第四内部導体が貫通する前記方向と交差する方向に延びる第四部分と、をそれぞれ複数含み、
前記第三内部導体と前記第四内部導体とは、その一部が前記誘電体層の積層方向で重なっており、前記第三内部導体と前記第四内部導体とにおける前記積層方向に重なっている前記一部の面積は、前記第三内部導体と前記第四内部導体とにおける前記積層方向に重なっていない部分の面積以上であることを特徴とする請求項1又は2に記載の積層型電子部品。 A third input terminal electrode and a third output terminal electrode disposed on the outer surface of the element body so as to face each other across the element body;
A fourth input terminal electrode and a fourth output terminal electrode disposed on the outer surface of the element body so as to face each other across the element body;
A third inner conductor disposed in the element body so as to penetrate the element body, and connecting the third input terminal electrode and the third output terminal electrode;
A fourth inner conductor disposed in the element body so as to penetrate the element body and connecting the fourth input terminal electrode and the fourth output terminal electrode; and
The third inner conductor includes a fifth lead portion connected to the third input terminal electrode, a sixth lead portion connected to the third output terminal electrode, the fifth lead portion, and the sixth lead portion. And a third connecting portion for connecting
The fourth inner conductor includes a seventh lead portion connected to the fourth input terminal electrode, an eighth lead portion connected to the fourth output terminal electrode, the seventh lead portion, and the eighth lead portion. And a fourth connection part for connecting
The third connection portion and the fourth connection portion are a third portion extending in a direction through which the third and fourth inner conductors pass, and a direction intersecting with the direction through which the third and fourth inner conductors pass. Each including a plurality of fourth portions extending to
A part of the third inner conductor and the fourth inner conductor overlap in the stacking direction of the dielectric layer, and overlap in the stacking direction of the third inner conductor and the fourth inner conductor. 3. The multilayer electronic component according to claim 1, wherein the partial area is equal to or larger than an area of a portion of the third inner conductor and the fourth inner conductor that does not overlap in the stacking direction. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012035413A JP5966423B2 (en) | 2012-02-21 | 2012-02-21 | Multilayer electronic components |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012035413A JP5966423B2 (en) | 2012-02-21 | 2012-02-21 | Multilayer electronic components |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013172025A true JP2013172025A (en) | 2013-09-02 |
JP5966423B2 JP5966423B2 (en) | 2016-08-10 |
Family
ID=49265783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012035413A Active JP5966423B2 (en) | 2012-02-21 | 2012-02-21 | Multilayer electronic components |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5966423B2 (en) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0411709A (en) * | 1990-04-28 | 1992-01-16 | Murata Mfg Co Ltd | Common mode choke coil |
JPH06204780A (en) * | 1992-12-28 | 1994-07-22 | Takeshi Ikeda | Noise filter |
JPH1041136A (en) * | 1996-07-18 | 1998-02-13 | Tokin Corp | Multilayer common choke coil device |
JPH11251142A (en) * | 1998-03-02 | 1999-09-17 | Tdk Corp | Chip type impedance element |
JP2000277335A (en) * | 1999-03-23 | 2000-10-06 | Kankyo Denji Gijutsu Kenkyusho:Kk | Common-mode choke coil |
JP2006041017A (en) * | 2004-07-23 | 2006-02-09 | Soshin Electric Co Ltd | Electronic component and manufacturing method thereof |
JP2007103477A (en) * | 2005-09-30 | 2007-04-19 | Tdk Corp | Inductor element |
JP2008300432A (en) * | 2007-05-29 | 2008-12-11 | Hitachi Metals Ltd | Common mode filter |
-
2012
- 2012-02-21 JP JP2012035413A patent/JP5966423B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0411709A (en) * | 1990-04-28 | 1992-01-16 | Murata Mfg Co Ltd | Common mode choke coil |
JPH06204780A (en) * | 1992-12-28 | 1994-07-22 | Takeshi Ikeda | Noise filter |
JPH1041136A (en) * | 1996-07-18 | 1998-02-13 | Tokin Corp | Multilayer common choke coil device |
JPH11251142A (en) * | 1998-03-02 | 1999-09-17 | Tdk Corp | Chip type impedance element |
JP2000277335A (en) * | 1999-03-23 | 2000-10-06 | Kankyo Denji Gijutsu Kenkyusho:Kk | Common-mode choke coil |
JP2006041017A (en) * | 2004-07-23 | 2006-02-09 | Soshin Electric Co Ltd | Electronic component and manufacturing method thereof |
JP2007103477A (en) * | 2005-09-30 | 2007-04-19 | Tdk Corp | Inductor element |
JP2008300432A (en) * | 2007-05-29 | 2008-12-11 | Hitachi Metals Ltd | Common mode filter |
Also Published As
Publication number | Publication date |
---|---|
JP5966423B2 (en) | 2016-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4374041B2 (en) | Multilayer capacitor | |
JP6565555B2 (en) | Multilayer common mode filter | |
JP2013038332A (en) | Laminated capacitor | |
JP4513855B2 (en) | Multilayer capacitor | |
JP4462194B2 (en) | Multilayer feedthrough capacitor array | |
JP2014036214A (en) | Multilayer capacitor | |
JP5870674B2 (en) | Multilayer capacitor array | |
JP4475338B2 (en) | Multilayer capacitor | |
JP4618348B2 (en) | Multilayer capacitor | |
KR102662852B1 (en) | Multilayered capacitor and board having the same mounted thereon | |
JP5120426B2 (en) | Multilayer feedthrough capacitor and multilayer feedthrough capacitor mounting structure | |
JP6273672B2 (en) | Multilayer feedthrough capacitor | |
JP6201477B2 (en) | Multilayer capacitor | |
JP2014183241A (en) | Penetration type capacitor | |
JP2009033044A (en) | Through-type layered capacitor | |
JP5042892B2 (en) | Feedthrough capacitor | |
JP5093044B2 (en) | Multilayer capacitor | |
JP2008078226A (en) | Laminated type inductor | |
JP6007399B2 (en) | Common mode noise filter | |
JP5966423B2 (en) | Multilayer electronic components | |
JP5966424B2 (en) | Multilayer electronic components | |
JP4412386B2 (en) | Feed-through multilayer capacitor | |
JP6801355B2 (en) | Laminated LC filter array | |
JP2013041886A (en) | Laminated feedthrough capacitor | |
JP2018098701A (en) | Balance-unbalance converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141007 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150911 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151006 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160607 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160620 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5966423 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |