JP2013168581A - Light-emitting thyristor, light source head, and image forming apparatus - Google Patents

Light-emitting thyristor, light source head, and image forming apparatus Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a light-emitting thyristor that further suppresses drive voltage compared to the case not having a configuration of the present invention, a light source head, and an image forming apparatus.SOLUTION: In a light-emitting thyristor 100, an intermediate layer 112 having an Al composition x4 smaller than an Al composition x2 of a gate layer 110 is provided on the gate layer 110, and thereby a band gap of the intermediate layer 112 can be equal to or more than a band gap of a light-emitting layer 108, and less than a band gap of a second gate layer. Accordingly, a band gap of a diode junction area formed by the gate layer 110 and a cathode layer 114 is made smaller, and drive voltage can be suppressed.

Description

本発明は、発光サイリスタ、光源ヘッド、及び画像形成装置に関する。   The present invention relates to a light emitting thyristor, a light source head, and an image forming apparatus.

特許文献1には、第1導電形半導体基板上に、第1導電形半導体層を介して/介さずに、第2導電形半導体層,第1導電形半導体層,第2導電形半導体層がこの順に積層され、かつ前記積層された半導体層内部で生ずる光が外部に取り出されるように構成されている発光サイリスタにおいて、前記第1導電形半導体層のうち、前記2つの第2導電形半導体層に挟まれた第1導電形半導体層の不純物濃度は、前記半導体基板とは反対側が高濃度でかつ前記半導体基板側が低濃度であり、および/または、前記第2導電形半導体層のうち、前記2つの第1導電形半導体層に挟まれたあるいは前記第1導電形半導体層と前記第1導電形半導体基板とに挟まれた第2導電形半導体層の不純物濃度は、前記半導体基板とは反対側が低濃度でかつ前記半導体基板側が高濃度であることを特徴とする発光サイリスタが記載されている。   In Patent Document 1, a second conductivity type semiconductor layer, a first conductivity type semiconductor layer, and a second conductivity type semiconductor layer are provided on a first conductivity type semiconductor substrate with or without a first conductivity type semiconductor layer interposed therebetween. In the light-emitting thyristor that is stacked in this order and configured to extract light generated inside the stacked semiconductor layers to the outside, the two second-conductivity-type semiconductor layers of the first-conductivity-type semiconductor layers. The impurity concentration of the first conductivity type semiconductor layer sandwiched between the semiconductor substrate is a high concentration on the opposite side of the semiconductor substrate and a low concentration on the semiconductor substrate side, and / or, among the second conductivity type semiconductor layers, The impurity concentration of the second conductivity type semiconductor layer sandwiched between two first conductivity type semiconductor layers or between the first conductivity type semiconductor layer and the first conductivity type semiconductor substrate is opposite to that of the semiconductor substrate. The side has a low concentration and the semiconductor It describes a light-emitting thyristor, wherein the substrate is a high concentration.

特許文献2には、基板上に、N型またはP型のいずれか一方の導電型の第1半導体層、第1半導体層と反対導電型の第2半導体層、第1半導体層と同じ導電型の第3半導体層、および第1半導体層と反対導電型の第4半導体層がこの順に積層されている発光サイリスタにおいて、前記第3半導体層のバンドギャップは、前記第2半導体層のバンドギャップと略同一であり、かつ、前記第1 および前記第4半導体層のバンドギャップより狭幅であり、前記第3半導体層は、前記基板側の第1領域と前記基板と反対側の第2領域とからなり、かつ、前記第1領域の不純物濃度は前記第2領域の不純物濃度よりも低濃度であり、前記第2半導体層の不純物濃度は、前記第3半導体層の第1領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第1半導体の不純物濃度より低濃度であり、前記第4半導体層の不純物濃度は、前記第3半導体層の第2領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする発光サイリスタが記載されている。   In Patent Document 2, a first semiconductor layer of either N-type or P-type conductivity, a second semiconductor layer having a conductivity type opposite to the first semiconductor layer, and the same conductivity type as the first semiconductor layer are formed on a substrate. In the light emitting thyristor in which the third semiconductor layer and the fourth semiconductor layer having the opposite conductivity type to the first semiconductor layer are stacked in this order, the band gap of the third semiconductor layer is equal to the band gap of the second semiconductor layer. The third semiconductor layer is substantially the same and narrower than the band gap of the first and fourth semiconductor layers, and the third semiconductor layer includes a first region on the substrate side and a second region on the opposite side of the substrate. And the impurity concentration of the first region is lower than the impurity concentration of the second region, and the impurity concentration of the second semiconductor layer is equal to the impurity concentration of the first region of the third semiconductor layer. Approximately the same or higher concentration And the impurity concentration of the fourth semiconductor layer is substantially the same as or higher than the impurity concentration of the second region of the third semiconductor layer. A light-emitting thyristor is described.

特開平08−153890号公報JP 08-153890 A 特開2007−180460号公報JP 2007-180460 A

本発明は、本構成を有しない場合と比較して、駆動電圧が抑えられた発光サイリスタ、光源ヘッド、及び画像形成装置を提供することを目的とする。   An object of the present invention is to provide a light-emitting thyristor, a light source head, and an image forming apparatus in which a drive voltage is suppressed as compared with a case where the present configuration is not provided.

上記目的を達成するために、本発明の発光サイリスタは、第1導電型のアノード層上に形成された第2導電型の第1ゲート層と、前記第1ゲート層上に形成された発光層と、前記発光層上に形成された第1導電型の第2ゲート層と、前記第2ゲート層上に形成され、バンドギャップが、前記発光層のバンドギャップ以上かつ前記第2ゲート層のバンドギャップ未満である中間層と、前記中間層上に形成された前記第2導電型のカソード層と、を備える。   In order to achieve the above object, a light emitting thyristor according to the present invention includes a second conductive type first gate layer formed on a first conductive type anode layer, and a light emitting layer formed on the first gate layer. A second gate layer of the first conductivity type formed on the light emitting layer, and a band gap of the second gate layer formed on the second gate layer and having a band gap greater than or equal to the band gap of the light emitting layer. An intermediate layer that is less than the gap; and a cathode layer of the second conductivity type formed on the intermediate layer.

本発明の発光サイリスタは、前記中間層が、前記第1導電型である。   In the light emitting thyristor of the present invention, the intermediate layer is of the first conductivity type.

本発明の発光サイリスタは、前記中間層が、前記第2導電型である。   In the light-emitting thyristor of the present invention, the intermediate layer is the second conductivity type.

本発明の発光サイリスタは、前記カソード層が、前記中間層上の一部の領域に設けられており、前記中間層上の前記カソード層が設けられていない領域に設けられたゲート電極を備える。   In the light-emitting thyristor of the present invention, the cathode layer is provided in a partial region on the intermediate layer, and includes a gate electrode provided in a region on the intermediate layer where the cathode layer is not provided.

本発明の発光サイリスタは、前記中間層が、前記第2ゲート層上の一部の領域に設けられており、前記第2ゲート層上の前記中間層が設けられていない領域に設けられたゲート電極を備える。   In the light emitting thyristor according to the present invention, the intermediate layer is provided in a part of the region on the second gate layer, and the gate is provided in a region on the second gate layer where the intermediate layer is not provided. With electrodes.

本発明の発光サイリスタは、前記カソード層が、前記中間層上の一部の領域に設けられており、前記カソード層が設けられていない領域であり、かつ前記カソード層が設けられている領域下の前記中間層よりも膜厚が薄い前記中間層上に設けられたゲート電極を備える。   In the light emitting thyristor of the present invention, the cathode layer is provided in a partial region on the intermediate layer, the region where the cathode layer is not provided, and the region where the cathode layer is provided. A gate electrode provided on the intermediate layer having a thickness smaller than that of the intermediate layer.

本発明の光源ヘッドは、本発明の発光サイリスタを光源として複数個備える。   The light source head of the present invention includes a plurality of light emitting thyristors of the present invention as light sources.

本発明の光源ヘッドは、本発明の複数の発光サイリスタと、前記複数の発光サイリスタ各々に応じて設けられた転送サイリスタと、前記転送サイリスタ同士を電気的に結合させる結合ダイオードと、前記発光サイリスタのゲート電極及び当該発光サイリスタに応じた前記転送サイリスタのゲート電極を基準電位に接続させるゲート抵抗と、を備えたチップを複数備える。   The light source head of the present invention includes a plurality of light emitting thyristors of the present invention, a transfer thyristor provided for each of the plurality of light emitting thyristors, a coupling diode for electrically coupling the transfer thyristors, and the light emitting thyristor. There are provided a plurality of chips each including a gate electrode and a gate resistor for connecting the gate electrode of the transfer thyristor corresponding to the light emitting thyristor to a reference potential.

本発明の画像形成装置は、感光体と、前記感光体表面を帯電する帯電手段と、本発明の光源ヘッドを備え、かつ前記帯電手段により帯電された前記感光体表面に静電潜像を形成するために前記光源ヘッドの出射光により露光する露光手段と、前記露光手段により形成された前記静電潜像を現像する現像手段と、前記現像手段により現像された前記静電潜像を定着する定着手段と、を備える。   The image forming apparatus of the present invention includes a photosensitive member, a charging unit for charging the surface of the photosensitive member, and a light source head of the present invention, and forms an electrostatic latent image on the surface of the photosensitive member charged by the charging unit. In order to accomplish this, an exposure unit that exposes light emitted from the light source head, a developing unit that develops the electrostatic latent image formed by the exposure unit, and the electrostatic latent image developed by the developing unit are fixed. Fixing means.

請求項1、請求項2、請求項7、請求項8、及び請求項9に記載の発明によれば、本構成を有しない場合と比較して、駆動電圧が抑えられる。   According to the first, second, seventh, eighth, and ninth aspects of the invention, the drive voltage can be suppressed as compared with the case where the present configuration is not provided.

請求項3に記載の発明によれば、中間層とカソード層との導電型が異なる場合に比べて、中間層内での発光再結合の確率が低くなる。   According to the third aspect of the present invention, the probability of light emission recombination in the intermediate layer is lower than when the intermediate layer and the cathode layer have different conductivity types.

請求項4に記載の発明によれば、本構成を有しない場合と比較して、より駆動電圧が抑えられる。   According to the fourth aspect of the present invention, the drive voltage can be further suppressed as compared with the case where this configuration is not provided.

請求項5に記載の発明によれば、本構成を有しない場合と比較して、中間層をエッチングする際の制御が容易になる。   According to the fifth aspect of the present invention, control when etching the intermediate layer is facilitated as compared with the case where the present configuration is not provided.

請求項6に記載の発明によれば、中間層上にゲート電極が設けられていない場合と比較して、良好なオーミックコンタクトが形成される。   According to the sixth aspect of the present invention, an excellent ohmic contact is formed as compared with the case where no gate electrode is provided on the intermediate layer.

本実施の形態に係る画像形成装置の一例の概略を示す概略構成図である。1 is a schematic configuration diagram showing an outline of an example of an image forming apparatus according to the present embodiment. 本実施の形態に係る光源ヘッドの一例の内部構成を示す概略断面図である。It is a schematic sectional drawing which shows the internal structure of an example of the light source head which concerns on this Embodiment. 本実施の形態に係る半導体発光素子アレイの一例の外観を示す斜視図である。It is a perspective view which shows the external appearance of an example of the semiconductor light-emitting element array which concerns on this Embodiment. 本実施の形態のチップの一例を示す模式図である。It is a schematic diagram which shows an example of the chip | tip of this Embodiment. 本実施の形態のチップの一例を示す等価回路図である。It is an equivalent circuit diagram which shows an example of the chip | tip of this Embodiment. 本実施の形態の基本的な発光サイリスタの一例の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of an example of the basic light emitting thyristor of this Embodiment. 実施例1の発光サイリスタの一例の概略構成を示す断面図である。3 is a cross-sectional view illustrating a schematic configuration of an example of a light-emitting thyristor according to Example 1. FIG. 実施例1の発光サイリスタの各層のAl組成及び膜厚の具体的一例を示す説明図である。4 is an explanatory diagram showing a specific example of the Al composition and film thickness of each layer of the light-emitting thyristor of Example 1. FIG. 実施例2の発光サイリスタの一例の概略構成を示す断面図である。6 is a cross-sectional view illustrating a schematic configuration of an example of a light-emitting thyristor of Example 2. FIG. 実施例2の発光サイリスタの各層のAl組成及び膜厚の具体的一例を示す説明図である。6 is an explanatory diagram showing a specific example of the Al composition and film thickness of each layer of the light-emitting thyristor of Example 2. FIG. 実施例3の発光サイリスタの一例の概略構成を示す断面図である。6 is a cross-sectional view illustrating a schematic configuration of an example of a light-emitting thyristor of Example 3. FIG. 実施例3の発光サイリスタの各層のAl組成及び膜厚の具体的一例を示す説明図である。6 is an explanatory diagram showing a specific example of the Al composition and film thickness of each layer of the light-emitting thyristor of Example 3. FIG. 従来の発光サイリスタの一例の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of an example of the conventional light emitting thyristor.

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。   Hereinafter, an example of an embodiment of the present invention will be described in detail with reference to the drawings.

図1に、本実施の形態の画像形成装置の一例の概略を示す概略構成図を示す。図2に、本実施の形態の光源ヘッドの一例の内部構成を示す概略断面図を示す。図3に、本実施の形態に係る発光サイリスタアレイの一例の外観を示す斜視図を示す。   FIG. 1 is a schematic configuration diagram showing an outline of an example of an image forming apparatus according to the present embodiment. FIG. 2 is a schematic cross-sectional view showing the internal configuration of an example of the light source head of the present embodiment. FIG. 3 is a perspective view showing the appearance of an example of the light-emitting thyristor array according to the present embodiment.

本実施形態に係る画像形成装置10は、図1に示すように、矢印A方向に定速回転する感光体12を備えている。   As shown in FIG. 1, the image forming apparatus 10 according to the present exemplary embodiment includes a photoconductor 12 that rotates at a constant speed in an arrow A direction.

この感光体12の周囲には、感光体12の回転方向に沿って、感光体12表面を帯電する帯電器14、帯電器14により帯電された感光体12表面に静電潜像を形成するために露光するための光源ヘッド16(露光手段)、トナー像を形成するために静電潜像を現像剤により現像する現像器18(現像手段)、トナー像を用紙28(記録媒体)に転写する転写体20(転写手段)、転写後に感光体12の残存した残トナーを除去するためのクリーナ22、感光体12を除電し電位を均一化するイレーズランプ24が順に配設されている。   In order to form an electrostatic latent image on the surface of the photoconductor 12 around the photoconductor 12 along the rotation direction of the photoconductor 12, the charger 14 that charges the surface of the photoconductor 12 and the surface of the photoconductor 12 charged by the charger 14. A light source head 16 (exposure means) for exposing the toner image, a developing device 18 (developing means) for developing the electrostatic latent image with a developer to form a toner image, and transferring the toner image to a paper 28 (recording medium). A transfer body 20 (transfer means), a cleaner 22 for removing residual toner remaining on the photoconductor 12 after transfer, and an erase lamp 24 for discharging the photoconductor 12 to make the potential uniform are arranged in this order.

すなわち、感光体12は、帯電器14によって表面が帯電された後、光源ヘッド16によって光ビームが照射されて、感光体12上に潜像が形成される。なお、光源ヘッド16は駆動部(不図示)と接続されており、駆動部によって発光サイリスタ100の点灯を制御して、画像データに基づいて光ビームを出射するようになっている。   That is, the surface of the photoconductor 12 is charged by the charger 14, and then a light beam is irradiated by the light source head 16 to form a latent image on the photoconductor 12. The light source head 16 is connected to a driving unit (not shown), and the lighting of the light emitting thyristor 100 is controlled by the driving unit to emit a light beam based on the image data.

形成された潜像には、現像器18によってトナーが供給されて、感光体12上にトナー像が形成される。感光体12上のトナー像は、転写体20によって、搬送されてきた用紙28に転写される。転写後に感光体12に残留しているトナーはクリーナ22によって除去され、イレーズランプ24によって除電された後、再び帯電器14によって帯電されて、同様の処理を繰り返す。   To the formed latent image, toner is supplied by the developing unit 18 to form a toner image on the photoreceptor 12. The toner image on the photoconductor 12 is transferred onto the conveyed paper 28 by the transfer body 20. The toner remaining on the photoconductor 12 after the transfer is removed by the cleaner 22, neutralized by the erase lamp 24, charged by the charger 14 again, and the same processing is repeated.

一方、トナー像が転写された用紙28は、加圧ローラ30Aと加熱ローラ30Bからなる定着器30(定着手段)に搬送されて定着処理が施される。これにより、トナー像が定着されて、用紙28上に所望の画像が形成される。画像が形成された用紙28は装置外へ排出される。   On the other hand, the paper 28 onto which the toner image has been transferred is conveyed to a fixing device 30 (fixing means) composed of a pressure roller 30A and a heating roller 30B and subjected to a fixing process. As a result, the toner image is fixed and a desired image is formed on the paper 28. The paper 28 on which the image is formed is discharged out of the apparatus.

次に、本実施の形態の光源ヘッド16の構成を詳細に説明する。本実施の形態の光源ヘッド16は、SLED(Self−scanning LED:自己走査型LED)を用いている。SLEDは、LEDアレイとその駆動部分を一体化したものであり、複数のサイリスタ構造を有する発光部(発光サイリスタ100、詳細後述)を備えている。図2に示すように、発光サイリスタアレイ50と、発光サイリスタアレイ50を支持するとともに、発光サイリスタアレイ50の駆動を制御する各種信号を供給するための回路(不図示)とが実装された実装基板52と、セルフォックスレンズアレイ等の(セルフォックは、日本板硝子(株)の登録商標)ロッドレンズアレイ54と、を備えている。   Next, the configuration of the light source head 16 of the present embodiment will be described in detail. The light source head 16 of the present embodiment uses an SLED (Self-scanning LED). The SLED is obtained by integrating an LED array and a driving portion thereof, and includes a light emitting unit (light emitting thyristor 100, which will be described later in detail) having a plurality of thyristor structures. As shown in FIG. 2, a mounting board on which a light emitting thyristor array 50 and a circuit (not shown) for supporting the light emitting thyristor array 50 and supplying various signals for controlling the driving of the light emitting thyristor array 50 are mounted. 52 and a rod lens array 54 (Selfoc is a registered trademark of Nippon Sheet Glass Co., Ltd.) such as a Selfox lens array.

実装基板52は、発光サイリスタアレイ50の取り付け面を感光体12に対向させて、ハウジング56内に配設され、板バネ58によって支持されている。   The mounting substrate 52 is disposed in the housing 56 with the mounting surface of the light emitting thyristor array 50 facing the photoconductor 12 and is supported by a plate spring 58.

発光サイリスタアレイ50は、図3に示すように、例えば、感光体12の軸線方向に沿って当該軸線方向の解像度に応じて、複数の発光サイリスタ100が配列されて構成されたチップ62が、さらに複数個直列に配列して構成されており、感光体12の軸線方向に、予め定められた解像度で光ビームを照射するようになっている。   As shown in FIG. 3, the light-emitting thyristor array 50 includes, for example, a chip 62 configured by arranging a plurality of light-emitting thyristors 100 along the axial direction of the photoconductor 12 according to the resolution in the axial direction. A plurality of light beams are arranged in series, and light beams are irradiated in the axial direction of the photosensitive member 12 with a predetermined resolution.

なお、本実施の形態では、チップ62が複数個直列に1次元状に配列された例を示したが、これに限らず、複数列に分けて2次元状に配置してもよい。例えば千鳥状に配置する場合には、複数のチップ62は、感光体12の軸線方向に沿って並ぶように一列に配置されると共に、当該軸線方向と交わる方向に一定間隔ずらして二列に配置される。複数のチップ62単位に分けられていても、複数の発光サイリスタ100の各々は、互いに隣接する2つの発光サイリスタ100の感光体12の軸線方向の間隔が、ほぼ一定の間隔となるように配列されている。   In the present embodiment, an example in which a plurality of chips 62 are arranged in a one-dimensional manner in series is shown. However, the present invention is not limited to this, and the chips 62 may be arranged in a plurality of rows and arranged in a two-dimensional manner. For example, when arranged in a zigzag pattern, the plurality of chips 62 are arranged in a row so as to be aligned along the axial direction of the photoconductor 12 and are arranged in two rows with a certain interval in the direction intersecting the axial direction. Is done. Even if the light emitting thyristors 100 are divided into a plurality of chips 62, each of the light emitting thyristors 100 is arranged so that the distance between the two light emitting thyristors 100 adjacent to each other in the axial direction of the photoconductor 12 is substantially constant. ing.

ロッドレンズアレイ54は、図2に示すように、ホルダー64によって支持されており、各発光サイリスタ100から出射された光ビームを感光体12上に結像させる。   As shown in FIG. 2, the rod lens array 54 is supported by a holder 64 and forms an image of the light beam emitted from each light emitting thyristor 100 on the photoconductor 12.

チップ62の一例の模式図を図4に示す。また、チップ62の一例の等価回路図を図5に示す。チップ62上には、発光サイリスタ100と、転送サイリスタ70と、隣接するビットの転送サイリスタ70同士を電気的に結合させる結合ダイオード72と、発光サイリスタ100のゲート電極及び転送サイリスタ70のゲート電極を基準電位線Vgに接続させるゲート抵抗74と、が各ビット毎に備えられている。   A schematic diagram of an example of the chip 62 is shown in FIG. Further, an equivalent circuit diagram of an example of the chip 62 is shown in FIG. On the chip 62, the light emitting thyristor 100, the transfer thyristor 70, the coupling diode 72 that electrically couples the transfer thyristors 70 of adjacent bits, the gate electrode of the light emitting thyristor 100, and the gate electrode of the transfer thyristor 70 are used as a reference. A gate resistor 74 connected to the potential line Vg is provided for each bit.

発光サイリスタ100及び転送サイリスタ70のアノード電極は、チップ62上の基板に接続されている。また、ゲート電極はゲート抵抗74を介して基準電位線Vgに接続されている。発光サイリスタ100のカソード電極は、転送信号線φIに接続されている。一方、転送サイリスタ70は、転送信号線φ1にカソード電極が接続された転送サイリスタ70と、転送信号線φ2にカソード電極が接続された転送サイリスタ70とが、交互に配置されている。   The anode electrodes of the light emitting thyristor 100 and the transfer thyristor 70 are connected to the substrate on the chip 62. The gate electrode is connected to the reference potential line Vg through the gate resistor 74. The cathode electrode of the light emitting thyristor 100 is connected to the transfer signal line φI. On the other hand, in transfer thyristor 70, transfer thyristor 70 having a cathode electrode connected to transfer signal line φ1 and transfer thyristor 70 having a cathode electrode connected to transfer signal line φ2 are alternately arranged.

ここで、本実施の形態の発光サイリスタ100について詳細に説明する前に、まず、比較のために、従来の発光サイリスタについて説明する。   Here, before describing the light-emitting thyristor 100 of this embodiment in detail, first, a conventional light-emitting thyristor will be described for comparison.

AlGa1−xAs系半導体層を用いたダブルへテロ構造の発光サイリスタでは、一般的に、バリヤ層として機能するゲート層のAl組成を発光層より高くしてバンドギャップを発光層よりも広げる必要がある。このようなダブルへテロ構造の従来の発光サイリスタの一例の概略構成の断面図を図13に示す。なお、ここでは一例として、基板側からPNPN型の発光サイリスタを示している。 In a light emitting thyristor having a double hetero structure using an Al x Ga 1-x As-based semiconductor layer, generally, the Al composition of a gate layer functioning as a barrier layer is made higher than that of the light emitting layer so that the band gap is larger than that of the light emitting layer. It is necessary to spread. FIG. 13 shows a schematic cross-sectional view of an example of a conventional light-emitting thyristor having such a double hetero structure. Here, as an example, a PNPN light-emitting thyristor is shown from the substrate side.

図13に示した従来の発光サイリスタ1000は、p型GaAs系の基板1002上に、p型AlGaAs系のアノード層1004、n型AlGaAs系のゲート層1006、発光層1008、p型AlGaAs系のゲート層1010、n型AlGaAs系のカソード層1014、及びn型GaAs系のコンタクト層1016が順次積層されている。   A conventional light-emitting thyristor 1000 shown in FIG. 13 includes a p-type AlGaAs anode layer 1004, an n-type AlGaAs gate layer 1006, a light-emitting layer 1008, and a p-type AlGaAs gate on a p-type GaAs substrate 1002. A layer 1010, an n-type AlGaAs-based cathode layer 1014, and an n-type GaAs-based contact layer 1016 are sequentially stacked.

コンタクト層1016上には、カソード電極1022が形成されている。また、カソード層1014の一部を除去して一部の表面を露出させたp型のゲート層1010上にゲート電極1020が形成されている。また、基板1002の裏面(アノード層1004が設けられていない面)にアノード電極1018が形成されている。さらに、カソード電極1022及びゲート電極1020が設けられた発光面の出射領域に設けられた保護層1024が形成されている。   A cathode electrode 1022 is formed on the contact layer 1016. A gate electrode 1020 is formed on the p-type gate layer 1010 from which a part of the cathode layer 1014 is removed and a part of the surface is exposed. An anode electrode 1018 is formed on the back surface of the substrate 1002 (the surface where the anode layer 1004 is not provided). Further, a protective layer 1024 provided in the emission region of the light emitting surface provided with the cathode electrode 1022 and the gate electrode 1020 is formed.

発光層1008のAl組成xとしては、0<x<0.2、ゲート層1010及びゲート層1006のAl組成xとしては、0.2<x<0.35が代表的な値として用いられる。発光層1008のAl組成とゲート層1010及びゲート層1006のAl組成の差が大きいほど、発光層1008へのキャリアの閉じこめが強まり、光出力が高くなる。   As the Al composition x of the light emitting layer 1008, 0 <x <0.2, and as the Al composition x of the gate layer 1010 and the gate layer 1006, 0.2 <x <0.35 is used as a representative value. The greater the difference between the Al composition of the light emitting layer 1008 and the Al composition of the gate layer 1010 and the gate layer 1006, the greater the confinement of carriers in the light emitting layer 1008, and the higher the light output.

このような発光層1008にダブルへテロ構造を用いた発光サイリスタ1000を備えたチップ(図4、5、チップ62参照)では、このようにp型AlGaAs系のゲート層1010のAl組成を高くすると、p−ゲート抵抗が高くなることに加え、結合ダイオード70の動作電圧が高くなる。ゲート抵抗74の高抵抗化や結合ダイオード70の動作電圧の上昇により、当該チップを供えた発光サイリスタアレイ50を動作させるための駆動電圧が高くなる。   In such a chip (see FIGS. 4 and 5 and chip 62) having the light emitting thyristor 1000 using the double hetero structure for the light emitting layer 1008, the Al composition of the p-type AlGaAs gate layer 1010 is increased as described above. In addition to an increase in the p-gate resistance, the operating voltage of the coupling diode 70 is increased. As the gate resistance 74 is increased and the operating voltage of the coupling diode 70 is increased, the driving voltage for operating the light emitting thyristor array 50 provided with the chip is increased.

次に、本実施の形態の発光サイリスタ100について詳細に説明する。   Next, the light-emitting thyristor 100 of this embodiment will be described in detail.

まず、本実施の形態の基本的な発光サイリスタ100の概略構成について説明する。図6に、本実施の形態の基本的な発光サイリスタ100の一例の概略構成の断面図を示す。なお、ここでは、発光サイリスタ100を、AlGa1−xAs系の、基板側からPNPN型とした場合を示している。 First, a schematic configuration of a basic light-emitting thyristor 100 according to the present embodiment will be described. FIG. 6 shows a cross-sectional view of a schematic configuration of an example of a basic light-emitting thyristor 100 of the present embodiment. Here, a case where the light emitting thyristor 100 is an Al x Ga 1-x As-based PNPN type from the substrate side is shown.

本実施の形態の発光サイリスタ100は、発光層108をダブルへテロ構造とすることによりキャリア(電子・正孔)の閉じ込めを強め、キャリアの再結合確率を高めることにより光り出力の高出力化を実現するものである。   The light-emitting thyristor 100 according to the present embodiment has a light-emitting layer 108 having a double heterostructure, thereby enhancing the confinement of carriers (electrons and holes) and increasing the recombination probability of carriers, thereby increasing the light output. It is realized.

発光サイリスタ100は、p型GaAs系の基板102と、p型AlGaAs系のアノード層104と、n型AlGaAs系のゲート層106と、AlGaAs系の発光層108と、p型AlGaAs系のゲート層110と、AlGaAs系の中間層112と、n型AlGaAs系のカソード層114と、コンタクト層116と、を備えている。カソード層114は、ゲート層110の表面の一部の領域に、中間層112を介して積層されている。   The light emitting thyristor 100 includes a p-type GaAs substrate 102, a p-type AlGaAs anode layer 104, an n-type AlGaAs gate layer 106, an AlGaAs light-emitting layer 108, and a p-type AlGaAs gate layer 110. An AlGaAs intermediate layer 112, an n-type AlGaAs cathode layer 114, and a contact layer 116. The cathode layer 114 is laminated on a partial region of the surface of the gate layer 110 via the intermediate layer 112.

アノード層104のAl組成をx1、ゲート層106及びゲート層110のAl組成をx2、発光層108のAl組成をx3、中間層112のAl組成をx4、及びカソード層114のAl組成をx5とした場合、以下の(1)〜(6)関係が満たされている。 なお、(5)及び(6)の関係については、当該関係を満たしていることが望ましいが、満たしていなくてもよい。   The Al composition of the anode layer 104 is x1, the Al composition of the gate layer 106 and the gate layer 110 is x2, the Al composition of the light emitting layer 108 is x3, the Al composition of the intermediate layer 112 is x4, and the Al composition of the cathode layer 114 is x5. In this case, the following relationships (1) to (6) are satisfied. In addition, about the relationship of (5) and (6), although it is desirable to satisfy | fill the said relationship, it does not need to satisfy | fill.

0<x3<0.2 ・・・(1)
0.2<x2<0.35 ・・・(2)
x3<x2 ・・・(3)
x3≦x4<x2 ・・・(4)
x1>x2 ・・・(5)
x5>x2 ・・・(6)
また、発光サイリスタ100は、アノード電極118、ゲート電極120、及びカソード電極122を備えている。アノード電極118は、p型GaAs基板102の裏面(アノード層104が形成されていない面)に設けられている。p型AlGaAs系のゲート層110の表面の一部の領域(カソード層114が設けられていない領域)が露出されており、当該露出された領域にゲート電極120が設けられている。図13に示した発光サイリスタ100では、ゲート電極120は中間層112を介してゲート層110上に積層されている。一方、カソード電極122は、カソード層114上に設けられたコンタクト層116上に形成されている。
0 <x3 <0.2 (1)
0.2 <x2 <0.35 (2)
x3 <x2 (3)
x3 ≦ x4 <x2 (4)
x1> x2 (5)
x5> x2 (6)
The light emitting thyristor 100 includes an anode electrode 118, a gate electrode 120, and a cathode electrode 122. The anode electrode 118 is provided on the back surface of the p-type GaAs substrate 102 (the surface on which the anode layer 104 is not formed). A part of the surface of the surface of the p-type AlGaAs gate layer 110 (a region where the cathode layer 114 is not provided) is exposed, and the gate electrode 120 is provided in the exposed region. In the light emitting thyristor 100 shown in FIG. 13, the gate electrode 120 is stacked on the gate layer 110 with the intermediate layer 112 interposed therebetween. On the other hand, the cathode electrode 122 is formed on the contact layer 116 provided on the cathode layer 114.

アノード電極118、ゲート電極120、及びカソード電極122の材料は、接触する半導体層またはp型GaAs基板104との良好なオーミック接触を保つために適した材料がそれぞれ用いられる。具体的例としては、金(Au)や、金とゲルマニウムとの合金(AuGe)、金と亜鉛との合金(AuZn)、ニッケル(Ni)等が挙げられる。   As the materials for the anode electrode 118, the gate electrode 120, and the cathode electrode 122, materials suitable for maintaining good ohmic contact with the semiconductor layer or the p-type GaAs substrate 104 that are in contact with each other are used. Specific examples include gold (Au), an alloy of gold and germanium (AuGe), an alloy of gold and zinc (AuZn), nickel (Ni), and the like.

本実施の形態の発光サイリスタ100では、n型AlGaAs系のカソード層114及びp型AlGaAs系のアノード層104のバンドギャップが大きく、ゲート電極120に信号(電圧)を印加し、ゲート電極120からカソード電極122へゲート電流を流すことにより、アノード電極118−カソード電極122間を導通させる。これにより、n型AlGaAs系のカソード層114及びp型AlGaAs系のアノード層104よりもバンドギャップが小さい発光層108内でキャリア(電子及び正孔)が再結合し、再結合により発光した光が、発光面から出射される。なお、出射される光の波長は、発光層108のバンドギャップの値により定まる。本実施の形態の発光サイリスタ100の様にAlGaAs系で構成する場合は、発光層108のAl組成x3で定まり、Al組成x3が大きいほど、バンドギャップが大きくなりAl組成x3が0.12〜0.13程度で、780nm付近にピークを有する波長の光が得られる。   In the light-emitting thyristor 100 according to the present embodiment, the n-type AlGaAs cathode layer 114 and the p-type AlGaAs anode layer 104 have large band gaps, and a signal (voltage) is applied to the gate electrode 120, and the gate electrode 120 By flowing a gate current to the electrode 122, the anode electrode 118 and the cathode electrode 122 are made conductive. As a result, carriers (electrons and holes) are recombined in the light emitting layer 108 having a smaller band gap than the n-type AlGaAs cathode layer 114 and the p-type AlGaAs anode layer 104, and the light emitted by the recombination is emitted. The light is emitted from the light emitting surface. Note that the wavelength of the emitted light is determined by the value of the band gap of the light emitting layer 108. In the case where the light emitting thyristor 100 of this embodiment is formed of an AlGaAs system, the band gap is increased as the Al composition x3 is increased, and the Al composition x3 is 0.12 to 0. The light having a wavelength of about .13 and a peak in the vicinity of 780 nm can be obtained.

また、本実施の形態の発光サイリスタ100は、発光面の光が出射される領域(カソード電極122及びゲート電極120が形成されている領域外の領域)に保護膜124が設けられている。保護膜124は、光の反射を防止する機能を有する反射防止膜である。保護膜124の例としては、例えば、SiNx等が挙げられる。   In the light-emitting thyristor 100 according to the present embodiment, a protective film 124 is provided in a region where light on the light-emitting surface is emitted (region outside the region where the cathode electrode 122 and the gate electrode 120 are formed). The protective film 124 is an antireflection film having a function of preventing light reflection. Examples of the protective film 124 include SiNx, for example.

本実施の形態の発光サイリスタ100のように、ゲート層110の上にゲート層110のAl組成x2よりもAl組成x4が小さい中間層112を設けることにより、ゲート層110とカソード層114とで形成されるダイオードの接合領域のバンドギャップが小さくなる。これに伴ってキャリアの拡散電位も小さくなる。このように拡散電位が小さくなると、ダイオード(発光サイリスタ100)内を実効的な電流が流れる閾値電圧が下がり、その結果、ダイオード(発光サイリスタ100)の駆動電圧が抑えられる。   As in the light-emitting thyristor 100 of this embodiment, an intermediate layer 112 having an Al composition x4 smaller than the Al composition x2 of the gate layer 110 is provided on the gate layer 110, thereby forming the gate layer 110 and the cathode layer 114. The band gap of the diode junction region is reduced. Along with this, the carrier diffusion potential also decreases. When the diffusion potential is thus reduced, the threshold voltage at which an effective current flows in the diode (light emitting thyristor 100) is lowered, and as a result, the driving voltage of the diode (light emitting thyristor 100) is suppressed.

本実施の形態の発光サイリスタ100では、中間層112上にゲート電極120が形成されている。中間層112は、上述したようにAl組成x4が小さいため、ゲート電極120を形成した際に良好なオーミックコンタクトが形成される。そのため、上述の従来の発光サイリスタ1000(図13参照)に比べて、コンタクト部でのコンタクト抵抗が小さくなる。   In the light emitting thyristor 100 of this embodiment, the gate electrode 120 is formed on the intermediate layer 112. Since the intermediate layer 112 has a small Al composition x4 as described above, a good ohmic contact is formed when the gate electrode 120 is formed. Therefore, the contact resistance at the contact portion is smaller than that of the conventional light emitting thyristor 1000 (see FIG. 13).

従って、上述したように、当該発光サイリスタ100を用いたチップ62を備えた発光サイリスタアレイ50において、ゲート抵抗74の高抵抗化や結合ダイオード70の動作電圧の上昇を抑制するため、発光サイリスタアレイ50の駆動電圧が高くなるのを抑制する。   Therefore, as described above, in the light-emitting thyristor array 50 including the chip 62 using the light-emitting thyristor 100, the light-emitting thyristor array 50 is controlled in order to suppress the increase in the gate resistance 74 and the operating voltage of the coupling diode 70. The drive voltage is suppressed from increasing.

次に、本実施の形態の発光サイリスタ100の具体例について説明する。なお、各実施例で共通の構成及び動作については、説明を省略する場合がある。   Next, a specific example of the light emitting thyristor 100 of the present embodiment will be described. Note that description of the configuration and operation common to the embodiments may be omitted.

(実施例1)
ゲート層110の上部、かつ、カソード層114の下部に中間層112が設けられた発光サイリスタ100について示す。
Example 1
A light-emitting thyristor 100 in which an intermediate layer 112 is provided above the gate layer 110 and below the cathode layer 114 is shown.

図7に、本実施例の基本的な発光サイリスタ100の一例の概略構成の断面図を示す。また、図8に、本実施例の発光サイリスタ100の各層のAl組成及び膜厚の具体的一例を示す。なお、本実施例の発光サイリスタ100では、一例として、p型の場合は、ドーパントとしてZnを用いており、n型の場合は、ドーパントとしてSiを用いている。   FIG. 7 shows a cross-sectional view of a schematic configuration of an example of a basic light-emitting thyristor 100 of the present embodiment. FIG. 8 shows a specific example of the Al composition and film thickness of each layer of the light emitting thyristor 100 of this embodiment. In the light emitting thyristor 100 of this embodiment, as an example, Zn is used as a dopant in the case of p-type, and Si is used as a dopant in the case of n-type.

p型GaAs系の基板102上に、Al組成x1が0.35で膜厚が0.500μmのp型AlGaAs系のアノード層104が形成されている。アノード層104の上には、Al組成x2が0.30で膜厚が0.282μmのn型AlGaAs系のゲート層106、Al組成x3が0.15で膜厚が0.109μmのノンドープの発光層108、及びAl組成x2が0.30で膜厚が0.335μmのp型AlGaAs系のゲート層110が順次積層されている。   A p-type AlGaAs anode layer 104 having an Al composition x1 of 0.35 and a film thickness of 0.500 μm is formed on a p-type GaAs substrate 102. On the anode layer 104, an n-type AlGaAs-based gate layer 106 having an Al composition x2 of 0.30 and a film thickness of 0.282 μm, and non-doped light emission having an Al composition x3 of 0.15 and a film thickness of 0.109 μm. A layer 108 and a p-type AlGaAs-based gate layer 110 having an Al composition x2 of 0.30 and a thickness of 0.335 μm are sequentially stacked.

ゲート層110の一部の領域上に、Al組成x4が0.15で膜厚が0.065μmのp型AlGaAs系の中間層112が形成されており、中間層112上に、Al組成x5が0.35で膜厚が0.500μmのn型AlGaAs系のカソード層114、及び膜厚が0.025μmのn型GaAs系のコンタクト層116が順次形成されている。   A p-type AlGaAs intermediate layer 112 having an Al composition x4 of 0.15 and a film thickness of 0.065 μm is formed on a partial region of the gate layer 110. On the intermediate layer 112, the Al composition x5 is An n-type AlGaAs cathode layer 114 having a thickness of 0.35 and a thickness of 0.500 μm and an n-type GaAs contact layer 116 having a thickness of 0.025 μm are sequentially formed.

また、本実施例の発光サイリスタ100では、基板102の裏面にアノード電極118が設けられており、コンタクト層116上には、カソード電極122が設けられている。   In the light emitting thyristor 100 of this embodiment, an anode electrode 118 is provided on the back surface of the substrate 102, and a cathode electrode 122 is provided on the contact layer 116.

さらに、本実施例の発光サイリスタ100では、ゲート層110上の中間層112が設けられていない領域にゲート電極120が形成されている。このようにゲート電極120を形成するには、まず、ゲート層110上に中間層112、n型AlGaAs系のカソード層114、及びコンタクト層116を順次形成する。その後、コンタクト層116、n型AlGaAs系のカソード層114、及び中間層112の一部をゲート層110の表面までエッチングで除去し、露出したゲート層110の表面にゲート電極120を形成すればよい。なお、発光サイリスタ100の各層の結晶成長には、例えば、MOCVD(metal organic chemical vapor deposition)法が適用される。   Furthermore, in the light emitting thyristor 100 of this embodiment, the gate electrode 120 is formed in a region on the gate layer 110 where the intermediate layer 112 is not provided. In order to form the gate electrode 120 in this way, first, an intermediate layer 112, an n-type AlGaAs-based cathode layer 114, and a contact layer 116 are sequentially formed on the gate layer 110. Thereafter, the contact layer 116, the n-type AlGaAs cathode layer 114, and a part of the intermediate layer 112 are removed by etching to the surface of the gate layer 110, and the gate electrode 120 is formed on the exposed surface of the gate layer 110. . For crystal growth of each layer of the light-emitting thyristor 100, for example, a MOCVD (Metal Organic Chemical Vapor Deposition) method is applied.

発光層108には、n型AlGaAs系のゲート層106から小数キャリアとして注入されたキャリア(電子)が移動してくる。また、p型AlGaAs系のゲート層110から小数キャリアとして注入されたキャリア(正孔)が移動してくる。発光層108内では、移動してきた電子と正孔とが発光再結合する。   Carriers (electrons) injected as fractional carriers from the n-type AlGaAs-based gate layer 106 move to the light emitting layer 108. Also, carriers (holes) injected as fractional carriers from the p-type AlGaAs-based gate layer 110 move. In the light emitting layer 108, the moved electrons and holes recombine with each other.

本実施例の発光サイリスタ100においても、ゲート層110の上にゲート層110のAl組成x2よりもAl組成x4が小さい中間層112を設けることにより、ゲート層110とカソード層114とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、上述したように駆動電圧が抑えられる。   Also in the light emitting thyristor 100 of this embodiment, the intermediate layer 112 having an Al composition x4 smaller than the Al composition x2 of the gate layer 110 is provided on the gate layer 110, thereby forming the gate layer 110 and the cathode layer 114. The band gap of the diode junction region is reduced. Therefore, the drive voltage is suppressed as described above.

また、本実施例の発光サイリスタ100では、上述したようにゲート層110上に中間層112を介さずにゲート電極120が形成されている。中間層112は、他層に比べて薄い層であるため、中間層112の直上、中間層112内でエッチングを止めるよう制御することが困難な場合がある。これに対して本実施例のように、中間層112を全部除去してしまうことによりエッチングにおける制御が容易になる。   In the light emitting thyristor 100 of this embodiment, the gate electrode 120 is formed on the gate layer 110 without the intermediate layer 112 as described above. Since the intermediate layer 112 is thinner than the other layers, it may be difficult to control the etching to stop in the intermediate layer 112 immediately above the intermediate layer 112. On the other hand, the etching control is facilitated by removing all the intermediate layer 112 as in this embodiment.

(実施例2)
ゲート層110の上部に中間層112が設けられており、中間層112の途中までエッチングされた上にゲート電極120が形成された発光サイリスタ100について示す。
(Example 2)
A light-emitting thyristor 100 in which an intermediate layer 112 is provided on the gate layer 110 and etched to a middle portion of the intermediate layer 112 and a gate electrode 120 is formed is shown.

図9に、本実施例の基本的な発光サイリスタ100の一例の概略構成の断面図を示す。また、図10に、本実施例の発光サイリスタ100の各層のAl組成及び膜厚の具体的一例を示す。   FIG. 9 shows a cross-sectional view of a schematic configuration of an example of a basic light-emitting thyristor 100 of the present embodiment. FIG. 10 shows a specific example of the Al composition and film thickness of each layer of the light-emitting thyristor 100 of this embodiment.

p型GaAs系の基板102上に、Al組成x1が0.35で膜厚が0.500μmのp型AlGaAs系のアノード層104が形成されている。アノード層104の上には、Al組成x2が0.30で膜厚が0.282μmのn型AlGaAs系のゲート層106、Al組成x3が0.15で膜厚が0.109μmのノンドープの発光層108、及びAl組成x2が0.30で膜厚が0.300μmのp型AlGaAs系のゲート層110が順次積層されている。   A p-type AlGaAs anode layer 104 having an Al composition x1 of 0.35 and a film thickness of 0.500 μm is formed on a p-type GaAs substrate 102. On the anode layer 104, an n-type AlGaAs-based gate layer 106 having an Al composition x2 of 0.30 and a film thickness of 0.282 μm, and non-doped light emission having an Al composition x3 of 0.15 and a film thickness of 0.109 μm. A layer 108 and a p-type AlGaAs-based gate layer 110 having an Al composition x2 of 0.30 and a film thickness of 0.300 μm are sequentially stacked.

ゲート層110上に、Al組成x4が0.15のp型AlGaAs系の中間層112が形成されている。中間層112の膜厚は、n型AlGaAs系のカソード層114(カソード電極122)が形成されている領域とゲート電極120が形成されている領域とで異なっている。膜厚が0.095μmの中間層112上に、Al組成x5が0.35で膜厚が0.500μmのn型AlGaAs系のカソード層114、及び膜厚が0.025μmのn型GaAs系のコンタクト層116が順次形成されている。また、コンタクト層116上にはカソード電極122が形成されている。   A p-type AlGaAs-based intermediate layer 112 having an Al composition x4 of 0.15 is formed on the gate layer 110. The thickness of the intermediate layer 112 is different between the region where the n-type AlGaAs cathode layer 114 (cathode electrode 122) is formed and the region where the gate electrode 120 is formed. On the intermediate layer 112 having a thickness of 0.095 μm, an n-type AlGaAs cathode layer 114 having an Al composition x5 of 0.35 and a thickness of 0.500 μm, and an n-type GaAs system having a thickness of 0.025 μm. A contact layer 116 is sequentially formed. A cathode electrode 122 is formed on the contact layer 116.

さらに、本実施例の発光サイリスタ100では、膜厚が、カソード層114が形成されている領域よりも薄い中間層112上の領域にゲート電極120が形成されている。本実施例のようにゲート電極120を形成するには、まず、ゲート層110上に中間層112、n型AlGaAs系のカソード層114、及びコンタクト層116を順次形成する。その後、コンタクト層116、n型AlGaAs系のカソード層114、及び中間層112の一部を中間層112の途中までエッチングで除去する。そして、中間層112上にゲート電極120を形成する。なお、このように中間層112内でエッチングを止めるために、実施例1に比べて中間層112の膜厚を厚くしている。また、どこまでエッチングするか(ゲート電極120下部の中間層112の膜厚をどのようにするか)は、エッチングの制御の容易さや、駆動電圧の観点から定められる。   Further, in the light emitting thyristor 100 of this embodiment, the gate electrode 120 is formed in a region on the intermediate layer 112 whose film thickness is thinner than the region where the cathode layer 114 is formed. In order to form the gate electrode 120 as in this embodiment, first, the intermediate layer 112, the n-type AlGaAs-based cathode layer 114, and the contact layer 116 are sequentially formed on the gate layer 110. Thereafter, the contact layer 116, the n-type AlGaAs-based cathode layer 114, and a part of the intermediate layer 112 are removed to the middle of the intermediate layer 112 by etching. Then, the gate electrode 120 is formed on the intermediate layer 112. In order to stop the etching in the intermediate layer 112 in this way, the thickness of the intermediate layer 112 is made larger than that in the first embodiment. Further, how far etching is performed (how the film thickness of the intermediate layer 112 under the gate electrode 120 is made) is determined from the viewpoint of control of etching and driving voltage.

本実施例の発光サイリスタ100においても、ゲート層110の上にゲート層110のAl組成x2よりもAl組成x4が小さい中間層112を設けることにより、ゲート層110とカソード層114とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、上述したように駆動電圧が抑えられる。   Also in the light emitting thyristor 100 of this embodiment, the intermediate layer 112 having an Al composition x4 smaller than the Al composition x2 of the gate layer 110 is provided on the gate layer 110, thereby forming the gate layer 110 and the cathode layer 114. The band gap of the diode junction region is reduced. Therefore, the drive voltage is suppressed as described above.

また、本実施例の発光サイリスタ100では、上述したようにAl組成x4が小さい中間層112上にゲート電極120が設けられているため、良好なオーミックコンタクトが形成される。そのため、コンタクト部でのコンタクト抵抗が抑制される。従って、上述したように発光サイリスタアレイ50全体としての駆動電圧が抑えられる。   Further, in the light emitting thyristor 100 of this example, since the gate electrode 120 is provided on the intermediate layer 112 having a small Al composition x4 as described above, a good ohmic contact is formed. Therefore, contact resistance at the contact portion is suppressed. Therefore, as described above, the driving voltage of the light emitting thyristor array 50 as a whole can be suppressed.

(実施例3)
ゲート層110の上部に中間層112が設けられており、中間層112がカソード層114の一部として形成された発光サイリスタ100について示す。
(Example 3)
The light-emitting thyristor 100 in which an intermediate layer 112 is provided over the gate layer 110 and the intermediate layer 112 is formed as part of the cathode layer 114 is shown.

図11に、本実施例の基本的な発光サイリスタ100の一例の概略構成の断面図を示す。また、図12に、本実施例の発光サイリスタ100の各層のAl組成及び膜厚の具体的一例を示す。   FIG. 11 shows a cross-sectional view of a schematic configuration of an example of a basic light-emitting thyristor 100 of the present embodiment. FIG. 12 shows a specific example of the Al composition and film thickness of each layer of the light-emitting thyristor 100 of this embodiment.

p型GaAs系の基板102上に、Al組成x1が0.35で膜厚が0.500μmのp型AlGaAs系のアノード層104が形成されている。アノード層104の上には、Al組成x2が0.30で膜厚が0.282μmのn型AlGaAs系のゲート層106、Al組成x3が0.15で膜厚が0.109μmのノンドープの発光層108、及びAl組成x2が0.30で膜厚が0.330μmのp型AlGaAs系のゲート層110が順次積層されている。   A p-type AlGaAs anode layer 104 having an Al composition x1 of 0.35 and a film thickness of 0.500 μm is formed on a p-type GaAs substrate 102. On the anode layer 104, an n-type AlGaAs-based gate layer 106 having an Al composition x2 of 0.30 and a film thickness of 0.282 μm, and non-doped light emission having an Al composition x3 of 0.15 and a film thickness of 0.109 μm. A layer 108 and a p-type AlGaAs-based gate layer 110 having an Al composition x2 of 0.30 and a thickness of 0.330 μm are sequentially stacked.

ゲート層110の一部の領域上に、Al組成x4が0.15で膜厚が0.065μmのn型AlGaAs系の中間層112が形成されており、中間層112上に、Al組成x5が0.35で膜厚が0.500μmのn型AlGaAs系のカソード層114、及び膜厚が0.025μmのn型GaAs系のコンタクト層116が順次形成されている。コンタクト層116上には、カソード電極122が設けられている。   An n-type AlGaAs-based intermediate layer 112 having an Al composition x4 of 0.15 and a film thickness of 0.065 μm is formed on a partial region of the gate layer 110, and the Al composition x5 is formed on the intermediate layer 112. An n-type AlGaAs cathode layer 114 having a thickness of 0.35 and a thickness of 0.500 μm and an n-type GaAs contact layer 116 having a thickness of 0.025 μm are sequentially formed. A cathode electrode 122 is provided on the contact layer 116.

さらに、本実施例の発光サイリスタ100では、ゲート層110上の中間層112が設けられていない領域にゲート電極120が形成されている。   Furthermore, in the light emitting thyristor 100 of this embodiment, the gate electrode 120 is formed in a region on the gate layer 110 where the intermediate layer 112 is not provided.

本実施例の発光サイリスタ100では、中間層112がカソード層114の一部として形成されている。具体的には、中間層112とカソード層114との導電型が同じになるように形成されている。中間層112は、バンドギャップが小さいため、中間層112内にキャリアが閉じ込められると発光再結合が生じる。しかしながら、中間層112は、カソード電極122に近いため、中間層112での発光は、カソード電極122に遮光される成分が多く、光の取り出し効率が低い。中間層112をカソード層114と同じ導電型(本実施例ではn型)とすると、キャリア(本実施例では電子)が閉じ込めにくくなる。そのため、中間層112内での発光再結合の確率が低くなり、無効な発光が抑えられる。   In the light emitting thyristor 100 of this embodiment, the intermediate layer 112 is formed as a part of the cathode layer 114. Specifically, the intermediate layer 112 and the cathode layer 114 are formed to have the same conductivity type. Since the intermediate layer 112 has a small band gap, emission recombination occurs when carriers are confined in the intermediate layer 112. However, since the intermediate layer 112 is close to the cathode electrode 122, light emitted from the intermediate layer 112 has many components that are shielded from light by the cathode electrode 122, and the light extraction efficiency is low. If the intermediate layer 112 has the same conductivity type as the cathode layer 114 (n-type in this embodiment), carriers (electrons in this embodiment) are difficult to confine. Therefore, the probability of light emission recombination in the intermediate layer 112 is reduced, and invalid light emission is suppressed.

以上、上記本実施の形態で説明したように、発光サイリスタ100では、ゲート層110の上にゲート層110のAl組成x2よりもAl組成x4が小さい中間層112を設けることにより、中間層112のバンドギャップを発光層108のバンドギャップ以上かつ前記第2ゲート層のバンドギャップ未満としている。これにより、ゲート層110とカソード層114とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、上述したように駆動電圧が抑えられる。   As described above, in the light emitting thyristor 100, the intermediate layer 112 having the Al composition x 4 smaller than the Al composition x 2 of the gate layer 110 is provided on the gate layer 110 in the light emitting thyristor 100. The band gap is greater than or equal to the band gap of the light emitting layer 108 and less than the band gap of the second gate layer. Thereby, the band gap of the junction region of the diode formed by the gate layer 110 and the cathode layer 114 is reduced. Therefore, the drive voltage is suppressed as described above.

なお、上記各実施の形態及び実施例は、本発明の一例であり、これらを組み合わせてもよいし、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。   It should be noted that each of the above embodiments and examples is an example of the present invention, which may be combined, and can be changed according to the situation without departing from the gist of the present invention. Absent.

例えば、発光層106は、上記各実施の形態、実施例に示したように、ノンドープであってもよいし、p型、n型、いずれでもよい。なお、正孔は、電子に比べて移動度が小さいため、空間的な広がり(厚み方向及び層の面内方向の広がり)が小さく発光効率が高いため、p型またはノンドープとすることが好ましい。   For example, the light emitting layer 106 may be non-doped, p-type, or n-type as shown in the above embodiments and examples. Note that holes are less p-type or non-doped because they have a lower mobility than electrons and thus have a small spatial expansion (expansion in the thickness direction and in-plane direction of the layer) and high luminous efficiency.

また、発光サイリスタ100は、上述したようにPNPN型でもよいし、NPNP型でもよい。   The light-emitting thyristor 100 may be a PNPN type or an NPNP type as described above.

また、本実施の形態では、具体的一例として、AlGaAs系材料を用いた発光サイリスタ100について説明したがこれに限られず、InGaAsP系や、AlGaInP系、InGaN/GaN系材料等を用いた発光サイリスタに対しても適用してもよい。   In this embodiment, the light emitting thyristor 100 using an AlGaAs-based material has been described as a specific example. However, the present invention is not limited to this, and the present invention is not limited to this. You may apply to.

また、本実施の形態では、自己走査型の電子写真式の画像形成装置10の光源ヘッド16に適用した場合について説明したがこれに限らず、本実施の形態の発光サイリスタ100を他の光源ヘッドや他の画像形成装置に適用するようにしてもよい。また、発光サイリスタ100を、例えば、スキャナ等、他の装置の光源に適用してもよい。   Further, in the present embodiment, the case where it is applied to the light source head 16 of the self-scanning electrophotographic image forming apparatus 10 has been described. However, the present invention is not limited to this, and the light emitting thyristor 100 of the present embodiment is used as another light source head. And may be applied to other image forming apparatuses. Further, the light emitting thyristor 100 may be applied to a light source of another device such as a scanner.

10 画像形成装置
16 光源ヘッド
62 チップ
70 転送サイリスタ
72 結合ダイオード
74 ゲート抵抗
100 半導体発光素子
104 アノード層
106 ゲート層
108 発光層
110 ゲート層
112 中間層
114 カソード層
10 Image forming apparatus 16 Light source head 62 Chip 70 Transfer thyristor 72 Coupling diode 74 Gate resistor 100 Semiconductor light emitting element 104 Anode layer 106 Gate layer 108 Light emitting layer 110 Gate layer 112 Intermediate layer 114 Cathode layer

Claims (9)

第1導電型のアノード層上に形成された第2導電型の第1ゲート層と、
前記第1ゲート層上に形成された発光層と、
前記発光層上に形成された第1導電型の第2ゲート層と、
前記第2ゲート層上に形成され、バンドギャップが、前記発光層のバンドギャップ以上かつ前記第2ゲート層のバンドギャップ未満である中間層と、
前記中間層上に形成された前記第2導電型のカソード層と、
を備えた発光サイリスタ。
A first gate layer of the second conductivity type formed on the anode layer of the first conductivity type;
A light emitting layer formed on the first gate layer;
A second gate layer of a first conductivity type formed on the light emitting layer;
An intermediate layer formed on the second gate layer, the band gap being equal to or greater than the band gap of the light emitting layer and less than the band gap of the second gate layer;
A cathode layer of the second conductivity type formed on the intermediate layer;
Light-emitting thyristor with
前記中間層が、前記第1導電型である、請求項1に記載の発光サイリスタ。   The light emitting thyristor according to claim 1, wherein the intermediate layer is of the first conductivity type. 前記中間層が、前記第2導電型である、請求項1に記載の発光サイリスタ。   The light-emitting thyristor according to claim 1, wherein the intermediate layer is of the second conductivity type. 前記カソード層は、前記中間層上の一部の領域に設けられており、前記中間層上の前記カソード層が設けられていない領域に設けられたゲート電極を備えた、
請求項1から請求項3のいずれか1項に記載の発光サイリスタ。
The cathode layer is provided in a partial region on the intermediate layer, and includes a gate electrode provided in a region on the intermediate layer where the cathode layer is not provided.
The light emitting thyristor according to any one of claims 1 to 3.
前記中間層は、前記第2ゲート層上の一部の領域に設けられており、前記第2ゲート層上の前記中間層が設けられていない領域に設けられたゲート電極を備えた、
請求項1から請求項3のいずれか1項に記載の発光サイリスタ。
The intermediate layer is provided in a part of the region on the second gate layer, and includes a gate electrode provided in a region on the second gate layer where the intermediate layer is not provided.
The light emitting thyristor according to any one of claims 1 to 3.
前記カソード層は、前記中間層上の一部の領域に設けられており、前記カソード層が設けられていない領域であり、かつ前記カソード層が設けられている領域下の前記中間層よりも膜厚が薄い前記中間層上に設けられたゲート電極を備えた、
請求項1から請求項3のいずれか1項に記載の発光サイリスタ。
The cathode layer is provided in a partial region on the intermediate layer, is a region where the cathode layer is not provided, and is a film than the intermediate layer below the region where the cathode layer is provided. A gate electrode provided on the intermediate layer having a small thickness;
The light emitting thyristor according to any one of claims 1 to 3.
前記請求項1から前記請求項6のいずれか1項に記載の発光サイリスタを光源として複数個備えた、光源ヘッド。   A light source head comprising a plurality of light-emitting thyristors according to any one of claims 1 to 6 as a light source. 前記請求項1から前記請求項6のいずれか1項に記載の複数の発光サイリスタと、
前記複数の発光サイリスタ各々に応じて設けられた転送サイリスタと、
前記転送サイリスタ同士を電気的に結合させる結合ダイオードと、
前記発光サイリスタのゲート電極及び当該発光サイリスタに応じた前記転送サイリスタのゲート電極を基準電位に接続させるゲート抵抗と、
を備えたチップを複数備えた、光源ヘッド。
A plurality of light-emitting thyristors according to any one of claims 1 to 6;
A transfer thyristor provided in accordance with each of the plurality of light emitting thyristors;
A coupling diode for electrically coupling the transfer thyristors;
A gate resistor for connecting the gate electrode of the light emitting thyristor and the gate electrode of the transfer thyristor corresponding to the light emitting thyristor to a reference potential;
A light source head comprising a plurality of chips each having
感光体と、
前記感光体表面を帯電する帯電手段と、
前記請求項7または前記請求項8に記載の光源ヘッドを備え、かつ前記帯電手段により帯電された前記感光体表面に静電潜像を形成するために前記光源ヘッドの出射光により露光する露光手段と、
前記露光手段により形成された前記静電潜像を現像する現像手段と、
前記現像手段により現像された前記静電潜像を定着する定着手段と、
を備えた画像形成装置。
A photoreceptor,
Charging means for charging the surface of the photoreceptor;
An exposure means comprising the light source head according to claim 7 or claim 8, and exposing with light emitted from the light source head to form an electrostatic latent image on the surface of the photoreceptor charged by the charging means. When,
Developing means for developing the electrostatic latent image formed by the exposure means;
Fixing means for fixing the electrostatic latent image developed by the developing means;
An image forming apparatus.
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