JP2019057648A - Laminate structure, light-emitting component, print head and image formation apparatus - Google Patents
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Abstract
Description
本発明は、積層構造体、発光部品、プリントヘッド及び画像形成装置に関する。 The present invention relates to a laminated structure, a light emitting component, a print head, and an image forming apparatus.
特許文献1には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。
In
特許文献2には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。
特許文献3には、pnpnpn6層半導体構造の発光素子を構成し、両端のp型第1層とn型第6層、および中央のp型第3層およびn型第4層に電極を設け、pn層に発光ダイオード機能を担わせ、pnpn4層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
In
ところで、例えば、転送部と発光部とを備える自己走査型の発光素子アレイにおいては、発光部の発光素子を転送部と同じ半導体多層膜から構成したサイリスタとすると、発光部における発光素子の発光特性などと、転送部の転送特性などとを個別に設定しにくく、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらかった。そこで、サイリスタと発光素子とを積層して、転送機能を有するサイリスタと、発光機能を有する発光素子とを分離すれば、サイリスタと発光素子とを個別に設定しやすい。しかし、サイリスタと発光素子とを積層することから、発光素子がオン状態においてサイリスタもオン状態になり、サイリスタの電力消費により電力変換効率が低下する。
そこで本発明は、電圧低減層を用いない場合に比べて、サイリスタのオン状態における消費電力を低減できる積層構造体などを提供することを目的とする。
By the way, for example, in a self-scanning light emitting element array including a transfer unit and a light emitting unit, if the light emitting element of the light emitting unit is a thyristor composed of the same semiconductor multilayer film as the transfer unit, the light emission characteristics of the light emitting element in the light emitting unit It is difficult to individually set the transfer characteristics of the transfer unit, etc., and it has been difficult to achieve high speed drive, high light output, high efficiency, low power consumption, and low cost. Therefore, by stacking the thyristor and the light emitting element and separating the thyristor having the transfer function and the light emitting element having the light emitting function, the thyristor and the light emitting element can be easily set individually. However, since the thyristor and the light emitting element are stacked, the thyristor is also turned on when the light emitting element is turned on, and the power conversion efficiency is reduced due to the power consumption of the thyristor.
Therefore, an object of the present invention is to provide a laminated structure or the like that can reduce power consumption in an on state of a thyristor as compared with a case where a voltage reduction layer is not used.
請求項1に記載の発明は、少なくともアノード層、第1ゲート層、第2ゲート層、カソード層の4層をこの並び順で有するサイリスタと、前記サイリスタと重なるように設けられた発光素子と、を備え、前記サイリスタは、前記4層のいずれの層よりもバンドギャップエネルギが小さい半導体層を有している積層構造体である。
請求項2に記載の発明は、前記半導体層は、前記発光素子が有する発光層よりもバンドギャップエネルギが小さい半導体層である請求項1に記載の積層構造体である。
請求項3に記載の発明は、前記半導体層は、前記アノード層と前記第1ゲート層との間に設けられている請求項1又は2に記載の積層構造体である。
請求項4に記載の発明は、前記第1ゲート層にゲート電極が設けられている請求項3に記載の積層構造体である。
請求項5に記載の発明は、前記半導体層は、前記第2ゲート層と前記カソード層との間に設けられている請求項1又は2に記載の積層構造体である。
請求項6に記載の発明は、前記第2ゲート層にゲート電極が設けられている請求項5に記載の積層構造体である。
請求項7に記載の発明は、順にオン状態になる複数の転送素子と、複数の前記転送素子のそれぞれに接続された複数の請求項1に記載の積層構造体と、を備え、複数の前記転送素子が順にオン状態になると、複数の前記積層構造体の各々が有するサイリスタが順にオン状態へ移行が可能な状態になり、複数の当該積層構造体の各々が有する当該サイリスタが順にオン状態になると、複数の当該積層構造体の各々が有する発光素子が順に発光又は発光量を増加する発光部品である。
請求項8に記載の発明は、請求項7に記載の発光部品と、前記発光部品から出射される光を結像させる光学手段と、を備えたプリントヘッドである。
請求項9に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、請求項7に記載の発光部品と、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備えた画像形成装置である。
The invention according to
The invention according to
The invention according to
The invention according to
The invention according to claim 5 is the multilayer structure according to
A sixth aspect of the present invention is the multilayer structure according to the fifth aspect, wherein a gate electrode is provided on the second gate layer.
The invention according to claim 7 includes a plurality of transfer elements that are sequentially turned on, and a plurality of stacked structures according to
The invention according to
A ninth aspect of the invention includes an image carrier, a charging unit that charges the image carrier, and the light-emitting component according to the seventh aspect, and exposes the image carrier through an optical unit. An exposure unit; a developing unit that develops the electrostatic latent image formed on the image carrier exposed by the exposure unit; and a transfer unit that transfers the image developed on the image carrier to a transfer target. An image forming apparatus provided.
請求項1の発明によれば、4層のみで構成されているサイリスタを用いた構成に比べて、サイリスタのオン状態における消費電力が低減する。
請求項2の発明によれば、半導体層が、発光素子が有する発光層と同じバンドギャップエネルギを有する場合と比べて、サイリスタのオン状態における消費電力が低減する。
請求項3の発明によれば、半導体層が、第1ゲート層と第2ゲート層との間に設けられている場合と比べて、誤動作が抑制される。
請求項4の発明によれば、4層のみで構成されているサイリスタを用いた構成に比べて、アノード層と第1ゲート層間の電圧差が小さくてもターンオンしやすくなる。
請求項5の発明によれば、半導体層が、第1ゲート層と第2ゲート層との間に設けられている場合と比べて、誤動作が抑制される。
請求項6の発明によれば、4層のみで構成されているサイリスタを用いた構成に比べて、第2ゲート層とカソード層間の電圧差が小さくてもターンオンしやすくなる。
請求項7の発明によれば、4層のみで構成されているサイリスタを用いた構成に比べて、サイリスタのオン状態における消費電力が低減する。
請求項8の発明によれば、4層のみで構成されているサイリスタを用いた構成に比べて、プリントヘッドの消費電力が低減する。
請求項9の発明によれば、4層のみで構成されているサイリスタを用いた構成に比べて、画像形成装置の消費電力が低減する。
According to the first aspect of the present invention, the power consumption in the ON state of the thyristor is reduced as compared with the configuration using the thyristor including only four layers.
According to the invention of
According to the invention of
According to the fourth aspect of the present invention, it is easy to turn on even if the voltage difference between the anode layer and the first gate layer is small as compared with the configuration using the thyristor composed of only four layers.
According to the invention of claim 5, malfunction is suppressed as compared with the case where the semiconductor layer is provided between the first gate layer and the second gate layer.
According to the sixth aspect of the present invention, it is easy to turn on even if the voltage difference between the second gate layer and the cathode layer is small as compared with the configuration using the thyristor composed of only four layers.
According to the seventh aspect of the present invention, the power consumption in the on state of the thyristor is reduced as compared with the configuration using the thyristor including only four layers.
According to the eighth aspect of the present invention, the power consumption of the print head is reduced as compared with the configuration using the thyristor including only four layers.
According to the ninth aspect of the present invention, the power consumption of the image forming apparatus is reduced as compared with the configuration using the thyristor including only four layers.
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
In the following description, element symbols are used, such as aluminum as Al.
[第1の実施の形態]
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
[First Embodiment]
(Image forming apparatus 1)
FIG. 1 is a diagram illustrating an example of an overall configuration of an
画像形成プロセス部10は、予め定められた間隔を置いて並列に配置される画像形成ユニット11Y、11M、11C、11K(区別しない場合は、画像形成ユニット11と表記する。)を備える。画像形成ユニット11は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム12、感光体ドラム12の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器13、帯電器13によって帯電された感光体ドラム12を露光するプリントヘッド14、プリントヘッド14によって得られた静電潜像を現像する現像手段の一例としての現像器15を備える。各画像形成ユニット11Y、11M、11C、11Kは、それぞれがイエロー(Y)、マゼンタ(M)、シアン(C)、黒(K)のトナー像を形成する。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備える。
The image forming
Further, the image forming
この画像形成装置1において、画像形成プロセス部10は、画像出力制御部30から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部30による制御の下で、パーソナルコンピュータ(PC)2や画像読取装置3から受信された画像データは、画像処理部40によって画像処理が施され、画像形成ユニット11に供給される。そして、例えば黒(K)色の画像形成ユニット11Kでは、感光体ドラム12が矢印A方向に回転しながら、帯電器13により予め定められた電位に帯電され、画像処理部40から供給された画像データに基づいて発光するプリントヘッド14により露光される。これにより、感光体ドラム12上には、黒(K)色画像に関する静電潜像が形成される。そして、感光体ドラム12上に形成された静電潜像は現像器15により現像され、感光体ドラム12上には黒(K)色のトナー像が形成される。画像形成ユニット11Y、11M、11Cにおいても、それぞれイエロー(Y)、マゼンタ(M)、シアン(C)の各色トナー像が形成される。
In the
各画像形成ユニット11で形成された感光体ドラム12上の各色トナー像は、矢印B方向に移動する用紙搬送ベルト21の移動に伴って供給された記録用紙25に、転写ロール23に印加された転写電界により、順次静電転写され、記録用紙25上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
Each color toner image on the
Thereafter, the
(プリントヘッド14)
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子の一例としての発光ダイオードLED)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
(Print head 14)
FIG. 2 is a cross-sectional view showing an example of the configuration of the
The
ハウジング61は、例えば金属で形成され、回路基板62及びロッドレンズアレイ64を支持し、光源部63の発光素子の発光面がロッドレンズアレイ64の焦点面となるように設定されている。また、ロッドレンズアレイ64は、感光体ドラム12の軸方向(主走査方向であって、後述する図3、図4(b)のX方向)に沿って配置されている。
The
(発光装置65)
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1〜C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1〜C40の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1〜C40は、発光チップC1から番号順に発光チップC40までを含む。
(Light emitting device 65)
FIG. 3 is a top view of an example of the
In the
In the present specification, “to” indicates a plurality of constituent elements each distinguished by a number, and includes those described before and after “to” and those between them. For example, the light emitting chips C1 to C40 include the light emitting chip C1 to the light emitting chip C40 in numerical order.
なお、第1の実施の形態では、発光チップCの数として、合計40個を用いたが、これに限定されない。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
In the first embodiment, a total of 40 light emitting chips C are used, but the present invention is not limited to this.
The
Details of the arrangement of the light emitting chips C will be described later.
図4は、発光チップCの構成、発光装置65の信号発生回路110の構成及び回路基板62上の配線(ライン)の構成の一例を示した図である。図4(a)は発光チップCの構成を示し、図4(b)は発光装置65の信号発生回路110の構成及び回路基板62上の配線(ライン)の構成を示す。なお、図4(b)では、発光チップC1〜C40の内、発光チップC1〜C9の部分を示している。
FIG. 4 is a diagram showing an example of the configuration of the light-emitting chip C, the configuration of the
はじめに、図4(a)に示す発光チップCの構成を説明する。
発光チップCは、表面形状が矩形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(第1の実施の形態では発光ダイオードLED1〜LED128(区別しない場合は、発光ダイオードLEDと表記する。))を含んで構成される発光部102を備える。さらに、発光チップCは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板80の一端部からφI端子、φ1端子の順に設けられ、基板80の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極92(後述する図6参照)が設けられている。
First, the configuration of the light-emitting chip C shown in FIG.
The light-emitting chip C includes a plurality of light-emitting elements (in the first embodiment, light-emitting diodes) arranged in a row along the long side on the surface of the
なお、「列状」とは、図4(a)に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面(後述する図6における発光ダイオードLEDの領域311)を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。
Note that the “column shape” is not limited to the case where a plurality of light emitting elements are arranged in a straight line as illustrated in FIG. 4A, and the light emitting elements of the plurality of light emitting elements are arranged in the column direction. It may be in a state where they are arranged with different amounts of displacement with respect to the orthogonal direction. For example, when a light emitting surface of a light emitting element (a
次に、図4(b)により、発光装置65の信号発生回路110の構成及び回路基板62上の配線(ライン)の構成を説明する。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1〜C40が搭載され、信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)が設けられている。
Next, the configuration of the
As described above, the
まず、信号発生回路110の構成について説明する。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、点灯信号φI1〜φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1〜C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1〜C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
First, the configuration of the
Image signal processed image data and various control signals are input to the
The
Further, the
Furthermore, the
次に、発光チップC1〜C40の配列について説明する。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板80の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)の発光チップC1〜C40に、図4(a)に示した発光部102の発光素子の並び(第1の実施の形態では発光ダイオードLED1〜LED128の番号順)の方向を矢印で示している。
Next, the arrangement of the light emitting chips C1 to C40 will be described.
The odd-numbered light-emitting chips C1, C3, C5,... Similarly, the even-numbered light emitting chips C2, C4, C6,... The odd-numbered light-emitting chips C1, C3, C5,... And the even-numbered light-emitting chips C2, C4, C6,. They are arranged in a zigzag pattern in a state rotated by 180 °. The positions of the light emitting chips C are also set so that the light emitting elements are arranged at predetermined intervals in the main scanning direction (X direction). The direction of the arrangement of the light emitting elements of the
信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)について説明する。
回路基板62には、発光チップCの基板80の裏面に設けられたVsub端子である裏面電極92(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
A wiring (line) connecting the
The
The
回路基板62には、信号発生回路110の転送信号発生部120から、発光チップC1〜C40のφ1端子に第1転送信号φ1を送信するための第1転送信号ライン201、発光チップC1〜C40のφ2端子に第2転送信号φ2を送信するための第2転送信号ライン202が設けられている。第1転送信号φ1、第2転送信号φ2は、発光チップC1〜C40に共通(並列)に送信される。
The
そしてまた、回路基板62には、信号発生回路110の点灯信号発生部140から、各発光チップC1〜C40のそれぞれのφI端子に、それぞれ電流制限抵抗RIを介して、点灯信号φI1〜φI40を送信する点灯信号ライン204−1〜204−40(区別しない場合は、点灯信号ライン204と表記する。)が設けられている。
Further, the lighting signals φI1 to φI40 are transmitted to the
以上説明したように、回路基板62上のすべての発光チップC1〜C40に、基準電位Vsub、電源電位Vgaが共通に供給される。第1転送信号φ1、第2転送信号φ2も、発光チップC1〜C40に共通(並列)に送信される。一方、点灯信号φI1〜φI40は、発光チップC1〜C40にそれぞれ個別に送信される。
As described above, the reference potential Vsub and the power supply potential Vga are commonly supplied to all the light emitting chips C1 to C40 on the
(発光チップC)
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2〜C40の構成は、発光チップC1と同じである。
(Light emitting chip C)
FIG. 5 is an equivalent circuit diagram for explaining the circuit configuration of the light-emitting chip C on which the self-scanning light-emitting element array (SLED: Self-Scanning Light Emitting Device) according to the first embodiment is mounted. Each element described below is arranged based on a layout (see FIG. 6 described later) on the light emitting chip C except for terminals (φ1 terminal, φ2 terminal, Vga terminal, φI terminal). Note that the positions of the terminals (φ1 terminal, φ2 terminal, Vga terminal, φI terminal) are different from those in FIG. . The Vsub terminal provided on the back surface of the
Here, the light emitting chip C will be described taking the light emitting chip C1 as an example in relation to the
発光チップC1(C)は、発光ダイオードLED1〜LED128で構成される発光部102(図4(a)参照)を備える。
そして、発光チップC1(C)は、設定サイリスタS1〜S128(区別しない場合は、設定サイリスタSと表記する。)を備える。発光ダイオードLED1〜LED128及び設定サイリスタS1〜S128は、同じ番号の発光ダイオードLEDと設定サイリスタSとが直列接続されている。
なお、後述する図6(b)に示すように、基板80上に列状に配列された設定サイリスタS上に発光ダイオードLEDが積層されている。よって、発光ダイオードLED1〜LED128も列状に配列されている。
The light-emitting chip C1 (C) includes a light-emitting unit 102 (see FIG. 4A) configured by light-emitting diodes LED1 to LED128.
The light-emitting chip C1 (C) includes setting thyristors S1 to S128 (in the case where they are not distinguished, they are expressed as setting thyristors S). In the light emitting diodes LED1 to LED128 and the setting thyristors S1 to S128, the light emitting diode LED and the setting thyristor S having the same number are connected in series.
As shown in FIG. 6B described later, the light emitting diodes LED are stacked on the setting thyristors S arranged in a line on the
そして、発光チップC1(C)は、発光ダイオードLED1〜LED128、設定サイリスタS1〜S128と同様に列状に配列された転送サイリスタT1〜T128(区別しない場合は、転送サイリスタTと表記する。)を備える。
なお、ここでは転送素子の一例として転送サイリスタTを用いて説明するが、順にオン状態となる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップC1(C)は、転送サイリスタT1〜T128をそれぞれ番号順に2つをペアにして、それぞれのペアの間に結合ダイオードD1〜D127(区別しない場合は、結合ダイオードDと表記する。)を備える。
さらに、発光チップC1(C)は、電源線抵抗Rg1〜Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
The light-emitting chip C1 (C) includes transfer thyristors T1 to T128 arranged in a row like the light-emitting diodes LED1 to LED128 and the setting thyristors S1 to S128 (in the case where they are not distinguished, they are referred to as transfer thyristors T). Prepare.
Here, the transfer thyristor T is used as an example of the transfer element, but other circuit elements may be used as long as the elements are sequentially turned on. For example, a circuit including a shift register and a plurality of transistors is combined. An element may be used.
The light-emitting chip C1 (C) includes two pairs of transfer thyristors T1 to T128 in the order of numbers, and is represented by coupling diodes D1 to D127 (if not distinguished from each other), as coupling diodes D. ).
Further, the light emitting chip C1 (C) includes power supply line resistances Rg1 to Rg128 (in the case of not distinguishing, it is expressed as a power supply line resistance Rg).
また、発光チップC1(C)は、1個のスタートダイオードSDを備える。そして、後述する第1転送信号φ1が送信される第1転送信号線72と第2転送信号φ2が送信される第2転送信号線73とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗R1、R2を備える。
ここでは、設定サイリスタS1〜S128、転送サイリスタT1〜T128、電源線抵抗Rg1〜Rg128、結合ダイオードD1〜D127、スタートダイオードSD、電流制限抵抗R1、R2により転送部101が構成される。
Further, the light emitting chip C1 (C) includes one start diode SD. In order to prevent an excessive current from flowing through a first
Here, the
発光部102の発光ダイオードLED1〜LED128、転送部101の及び設定サイリスタS1〜S128、転送サイリスタT1〜T128は、図5中において、左側から番号順に配列されている。さらに、結合ダイオードD1〜D127、電源線抵抗Rg1〜Rg128も、図中左側から番号順に配列されている。
そして、図5において上から、転送部101、発光部102の順に並べられている。
The light emitting diodes LED1 to LED128 of the
In FIG. 5, the
第1の実施の形態では、発光部102における発光ダイオードLED、転送部101における設定サイリスタS、転送サイリスタT、電源線抵抗Rgはそれぞれ128個とした。なお、結合ダイオードDの数は、転送サイリスタTの数より1少ない127個である。
発光ダイオードLEDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、発光ダイオードLEDの数より多くてもよい。
In the first embodiment, the number of light emitting diodes LED in the
The number of light emitting diodes LED is not limited to the above, and may be a predetermined number. The number of transfer thyristors T may be larger than the number of light emitting diodes LED.
上記の発光ダイオードLEDは、アノード端子(アノード)及びカソード端子(カソード)を備える2端子の半導体素子、サイリスタ(設定サイリスタS、転送サイリスタT)は、アノード端子(アノード)、ゲート端子(ゲート)及びカソード端子(カソード)の3端子を有する半導体素子、結合ダイオードD1及びスタートダイオードSDは、アノード端子(アノード)及びカソード端子(カソード)を備える2端子の半導体素子である。
なお、後述するように、発光ダイオードLED、サイリスタ(設定サイリスタS、転送サイリスタT)、結合ダイオードD1及びスタートダイオードSDは、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内で表記する場合がある。
The light emitting diode LED includes a two-terminal semiconductor element having an anode terminal (anode) and a cathode terminal (cathode), a thyristor (setting thyristor S, transfer thyristor T), an anode terminal (anode), a gate terminal (gate), and The semiconductor element having three terminals of the cathode terminal (cathode), the coupling diode D1, and the start diode SD are two-terminal semiconductor elements having an anode terminal (anode) and a cathode terminal (cathode).
As will be described later, the light-emitting diode LED, thyristor (setting thyristor S, transfer thyristor T), coupling diode D1, and start diode SD may not necessarily include an anode terminal, a gate terminal, and a cathode terminal configured as electrodes. is there. Therefore, hereinafter, the terminal may be abbreviated and indicated in parentheses.
では次に、発光チップC1(C)における各素子の電気的な接続について説明する。
転送サイリスタT、設定サイリスタSのそれぞれのアノードは、発光チップC1(C)の基板80に接続される(アノードコモン)。
そして、これらのアノードは、基板80の裏面に設けられたVsub端子である裏面電極92(後述の図6(b)参照)を介して電源ライン200a(図4(b)参照)に接続される。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
なお、この接続はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性は逆となり、不純物を添加していないイントリンシック(i)型(半絶縁性又は絶縁性)の基板を用いた場合は、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubと接続される端子が設けられる。
Next, electrical connection of each element in the light emitting chip C1 (C) will be described.
The anodes of the transfer thyristor T and the setting thyristor S are connected to the
These anodes are connected to a
This connection is a configuration when a p-
転送サイリスタTの配列に沿って、奇数番号の転送サイリスタT1、T3、…のカソードは、第1転送信号線72に接続されている。そして、第1転送信号線72は、電流制限抵抗R1を介してφ1端子に接続されている。このφ1端子には、第1転送信号ライン201(図4(b)参照)が接続され、転送信号発生部120から第1転送信号φ1が送信される。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
Along with the arrangement of the transfer thyristors T, the cathodes of the odd-numbered transfer thyristors T1, T3,... Are connected to the first
On the other hand, the cathodes of the even-numbered transfer thyristors T2, T4,... Are connected to the second
発光ダイオードLED1〜LED128のカソードは、点灯信号線75に接続されている。点灯信号線75は、φI端子に接続されている。発光チップC1では、φI端子は、発光チップC1(C)の外側に設けられた電流制限抵抗RIを介して点灯信号ライン204−1に接続され、点灯信号発生部140から点灯信号φI1が送信される(図4(b)参照)。点灯信号φI1は、発光ダイオードLED1〜LED128に点灯のための電流を供給する。なお、他の発光チップC2〜C40のφI端子には、それぞれ電流制限抵抗RIを介して点灯信号ライン204−2〜204−40が接続され、点灯信号発生部140から点灯信号φI2〜φI40が送信される(図4(b)参照)。
The cathodes of the light emitting diodes LED <b> 1 to LED <b> 128 are connected to the
転送サイリスタT1〜T128のそれぞれのゲートGt1〜Gt128(区別しない場合は、ゲートGtと表記する。)は、同じ番号の設定ダイオードS1〜S128のゲートGs1〜Gs128(区別しない場合は、ゲートGsと表記する。)に、1対1で接続されている。よって、ゲートGt1〜Gt128とゲートGs1〜Gs128とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートGt1(ゲートGs1)と表記して、電位が同じであることを示す。 The gates Gt1 to Gt128 of the transfer thyristors T1 to T128 (represented as the gate Gt if not distinguished) are represented by the gates Gs1 to Gs128 of the setting diodes S1 to S128 having the same number (represented as the gate Gs if not distinguished). To 1). Therefore, the gates Gt1 to Gt128 and the gates Gs1 to Gs128 have the same number and are electrically at the same potential. Therefore, for example, it is expressed as a gate Gt1 (gate Gs1) and indicates that the potentials are the same.
転送サイリスタT1〜T128のそれぞれのゲートGt1〜Gt128を番号順に2個ずつペアとしたゲートGt間に、結合ダイオードD1〜D127がそれぞれ接続されている。すなわち、結合ダイオードD1〜D127はそれぞれがゲートGt1〜Gt128のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードD1の向きは、ゲートGt1からゲートGt2に向かって電流が流れる方向に接続されている。他の結合ダイオードD2〜D127についても同様である。 Coupling diodes D1 to D127 are respectively connected between the gates Gt in which the gates Gt1 to Gt128 of the transfer thyristors T1 to T128 are paired in order of two numbers. That is, the coupling diodes D1 to D127 are connected in series so as to be sandwiched between the gates Gt1 to Gt128, respectively. The direction of the coupling diode D1 is connected in a direction in which current flows from the gate Gt1 to the gate Gt2. The same applies to the other coupling diodes D2 to D127.
転送サイリスタTのゲートGt(ゲートGs)は、転送サイリスタTのそれぞれに対応して設けられた電源線抵抗Rgを介して、電源線71に接続されている。電源線71はVga端子に接続されている。Vga端子には、電源ライン200b(図4(b)参照)が接続され、電源電位供給部170から電源電位Vgaが供給される。
The gate Gt (gate Gs) of the transfer thyristor T is connected to the
そして、転送サイリスタT1のゲートGt1は、スタートダイオードSDのカソード端子に接続されている。一方、スタートダイオードSDのアノードは、第2転送信号線73に接続されている。
The gate Gt1 of the transfer thyristor T1 is connected to the cathode terminal of the start diode SD. On the other hand, the anode of the start diode SD is connected to the second
図6は、第1の実施の形態に係る発光チップCの平面レイアウト図及び断面図の一例である。図6(a)は、発光チップCの平面レイアウト図、図6(b)は、図6(a)のVIB−VIB線での断面図である。ここでは、発光チップCと信号発生回路110との接続関係を示さないので、発光チップC1を例とすることを要しない。よって、発光チップCと表記する。
図6(a)では、発光ダイオードLED1〜LED4、設定サイリスタS1〜S4、転送サイリスタT1〜T4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、基板80の裏面に設けられたVsub端子(裏面電極92)は、基板80の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、基板80の右端部に設けられる。また、スタートダイオードSDは基板80の右端部に設けられてもよい。
FIG. 6 is an example of a plan layout view and a cross-sectional view of the light emitting chip C according to the first embodiment. 6A is a plan layout view of the light-emitting chip C, and FIG. 6B is a cross-sectional view taken along line VIB-VIB in FIG. 6A. Here, since the connection relationship between the light-emitting chip C and the
FIG. 6A shows a portion centering on the light emitting diodes LED1 to LED4, the setting thyristors S1 to S4, and the transfer thyristors T1 to T4. Note that the positions of the terminals (φ1 terminal, φ2 terminal, Vga terminal, φI terminal) are different from those in FIG. A Vsub terminal (back surface electrode 92) provided on the back surface of the
図6(a)のVIB−VIB線での断面図である図6(b)では、図中下より発光ダイオードLED1/設定サイリスタS1、転送サイリスタT1、結合ダイオードD1及び電源線抵抗Rg1が示されている。なお、発光ダイオードLED1と設定サイリスタS1とは積層されている。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。
6B, which is a cross-sectional view taken along line VIB-VIB of FIG. 6A, shows a light emitting diode LED1 / setting thyristor S1, a transfer thyristor T1, a coupling diode D1, and a power supply line resistance Rg1 from the bottom in the figure. ing. The light emitting diode LED1 and the setting thyristor S1 are stacked.
6A and 6B, major elements and terminals are represented by names.
まず、発光チップCの断面構造を、図6(b)により説明する。
p型の基板80(基板80)上に、p型のアノード層81(pアノード層81)、電圧低減層90、n型のゲート層82(nゲート層82)、p型のゲート層83(pゲート層83)及びn型のカソード層84(nカソード層84)が順に設けられている。なお、以下では、( )内の表記を用いる。他の場合も同様とする。
そして、nカソード層84上に、トンネル接合(トンネルダイオード)層85が設けられている。
さらに、トンネル接合層85上に、p型のアノード層86(pアノード層86)、発光層87、n型のカソード層88(nカソード層88)が設けられている。
そして、発光ダイオードLED1上には、発光ダイオードLEDが出射する光に対して透光性の絶縁材料で構成された光出射口保護層89が設けられている。
First, the cross-sectional structure of the light emitting chip C will be described with reference to FIG.
On a p-type substrate 80 (substrate 80), a p-type anode layer 81 (p anode layer 81), a
A tunnel junction (tunnel diode)
Further, a p-type anode layer 86 (p anode layer 86), a
On the light emitting diode LED1, a light emitting port
なお、電圧低減層90は、pアノード層81と同様の不純物濃度のp型として、pアノード層81とともにpアノード層としてもよい。また、電圧低減層90は、nゲート層82と同様の不純物濃度のn型として、nゲート層82とともにnゲート層としてもよい。
ここで、pアノード層81が第1の半導体層の一例、nゲート層82が第2の半導体層の一例、pゲート層83が第3の半導体層の一例、nカソード層84が第4の半導体層の一例である。また、nゲート層82が第1ゲート層の一例、pゲート層83が第2ゲート層の一例である。そして、電圧低減層90がpアノード層に含まれる場合には、電圧低減層90は、第1の半導体層に含まれる。また、電圧低減層90がnゲート層に含まれる場合には、電圧低減層90は、第2の半導体層に含まれる。以下同様である。また、電圧低減層90は、i層であってもよい。
The
Here, the
そして、発光チップCには、図6(b)に示すように、これらのアイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層91が設けられている。そして、これらのアイランドと電源線71、第1転送信号線72、第2転送信号線73、点灯信号線75などの配線とが、保護層91に設けられたスルーホール(図6(a)では○で示す。)を介して接続されている。以下の説明では、保護層91及びスルーホールについての説明を省略する。
Then, as shown in FIG. 6B, the light emitting chip C is provided with a
また、図6(b)に示すように、基板80の裏面にはVsub端子となる裏面電極92が設けられている。
Further, as shown in FIG. 6B, a
pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85、pアノード層86、発光層87、nカソード層88は、それぞれが半導体層であって、エピタキシャル成長により順に積層される。そして、相互に分離された複数のアイランド(島)(後述するアイランド301、302、303、…)になるように、アイランド間の半導体層がエッチング(メサエッチング)により除去されている。なお、pアノード層81は、分離されていても、されていなくともよい。図6(b)では、pアノード層81は、厚さ方向に一部が分離されている。また、pアノード層81が基板80を兼ねてもよい。
The
pアノード層81、電圧低減層90、nゲート層82、pゲート層83及びnカソード層84を用いて、設定サイリスタS、転送サイリスタT、結合ダイオードD、電源線抵抗Rgなど(図6(b)においては、設定サイリスタS1、転送サイリスタT1、結合ダイオードD1、電源線抵抗Rg1)が構成されている。
ここでは、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84の表記は、設定サイリスタS及び転送サイリスタTを構成する場合の機能(働き)に対応させている。すなわち、pアノード層81はアノード、nゲート層82及びpゲート層83はゲート、nカソード層84はカソードとして働く。そして、電圧低減層90は、後述するように、pアノード層81の一部又はnゲート層82の一部として働く。なお、結合ダイオードD、電源線抵抗Rgを構成する場合には、後述するように異なる機能(働き)をする。
Using the
Here, the notations of the
pアノード層86、発光層87、nカソード層88により、発光ダイオードLED(図6(b)においては、発光ダイオードLED1)が構成されている。
そして、pアノード層86、nカソード層88の表記も同様であって、発光ダイオードLEDを構成する場合の機能(働き)に対応させている。すなわち、pアノード層86はアノード、nカソード層88はカソードとして働く。
The
The notation of the
以下に説明するように、複数のアイランドは、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85の一部又は全部、pアノード層86、発光層87、nカソード層88の複数の層の内、一部の層を備えないものを含む。例えば、アイランド302は、トンネル接合層85、pアノード層86、発光層87、nカソード層88を備えない。
また、複数のアイランドは、層の一部を備えていないものを含む。例えば、アイランド302は、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84を備えるが、nカソード層84は、一部のみを備える。
As will be described below, the plurality of islands include
In addition, the plurality of islands include those that do not include part of the layer. For example, the
次に、発光チップCの平面レイアウトを、図6(a)により説明する。
アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。アイランド302には、転送サイリスタT1、結合ダイオードD1が設けられている。アイランド303には、電源線抵抗Rg1が設けられている。アイランド304には、スタートダイオードSDが設けられている。アイランド305には電流制限抵抗R1が、アイランド306には電流制限抵抗R2が設けられている。
そして、発光チップCには、アイランド301、302、303と同様なアイランドが、並列して複数形成されている。これらのアイランドには、設定サイリスタS2、S3、S4、…、発光ダイオードLED2、LED3、LED4、…、転送サイリスタT2、T3、T4、…、結合ダイオードD2、D3、D4、…等が、アイランド301、302、303と同様に設けられている。
Next, the planar layout of the light emitting chip C will be described with reference to FIG.
The
In the light emitting chip C, a plurality of islands similar to the
ここで、図6(a)、(b)により、アイランド301〜アイランド306について詳細に説明する。
図6(a)に示すように、アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。
設定サイリスタS1は、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84から構成されている。そして、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84を除去して露出させたpゲート層83上に設けられたp型のオーミック電極331(pオーミック電極331)をゲートGs1の電極(ゲート端子Gs1と表記することがある。)とする。
Here, the
As shown in FIG. 6A, the
The setting thyristor S1 includes
一方、発光ダイオードLED1は、pアノード層86、発光層87、nカソード層88で構成されている。発光ダイオードLED1は、設定サイリスタS1のnカソード層84上に、トンネル接合層85を介して積み重ねられている。そして、nカソード層88(領域311)上に設けられたn型のオーミック電極321(nオーミック電極321)をカソード電極とする。
なお、pアノード層86には、電流狭窄層86b(後述する図7参照)が含まれている。電流狭窄層86bは、発光ダイオードLEDに流れる電流を、発光ダイオードLEDの中央部に制限するために設けられている。すなわち、発光ダイオードLEDの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードLEDの中央部が電流の流れやすい電流通過部αとなり、周辺部が電流の流れにくい電流阻止部βとなるように、電流狭窄層86bが設けられている。図6(a)の発光ダイオードLED1に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。
発光ダイオードLED1の中央部から光を取り出すために、nオーミック電極321は、中央部を開口とするように、発光ダイオードLED1の周辺部に設けられている。
なお、電流狭窄層86bについては、後述する。
On the other hand, the light emitting diode LED1 is composed of
The
In order to extract light from the central portion of the light emitting diode LED1, the n-
The
電流狭窄層86bを設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
When the
アイランド302には、転送サイリスタT1、結合ダイオードD1が設けられている。
転送サイリスタT1は、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域313)上に設けられたnオーミック電極323をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極323を設けてもよい。そして、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をゲートGt1の端子(ゲート端子Gt1と表記することがある。)とする。
同じく、アイランド302に設けられた結合ダイオードD1は、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域314)上に設けられたnオーミック電極324をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極324を設けてもよい。そして、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をアノード端子とする。ここでは、結合ダイオードD1のアノード端子は、ゲートGt1(ゲート端子Gt1)と同じである。
In the
The transfer thyristor T1 includes
Similarly, the coupling diode D <b> 1 provided on the
アイランド303に設けられた電源線抵抗Rg1は、pゲート層83で構成される。ここでは、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極333とpオーミック電極334との間のpゲート層83を抵抗として設けられている。
The power supply line resistance Rg1 provided on the
アイランド304に設けられたスタートダイオードSDは、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域315)上に設けられたnオーミック電極325をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極325を設けてもよい。そして、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極335をアノード端子とする。
アイランド305に設けられた電流制限抵抗R1、アイランド306に設けられた電流制限抵抗R2は、アイランド303に設けられた電源線抵抗Rg1と同様に設けられ、それぞれが2個のpオーミック電極(符号なし)間のpゲート層83を抵抗とする。
The start diode SD provided on the
The current limiting resistor R1 provided on the
図6(a)において、各素子間の接続関係を説明する。
点灯信号線75は、幹部75aと複数の枝部75bとを備える。幹部75aは発光ダイオードLEDの列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、アイランド301に設けられた発光ダイオードLED1のカソード端子であるnオーミック電極321と接続されている。他の発光ダイオードLEDのカソード端子も同様である。
点灯信号線75は、発光ダイオードLED1側に設けられたφI端子に接続されている。
In FIG. 6A, the connection relationship between each element will be described.
The
The
第1転送信号線72は、アイランド302に設けられた転送サイリスタT1のカソード端子であるnオーミック電極323に接続されている。第1転送信号線72には、アイランド302と同様なアイランドに設けられた、他の奇数番号の転送サイリスタTのカソード端子が接続されている。第1転送信号線72は、アイランド305に設けられた電流制限抵抗R1を介してφ1端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
The first
On the other hand, the second
電源線71は、アイランド303に設けられた電源線抵抗Rg1の一方の端子であるpオーミック電極334に接続されている。他の電源線抵抗Rgの一方の端子も電源線71に接続されている。電源線71は、Vga端子に接続されている。
The
そして、アイランド301に設けられた発光ダイオードLED1のpオーミック電極331(ゲート端子Gs1)は、アイランド302のpオーミック電極332(ゲート端子Gt1)に接続配線76で接続されている。
The p ohmic electrode 331 (gate terminal Gs1) of the light emitting diode LED1 provided on the
そして、pオーミック電極332(ゲート端子Gt1)は、アイランド303のpオーミック電極333(電源線抵抗Rg1の他方の端子)に接続配線77で接続されている。
アイランド302に設けられたnオーミック電極324(結合ダイオードD1のカソード端子)は、隣接する転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続配線79で接続されている。
ここでは説明を省略するが、他の発光ダイオードLED、設定サイリスタS、転送サイリスタT、結合ダイオードD等についても同様である。
The p ohmic electrode 332 (gate terminal Gt1) is connected to the p ohmic electrode 333 (the other terminal of the power supply line resistance Rg1) of the
An n-ohmic electrode 324 (cathode terminal of the coupling diode D1) provided on the
Although not described here, the same applies to other light emitting diodes LED, setting thyristor S, transfer thyristor T, coupling diode D, and the like.
アイランド302のpオーミック電極332(ゲート端子Gt1)は、アイランド304に設けられたnオーミック電極325(スタートダイオードSDのカソード端子)に接続配線78で接続されている。pオーミック電極335(スタートダイオードSDのアノード端子)は、第2転送信号線73に接続されている。
なお、以上の接続・構成はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性が逆となる。また、i型の基板を用いる場合は、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。そして、接続及び構成は、p型の基板80を用いる場合とn型の基板を用いる場合とのどちらかと同様となる。
The p ohmic electrode 332 (gate terminal Gt1) of the
The above connection / configuration is a configuration when a p-
(設定サイリスタSと発光ダイオードLEDとの積層構造)
図7は、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。なお、光出射口保護層89及び保護層91を省略している。以下同様である。
前述したように、設定サイリスタS上にトンネル接合層85を介して発光ダイオードLEDが積層されている。すなわち、設定サイリスタSと発光ダイオードLEDとは直列接続されている。
(Laminated structure of setting thyristor S and light emitting diode LED)
FIG. 7 is an enlarged cross-sectional view of the
As described above, the light emitting diode LED is stacked on the setting thyristor S via the
設定サイリスタSは、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84から構成されている。すなわち、pnpnの4層構造に電圧低減層90が加えられた構造である。
電圧低減層90は、pアノード層81の一部として、pアノード層81と同様の不純物濃度のp型であってもよく、nゲート層82の一部として、nゲート層82と同様の不純物濃度のn型であってもよい。また、電圧低減層90はi層であってもよい。
トンネル接合層85は、n型の不純物(ドーパント)を高濃度に添加(ドープ)したn++層85aと、p型の不純物を高濃度に添加したp++層85bとで構成されている。
発光ダイオードLEDは、pアノード層86、発光層87、nカソード層88で構成されている。なお、発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。なお、発光層87は、i層であってもよい。また、発光層は、量子井戸構造以外であってもよく、例えば、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
そして、pアノード層86は、積層された下側p層86aと電流狭窄層86bと上側p層86cで構成されている。電流狭窄層86bは、電流通過部αと電流阻止部βとで構成されている。図6(a)で示したように、電流通過部αは、発光ダイオードLEDの中央部に、電流阻止部βは、発光ダイオードLEDの周辺部に設けられている。
The setting thyristor S includes
The
The
The light emitting diode LED includes
The
<電圧低減層90>
図8は、サイリスタの構造とサイリスタの特性を説明する図である。図8(a)は、電圧低減層90を備える第1の実施の形態に係るサイリスタの断面図、図8(b)は、電圧低減層90を備えないサイリスタの断面図、図8(c)は、サイリスタ特性である。図8(a)、(b)は、発光ダイオードLEDが積層されていない転送サイリスタTの断面を示している。なお、発光ダイオードLEDが積層された設定サイリスタSも同様の特性を示す。
図8(a)に示すように、第1の実施の形態に係るサイリスタ(転送サイリスタT、設定サイリスタS)は、pアノード層81とnゲート層82との間に、電圧低減層90を備える。なお、電圧低減層90は、pアノード層81と同様な不純物濃度のp型であれば、pアノード層81の一部として働き、nゲート層82と同様な不純物濃度のn型であれば、nゲート層82の一部として働く。電圧低減層90はi層であってもよい。
図8(b)に示すサイリスタは、電圧低減層90を備えない。
<
FIG. 8 is a diagram for explaining the structure of the thyristor and the characteristics of the thyristor. 8A is a cross-sectional view of the thyristor according to the first embodiment including the
As shown in FIG. 8A, the thyristor (transfer thyristor T, setting thyristor S) according to the first embodiment includes a
The thyristor shown in FIG. 8B does not include the
サイリスタにおける立ち上がり電圧Vrは、サイリスタを構成する半導体層におけるもっとも小さいバンドギャップのエネルギ(バンドギャップエネルギ)によって決まる。なお、サイリスタにおける立ち上がり電圧Vrとは、サイリスタのオン状態における電流を、電圧軸に外挿した際の電圧である。
図8(c)に示すように、第1の実施の形態に係るサイリスタでは、pアノード層81、nゲート層82、pゲート層83、nカソード層84に比べ、バンドギャップエネルギが小さい層である電圧低減層90を設けている。よって、第1の実施の形態に係るサイリスタの立ち上がり電圧Vrは、電圧低減層90を備えないサイリスタの立ち上がり電圧Vr′に比べて低い。さらに、電圧低減層90は、一例として、発光層87のバンドギャップよりも小さいバンドギャップを有する層である。第1の実施の形態に係るサイリスタは発光部品として利用されるものではなく、あくまで発光ダイオードLEDなどの発光部品を駆動する駆動回路の一部として機能する。よって、実際に発光する発光部品の発光波長とは無関係にバンドギャップが決められる。そこで、発光層87のバンドギャップよりも小さいバンドギャップを有する電圧低減層90を設けることで、サイリスタの立ち上がり電圧Vrを低減している。これにより、サイリスタおよび発光素子がオンした状態で、サイリスタおよび発光素子にかかる電圧も低減される。
The rising voltage Vr in the thyristor is determined by the smallest band gap energy (band gap energy) in the semiconductor layer constituting the thyristor. The rising voltage Vr in the thyristor is a voltage when the current in the ON state of the thyristor is extrapolated to the voltage axis.
As shown in FIG. 8C, the thyristor according to the first embodiment is a layer having a smaller band gap energy than the
図9は、半導体層を構成する材料のバンドギャップエネルギを説明する図である。
GaAsの格子定数は、約5.65Åである。AlAsの格子定数は、約5.66Åである。よって、この格子定数に近い材料は、GaAs基板に対してエピタキシャル成長しうる。例えば、GaAsとAlAsとの化合物であるAlGaAsやGeは、GaAs基板に対してエピタキシャル成長しうる。
また、InPの格子定数は、約5.87Åである。この格子定数に近い材料は、InP基板に対してエピタキシャル成長しうる。
また、GaNの格子定数は、成長面によって異なるが、a面が3.19Å、c面が5.17Åである。この格子定数に近い材料はGaN基板に対してエピタキシャル成長しうる。
FIG. 9 is a diagram for explaining the band gap energy of the material constituting the semiconductor layer.
The lattice constant of GaAs is about 5.65Å. The lattice constant of AlAs is about 5.66Å. Therefore, a material close to this lattice constant can be epitaxially grown on the GaAs substrate. For example, AlGaAs or Ge, which is a compound of GaAs and AlAs, can be epitaxially grown on a GaAs substrate.
The lattice constant of InP is about 5.875. A material close to this lattice constant can be epitaxially grown on the InP substrate.
The lattice constant of GaN varies depending on the growth surface, but is 3.19 mm for the a-plane and 5.17 mm for the c-plane. A material close to this lattice constant can be epitaxially grown on the GaN substrate.
そして、GaAs、InP及びGaNに対して、サイリスタの立ち上がり電圧が小さくなるバンドギャップエネルギは、図9に網点で示す範囲の材料である。つまり、網点で示す範囲の材料を、サイリスタを構成する層として用いると、サイリスタの立ち上がり電圧Vrが、網点で示す領域の材料のバンドギャップエネルギになる。
例えば、GaAsのバンドギャップエネルギは、約1.43eVである。よって、電圧低減層90を用いないと、サイリスタの立ち上がり電圧Vrは、約1.43Vとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Vrは、0V超且つ1.43V未満としうる(0V<Vr<1.43V)。
これにより、サイリスタがオン状態にある時の、電力消費が低減される。
The band gap energy at which the rising voltage of the thyristor becomes smaller than that of GaAs, InP, and GaN is a material in a range indicated by a halftone dot in FIG. That is, when a material in the range indicated by the halftone dots is used as a layer constituting the thyristor, the rising voltage Vr of the thyristor becomes the band gap energy of the material in the region indicated by the halftone dots.
For example, the band gap energy of GaAs is about 1.43 eV. Therefore, if the
This reduces power consumption when the thyristor is in the on state.
網点で示す範囲の材料としては、GaAsに対してバンドギャップエネルギが約0.67eVのGeがある。また、InPに対してバンドギャップエネルギが約0.36eVのInAsがある。また、GaAs基板又はInP基板に対して、GaAsとInPとの化合物、InNとInSbとの化合物、InNとInAsとの化合物などにおいて、バンドギャップエネルギが、小さい材料を用いうる。特に、GaInNAsをベースとした混合化合物が適している。これらに、Al、Ga、As、P、Sbなどが含まれてもよい。また、GaNに対してはGaNPが電圧低減層90となりうる。他にも、(1)メタモリフィック成長などによるInN層、InGaN層、(2)InN、InGaN、InNAs、InNSbからなる量子ドット、(3)GaNの格子定数(a面)の2倍に相当するInAsSb層などを電圧低減層90として導入しうる。これらに、Al、Ga、N、As、P、Sbなどが含まれてよい。
As a material in a range indicated by a halftone dot, there is Ge having a band gap energy of about 0.67 eV with respect to GaAs. Further, there is InAs having a band gap energy of about 0.36 eV with respect to InP. In addition, a material having a small band gap energy can be used for a GaAs and InP substrate, a compound of GaAs and InP, a compound of InN and InSb, a compound of InN and InAs, and the like. In particular, mixed compounds based on GaInNAs are suitable. These may include Al, Ga, As, P, Sb, and the like. Further, for GaN, GANP can be the
ここでは、サイリスタの立ち上がり電圧Vr、Vr′で説明したが、サイリスタがオン状態を維持する最小の電圧である保持電圧Vh、Vh′やオン状態のサイリスタに印加される電圧も同様である(図8(c)参照)。 Here, the rising voltages Vr and Vr ′ of the thyristor have been described, but the same applies to the holding voltages Vh and Vh ′ which are the minimum voltages for maintaining the thyristor in the on state and the voltage applied to the thyristor in the on state (FIG. 8 (c)).
一方、サイリスタのスイッチング電圧Vsは、逆バイアスになった半導体層の空乏層で決まる。よって、電圧低減層90は、サイリスタのスイッチング電圧Vsに及ぼす影響が小さい。
On the other hand, the switching voltage Vs of the thyristor is determined by the depletion layer of the semiconductor layer that is reverse-biased. Therefore, the
すなわち、電圧低減層90は、サイリスタのスイッチング電圧Vsを維持しつつ、立ち上がり電圧Vrを低下させる。これにより、オン状態のサイリスタに印加される電圧が低減され、消費電力が低減される。サイリスタのスイッチング電圧Vsはpアノード層81、nゲート層82、pゲート層83、nカソード層84の材料や不純物濃度等を調整することで任意の値に設定される。ただし、電圧低減層90の挿入位置によってスイッチング電圧Vsは変化する。
That is, the
<トンネル接合層85>
図10は、設定サイリスタSと発光ダイオードLEDとの積層構造をさらに説明する図である。図10(a)は、設定サイリスタSと発光ダイオードLEDとの積層構造における模式的なエネルギーバンド図、図10(b)は、トンネル接合層85の逆バイアス状態におけるエネルギーバンド図、図10(c)は、トンネル接合層85の電流電圧特性を示す。
図10(a)のエネルギーバンド図に示すように、図7のnオーミック電極321と裏面電極92との間に、発光ダイオードLED及び設定サイリスタSが順バイアスになるように電圧を印加すると、トンネル接合層85のn++層85aとp++層85bとの間が逆バイアスになる。
<
FIG. 10 is a diagram for further explaining the laminated structure of the setting thyristor S and the light emitting diode LED. FIG. 10A is a schematic energy band diagram in the stacked structure of the setting thyristor S and the light emitting diode LED, FIG. 10B is an energy band diagram in the reverse bias state of the
As shown in the energy band diagram of FIG. 10A, when a voltage is applied between the n-
トンネル接合層85(トンネル接合)は、n型の不純物を高濃度に添加したn++層85aと、p型の不純物を高濃度に添加したp++層85bとの接合である。このため、空乏領域の幅が狭く、順バイアスされると、n++層85a側の伝導帯(コンダクションバンド)からp++層85b側の価電子帯(バレンスバンド)に電子がトンネルする。この際、負性抵抗特性が表れる。
一方、図10(b)に示すように、トンネル接合層85(トンネル接合)は、逆バイアス(−V)されると、p++層85b側の価電子帯(バレンスバンド)の電位Evが、n++層85a側の伝導帯(コンダクションバンド)の電位Ecより上になる。そして、p++層85bの価電子帯(バレンスバンド)から、n++層85a側の伝導帯(コンダクションバンド)に電子がトンネルする。そして、逆バイアス電圧(−V)が増加するほど、電子がトンネルしやすくなる。すなわち、図10(c)に示すように、トンネル接合層85(トンネル接合)は、逆バイアスにおいて、電流が流れやすい。
The tunnel junction layer 85 (tunnel junction) is a junction between an n ++ layer 85a to which n-type impurities are added at a high concentration and a p ++ layer 85b to which p-type impurities are added at a high concentration. Therefore, when the width of the depletion region is narrow and forward biased, electrons tunnel from the conduction band (conduction band) on the n ++ layer 85a side to the valence band (valence band) on the p ++ layer 85b side. At this time, negative resistance characteristics appear.
On the other hand, as shown in FIG. 10B, when the tunnel junction layer 85 (tunnel junction) is reverse-biased (−V), the potential Ev of the valence band (valence band) on the p ++ layer 85b side is It becomes higher than the potential Ec of the conduction band (conduction band) on the n ++ layer 85a side. Then, electrons tunnel from the valence band (valence band) of the p ++ layer 85b to the conduction band (conduction band) on the n ++ layer 85a side. As the reverse bias voltage (−V) increases, electrons are more likely to tunnel. That is, as shown in FIG. 10C, the tunnel junction layer 85 (tunnel junction) tends to flow current in reverse bias.
よって、図10(a)に示すように、設定サイリスタSがターンオンすると、トンネル接合層85が逆バイアスであっても、設定サイリスタSと発光ダイオードLEDとの間で電流が流れる。これにより、発光ダイオードLEDが発光(点灯)する。
ここでは、設定サイリスタSは、接続された転送サイリスタTがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φIが「L」になると、設定サイリスタSがターンオンしてオン状態になるとともに、発光ダイオードLEDを点灯させる(点灯を設定する)。よって、本明細書では、「設定サイリスタ」と表記する。
Therefore, as shown in FIG. 10A, when the setting thyristor S is turned on, a current flows between the setting thyristor S and the light emitting diode LED even if the
Here, the setting thyristor S is in a state where it can transition to the on state when the connected transfer thyristor T is turned on and turned on. When the lighting signal φI becomes “L”, the setting thyristor S is turned on and turned on, and the light emitting diode LED is turned on (lighting is set). Therefore, in this specification, it is expressed as “setting thyristor”.
<サイリスタ>
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層81、pゲート層83)、n型の半導体層(nゲート層82、nカソード層84)、Ge又はGeを含む電圧低減層90が、基板80上に積層して構成されている。前述したように、電圧低減層90は、p型又はn型として働く。ここでは、一例として、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとする。
<Thyristor>
Next, the basic operation of the thyristor (transfer thyristor T, setting thyristor S) will be described. As described above, the thyristor is a semiconductor element having three terminals of an anode terminal (anode), a cathode terminal (cathode), and a gate terminal (gate). For example, a p-type semiconductor layer made of GaAs, GaAlAs, AlAs or the like. (
そして、一例として、オン状態のサイリスタのカソードとアノードとの間の電圧は、電圧低減層90により、pn接合の順方向電位Vd(1.5V)より小さい1Vであるとして説明する。なお、電圧低減層90を備えない場合は、オン状態のサイリスタのカソードとアノードとの間の電圧は、pn接合の順方向電位Vd(1.5V)となる。以下の説明では、電圧低減層90を備えることで、オン状態のサイリスタのカソードとアノードとの間の電圧は、0.5V小さい。なお、用いる電圧低減層90により、オン状態のサイリスタのカソードとアノードとの間の電圧は決まる。
As an example, the voltage between the cathode and the anode of the on-state thyristor is assumed to be 1 V, which is lower than the forward potential Vd (1.5 V) of the pn junction by the
さらに、一例として、Vsub端子である裏面電極92(図5、図6参照)に供給される基準電位Vsubをハイレベルの電位(以下では「H」と表記する。)として0V、Vga端子に供給される電源電位Vgaをローレベルの電位(以下では「L」と表記する。)として−3.3Vとして説明する。
サイリスタのアノードは、裏面電極92に供給される基準電位Vsub(「H」(0V))である。
Further, as an example, the reference potential Vsub supplied to the back electrode 92 (see FIGS. 5 and 6), which is the Vsub terminal, is supplied to the 0 V and Vga terminals as a high level potential (hereinafter referred to as “H”). The power supply potential Vga will be described as −3.3 V as a low level potential (hereinafter referred to as “L”).
The anode of the thyristor is a reference potential Vsub (“H” (0 V)) supplied to the
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位(絶対値が大きい負の電位)がカソードに印加されるとオン状態に移行(ターンオン)する。ここで、サイリスタのしきい電圧は、ゲートの電位からpn接合の順方向電位Vd(1.5V)を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードを基準電位Vsub(「H」(0V))に設定しているので、ゲートは、0V(「H」)になるとする。また、オン状態のサイリスタのカソードは、−1Vとなる。
An off-state thyristor in which no current flows between the anode and the cathode is turned on (turned on) when a potential lower than the threshold voltage (a negative potential having a large absolute value) is applied to the cathode. Here, the threshold voltage of the thyristor is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potential of the gate.
When turned on, the gate of the thyristor becomes a potential close to the potential of the anode terminal. Here, since the anode is set to the reference potential Vsub (“H” (0 V)), the gate is assumed to be 0 V (“H”). The cathode of the thyristor in the on state is -1V.
オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位(上記の−1Vに近い電位)より高い電位(絶対値が小さい負の電位、0V又は正の電位)になると、オフ状態に移行(ターンオフ)する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位(絶対値が大きい負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
An on-state thyristor is turned off when the cathode is at a higher potential (a negative potential with a small absolute value, 0 V or a positive potential) than the potential necessary to maintain the on-state (the potential close to -1V described above). Enter state (turn off).
On the other hand, a potential lower than the potential necessary for maintaining the on state (a negative potential having a large absolute value) is continuously applied to the cathode of the on thyristor, and the current that can maintain the on state (sustain current). Is supplied, the thyristor remains on.
なお、設定サイリスタSは、発光ダイオードLEDと積層され、直列接続されている。よって、設定サイリスタSのカソード(nカソード層84)に印加される電圧は、点灯信号φIの電位が設定サイリスタSと発光ダイオードLEDとで分圧された電圧となる。ここでは、設定サイリスタSがオフ状態である場合、設定サイリスタSに−3.3Vが印加されるとして説明する。発光ダイオードLEDを点灯させる際に印加される点灯信号φI(後述する「Lo」)は、例えば−5Vとする。これにより、発光ダイオードLEDのアノードとカソードとの間には、1.7Vが印加される。以下では、発光ダイオードLEDに印加される電圧は仮に−1.7Vとして説明する。発光波長や発光量によって発光ダイオードLEDに印加される電圧を変える必要があるが、その際はφI端子に供給される点灯信号φI(「Lo」)を調整すればよい。 The setting thyristor S is stacked with the light emitting diode LED and connected in series. Therefore, the voltage applied to the cathode (n cathode layer 84) of the setting thyristor S is a voltage obtained by dividing the potential of the lighting signal φI by the setting thyristor S and the light emitting diode LED. Here, it is assumed that −3.3 V is applied to the setting thyristor S when the setting thyristor S is in the OFF state. A lighting signal φI (“Lo”, which will be described later) applied when the light emitting diode LED is turned on is set to −5 V, for example. Thereby, 1.7V is applied between the anode and cathode of light emitting diode LED. Hereinafter, the voltage applied to the light emitting diode LED is assumed to be −1.7 V. Although it is necessary to change the voltage applied to the light emitting diode LED according to the light emission wavelength and the light emission amount, the lighting signal φI (“Lo”) supplied to the φI terminal may be adjusted.
なお、サイリスタのnゲート層82とpゲート層83とはGaAsなどの半導体で構成されるので、オン状態においてnゲート層82とpゲート層83との間で発光することがある。なお、サイリスタが出射する光の量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。よって、サイリスタからの発光を利用しない場合、例えば、転送サイリスタTでは、カソードの面積を小さくしたり、電極(転送サイリスタT1のnオーミック電極323)などで遮光したりすることにより、不要な光を抑制するようにしてもよい。
Since the
(発光装置65の動作)
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1〜C40を備える(図3、4参照)。
発光チップC1〜C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図11は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図11では、発光チップC1の発光ダイオードLED1〜LED5の5個の発光ダイオードLEDの点灯又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図9では、発光チップC1の発光ダイオードLED1、LED2、LED3、LED5を点灯させ、発光ダイオードLED4を消灯(非点灯)としている。
(Operation of the light emitting device 65)
Next, the operation of the
As described above, the
Since the light emitting chips C1 to C40 are driven in parallel, it is sufficient to describe the operation of the light emitting chip C1.
<Timing chart>
FIG. 11 is a timing chart for explaining operations of the
FIG. 11 shows a timing chart of a part that controls lighting (noted as lighting control) of the five light emitting diodes LED1 to LED5 of the light emitting chip C1. In FIG. 9, the light emitting diodes LED1, LED2, LED3, and LED5 of the light emitting chip C1 are turned on, and the light emitting diode LED4 is turned off (not lit).
図11において、時刻aから時刻kへとアルファベット順に時刻が経過するとする。発光ダイオードLED1は、期間T(1)において、発光ダイオードLED2は、期間T(2)において、発光ダイオードLED3は、期間T(3)において、発光ダイオードLED4は、期間T(4)において点灯又は非点灯の制御(点灯制御)がされる。以下、同様にして番号が5以上の発光ダイオードLEDが点灯制御される。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
In FIG. 11, it is assumed that time elapses in alphabetical order from time a to time k. The light emitting diode LED1 is turned on or off in the period T (1), the light emitting diode LED2 is turned on in the period T (2), the light emitting diode LED3 is turned on in the period T (3), and the light emitting diode LED4 is turned on or off in the period T (4). Lighting control (lighting control) is performed. Thereafter, lighting control of the light emitting diodes LED having a number of 5 or more is similarly performed.
Here, the periods T (1), T (2), T (3),... Have the same length, and are referred to as the period T when they are not distinguished from each other.
φ1端子(図5、図6参照)に送信される第1転送信号φ1及びφ2端子(図5、図6参照)に送信される第2転送信号φ2は、「H」(0V)と「L」(−3.3V)との2つの電位を有する信号である。そして、第1転送信号φ1及び第2転送信号φ2は、連続する2つの期間T(例えば、期間T(1)と期間T(2))を単位として波形が繰り返される。
以下では、「H」(0V)及び「L」(−3.3V)を、「H」及び「L」と省略する場合がある。
The first transfer signal φ1 transmitted to the φ1 terminal (see FIGS. 5 and 6) and the second transfer signal φ2 transmitted to the φ2 terminal (see FIGS. 5 and 6) are “H” (0 V) and “L”. ”(−3.3 V). The waveforms of the first transfer signal φ1 and the second transfer signal φ2 are repeated in units of two consecutive periods T (for example, the period T (1) and the period T (2)).
Hereinafter, “H” (0 V) and “L” (−3.3 V) may be abbreviated as “H” and “L”.
第1転送信号φ1は、期間T(1)の開始時刻bで「H」(0V)から「L」(−3.3V)に移行し、時刻fで「L」から「H」に移行する。そして、期間T(2)の終了時刻iにおいて、「H」から「L」に移行する。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L」(−3.3V)に移行する。そして、期間T(2)の終了時刻iにおいて「L」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
The first transfer signal φ1 shifts from “H” (0V) to “L” (−3.3V) at the start time b of the period T (1), and shifts from “L” to “H” at the time f. . Then, at the end time i of the period T (2), the state shifts from “H” to “L”.
The second transfer signal φ2 is “H” (0 V) at the start time b of the period T (1), and shifts from “H” (0 V) to “L” (−3.3 V) at the time e. Then, “L” is shifted to “H” at the end time i of the period T (2).
Comparing the first transfer signal φ1 and the second transfer signal φ2, the second transfer signal φ2 corresponds to the first transfer signal φ1 shifted after the period T on the time axis. On the other hand, in the second transfer signal φ2, in the period T (1), the waveform indicated by the broken line and the waveform in the period T (2) are repeated after the period T (3). The waveform of the period T (1) of the second transfer signal φ2 is different from that after the period T (3) because the period T (1) is a period during which the
第1転送信号φ1と第2転送信号φ2との一組の転送信号は、後述するように、転送サイリスタTのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタTと同じ番号の発光ダイオードLEDを、点灯又は非点灯の制御(点灯制御)の対象として指定する。 As will be described later, a set of transfer signals of the first transfer signal φ1 and the second transfer signal φ2 propagates the ON state of the transfer thyristor T in the order of numbers, thereby emitting light having the same number as the transfer thyristor T in the ON state. The diode LED is designated as a target for lighting or non-lighting control (lighting control).
次に、発光チップC1のφI端子に送信される点灯信号φI1について説明する。なお、他の発光チップC2〜C40には、それぞれ点灯信号φI2〜φI40が送信される。点灯信号φI1は、「H」(0V)と「Lo」(−5V)との2つの電位を有する信号である。
ここでは、発光チップC1の発光ダイオードLED1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「L」(−3.3V)に移行する。そして、時刻dで「L」から「H」に移行し、時刻eにおいて「H」を維持する。
Next, the lighting signal φI1 transmitted to the φI terminal of the light emitting chip C1 will be described. Note that lighting signals φI2 to φI40 are transmitted to the other light emitting chips C2 to C40, respectively. The lighting signal φI1 is a signal having two potentials of “H” (0 V) and “Lo” (−5 V).
Here, the lighting signal φI1 will be described in the lighting control period T (1) for the light emitting diode LED1 of the light emitting chip C1. The lighting signal φI1 is “H” (0V) at the start time b of the period T (1), and shifts from “H” (0V) to “L” (−3.3V) at the time c. Then, “L” is shifted to “H” at time d, and “H” is maintained at time e.
図4、図5を参照しつつ、図11に示したタイミングチャートにしたがって、発光装置65及び発光チップC1の動作を説明する。なお、以下では、発光ダイオードLED1、LED2を点灯制御する期間T(1)、T(2)について説明する。
(1)時刻a
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L」(−3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1〜C40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vgaの「L」(−3.3V)になり、発光チップC1〜C40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれの電源線71は「L」になる(図5参照)。
The operations of the
(1) Time a
<
At time a, the reference
そして、信号発生回路110の転送信号発生部120は第1転送信号φ1、第2転送信号φ2をそれぞれ「H」(0V)に設定する。すると、第1転送信号ライン201及び第2転送信号ライン202が「H」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれのφ1端子及びφ2端子が「H」になる。電流制限抵抗R1を介してφ1端子に接続されている第1転送信号線72の電位も「H」になり、電流制限抵抗R2を介してφ1端子に接続されている第2転送信号線73も「H」になる(図5参照)。
Then, the transfer
さらに、信号発生回路110の点灯信号発生部140は、点灯信号φI1〜φI40をそれぞれ「H」(0V)に設定する。すると、点灯信号ライン204−1〜204−40が「H」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれのφI端子が、電流制限抵抗RIを介して「H」になり、φI端子に接続された点灯信号線75も「H」(0V)になる(図5参照)。
Further, the
<発光チップC1>
転送サイリスタT、設定サイリスタSのアノード端子はVsub端子に接続されているので、「H」に設定される。
<Light emitting chip C1>
Since the anode terminals of the transfer thyristor T and the setting thyristor S are connected to the Vsub terminal, they are set to “H”.
奇数番号の転送サイリスタT1、T3、T5、…のそれぞれのカソードは、第1転送信号線72に接続され、「H」(0V)に設定されている。偶数番号の転送サイリスタT2、T4、T6、…のそれぞれのカソードは、第2転送信号線73に接続され、「H」に設定されている。よって、転送サイリスタTは、アノード及びカソードがともに「H」であるためオフ状態にある。
The cathodes of the odd-numbered transfer thyristors T1, T3, T5,... Are connected to the first
発光ダイオードLEDのカソード端子は、「H」(0V)の点灯信号線75に接続されている。すなわち、発光ダイオードLEDと設定サイリスタSとは、トンネル接合層85を介して、直列接続されている。発光ダイオードLEDのカソードは「H」、設定サイリスタSのアノードは「H」であるので、発光ダイオードLED及び設定サイリスタSは、オフ状態にある。
The cathode terminal of the light emitting diode LED is connected to the
ゲートGt1は、前述したように、スタートダイオードSDのカソードに接続されている。ゲートGt1は、電源線抵抗Rg1を介して、電源電位Vga(「L」(−3.3V))の電源線71に接続されている。そして、スタートダイオードSDのアノード端子は第2転送信号線73に接続され、電流制限抵抗R2を介して、「H」(0V)のφ2端子に接続されている。よって、スタートダイオードSDは順バイアスであり、スタートダイオードSDのカソード(ゲートGt1)は、スタートダイオードSDのアノードの電位(「H」(0V))からpn接合の順方向電位Vd(1.5V)を引いた値(−1.5V)になる。また、ゲートGt1が−1.5Vになると、結合ダイオードD1は、アノード(ゲートGt1)が−1.5Vで、カソードが電源線抵抗Rg2を介して電源線71(「L」(−3.3V))に接続されているので、順バイアスになる。よって、ゲートGt2の電位は、ゲートGt1の電位(−1.5V)からpn接合の順方向電位Vd(1.5V)を引いた−3Vになる。しかし、3以上の番号のゲートGtには、スタートダイオードSDのアノードが「H」(0V)であることの影響は及ばず、これらのゲートGtの電位は、電源線71の電位である「L」(−3.3V)になっている。
As described above, the gate Gt1 is connected to the cathode of the start diode SD. The gate Gt1 is connected to the
なお、ゲートGtはゲートGsであるので、ゲートGsの電位は、ゲートGtの電位と同じである。よって、転送サイリスタT、設定サイリスタSのしきい電圧は、ゲートGt、Gsの電位からpn接合の順方向電位Vd(1.5V)を引いた値となる。すなわち、転送サイリスタT1、設定サイリスタS1のしきい電圧は−3V、転送サイリスタT2、設定サイリスタS2のしきい電圧は−4.5V、番号が3以上の転送サイリスタT、設定サイリスタSのしきい電圧は−4.8Vとなっている。 Since the gate Gt is the gate Gs, the potential of the gate Gs is the same as the potential of the gate Gt. Therefore, the threshold voltage of the transfer thyristor T and the setting thyristor S is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potentials of the gates Gt and Gs. That is, the threshold voltage of the transfer thyristor T1 and the setting thyristor S1 is −3 V, the threshold voltage of the transfer thyristor T2 and the setting thyristor S2 is −4.5 V, the threshold voltage of the transfer thyristor T and the setting thyristor S having a number of 3 or more. Is -4.8V.
(2)時刻b
図11に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。しかし、第1転送信号線72にカソード端子が接続された、番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が−4.8Vであるのでターンオンできない。一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、アノードの電位(「H」(0V))から−1Vになる。
(2) Time b
At time b shown in FIG. 11, the first transfer signal φ1 shifts from “H” (0V) to “L” (−3.3V). As a result, the
When the first transfer signal φ1 shifts from “H” to “L”, the potential of the first
When the transfer thyristor T1 is turned on, the potential of the first
転送サイリスタT1がターンオンすると、ゲートGt1/Gs1の電位は、転送サイリスタT1のアノードの電位である「H」(0V)になる。そして、ゲートGt2(ゲートGs2)の電位が−1.5V、ゲートGt3(ゲートGs3)の電位が−3V、番号が4以上のゲートGt(ゲートGl)の電位が「L」になる。
これにより、設定サイリスタS1のしきい電圧が−1.5V、転送サイリスタT2、設定サイリスタS2のしきい電圧が−3V、転送サイリスタT3、設定サイリスタS3のしきい電圧が−4.5V、番号が4以上の転送サイリスタT、設定サイリスタSのしきい電圧が−4.8Vになる。
しかし、第1転送信号線72は、オン状態の転送サイリスタT1により−1Vになっているので、オフ状態の奇数番号の転送サイリスタTはターンオンしない。第2転送信号線73は、「H」(0V)であるので、偶数番号の転送サイリスタTはターンオンしない。点灯信号線75は「H」(0V)であるので、いずれの発光ダイオードLEDも点灯しない。
When the transfer thyristor T1 is turned on, the potential of the gate Gt1 / Gs1 becomes “H” (0 V) that is the potential of the anode of the transfer thyristor T1. Then, the potential of the gate Gt2 (gate Gs2) is −1.5 V, the potential of the gate Gt3 (gate Gs3) is −3 V, and the potential of the gate Gt (gate Gl) having a number of 4 or more is “L”.
Accordingly, the threshold voltage of the setting thyristor S1 is −1.5V, the threshold voltage of the transfer thyristor T2, the setting thyristor S2 is −3V, the threshold voltage of the transfer thyristor T3 and the setting thyristor S3 is −4.5V, and the number is The threshold voltage of four or more transfer thyristors T and setting thyristors S becomes −4.8V.
However, since the first
時刻bの直後(ここでは、時刻bにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。)において、転送サイリスタT1がオン状態にあって、他の転送サイリスタT、設定サイリスタS、発光ダイオードLEDはオフ状態にある。 Immediately after time b (in this case, when the thyristor or the like is changed due to a change in the signal potential at time b and then enters a steady state), the transfer thyristor T1 is in the on state, The transfer thyristor T, the setting thyristor S, and the light emitting diode LED are in the off state.
(3)時刻c
時刻cにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行する。
点灯信号φI1が「H」から「Lo」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「Lo」(−5V)に移行する。すると、設定サイリスタSのアノードとカソードとの間に分圧される電圧が−3.3Vになる。すると、しきい電圧が−1.5Vである設定サイリスタS1がターンオンして、発光ダイオードLED1が点灯(発光)する。これにより、設定サイリスタS1のアノードとカソードとの間の電圧が−1Vとなるため、点灯信号線75の電位が−2.7Vに近い電位になる。なお、設定サイリスタS2はしきい電圧が−3Vであるが、設定サイリスタS2にかかる電圧は、発光ダイオードLEDに印加される電圧1.7Vを−2.7Vに足した−1Vになるので、設定サイリスタS2はターンオンしない。
時刻cの直後において、転送サイリスタT1、設定サイリスタS1がオン状態にあって、発光ダイオードLED1が点灯(発光)している。
(3) Time c
At time c, the lighting signal φI1 shifts from “H” (0 V) to “Lo” (−5 V).
When the lighting signal φI1 shifts from “H” to “Lo”, the
Immediately after time c, the transfer thyristor T1 and the setting thyristor S1 are in the on state, and the light emitting diode LED1 is lit (lights on).
(4)時刻d
時刻dにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行する。
点灯信号φI1が「Lo」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が−2.7Vから「H」(0V)に移行する。すると、発光ダイオードLED1のカソード及び設定サイリスタS1のアノードとがともに「H」になるので設定サイリスタS1がターンオフするとともに、発光ダイオードLED1が消灯する(非点灯になる)。発光ダイオードLED1の点灯期間は、点灯信号φI1が「H」から「Lo」に移行した時刻cから、点灯信号φI1が「Lo」から「H」に移行する時刻dまでの、点灯信号φI1が「Lo」(−5V)である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
(4) Time d
At time d, the lighting signal φI1 shifts from “Lo” (−5V) to “H” (0V).
When the lighting signal φI1 shifts from “Lo” to “H”, the potential of the
Immediately after time d, the transfer thyristor T1 is in the ON state.
(5)時刻e
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L」(−3.3V)に移行する。ここで、発光ダイオードLED1を点灯制御する期間T(1)が終了し、発光ダイオードLED2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が−1Vに移行する。前述したように、転送サイリスタT2は、しきい電圧が−3Vになっているので、ターンオンする。これにより、ゲート端子Gt2(ゲート端子Gs2)の電位が「H」(0V)、ゲートGt3(ゲートGs3)の電位が−1.5V、ゲートGt4(ゲートGs4)の電位が−3Vになる。そして、番号が5以上のゲートGt(ゲートGs)の電位が−3.3Vになる。
時刻eの直後において、転送サイリスタT1、T2がオン状態にある。
(5) Time e
At time e, the second transfer signal φ2 shifts from “H” (0 V) to “L” (−3.3 V). Here, the period T (1) for controlling the lighting of the light emitting diode LED1 ends, and the period T (2) for controlling the lighting of the light emitting diode LED2 starts.
When the second transfer signal φ2 shifts from “H” to “L”, the potential of the second
Immediately after time e, the transfer thyristors T1 and T2 are in the on state.
(6)時刻f
時刻fにおいて、第1転送信号φ1が−1Vから「H」(0V)に移行する。
第1転送信号φ1が−1Vから「H」に移行すると、φ1端子を介して第1転送信号線72の電位が−1Vから「H」に移行する。すると、オン状態の転送サイリスタT1は、アノードとカソードとがともに「H」になって、ターンオフする。すると、ゲートGt1(ゲートGs1)の電位は、電源線抵抗Rg1を介して、電源線71の電源電位Vga(「L」(−3.3V))に向かって変化する。これにより、結合ダイオードD1が電流の流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲートGt2(ゲートGs2)が「H」(0V)である影響は、ゲートGt1(ゲートGs1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDで接続されたゲートGtを有する転送サイリスタTは、しきい電圧が−4.8Vになって、「L」(−3.3V)の第1転送信号φ1又は第2転送信号φ2ではターンオンしなくなる。
時刻fの直後において、転送サイリスタT2がオン状態にある。
(6) Time f
At time f, the first transfer signal φ1 shifts from −1V to “H” (0V).
When the first transfer signal φ1 shifts from −1V to “H”, the potential of the first
Immediately after time f, the transfer thyristor T2 is in the ON state.
(7)その他
時刻gにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行すると、時刻cでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS1がターンオンして、発光ダイオードLED2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行すると、時刻dでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS2がターンオフして、発光ダイオードLED2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L」(−3.3V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−3Vの転送サイリスタT3がターンオンする。時刻iで、発光ダイオードLED2を点灯制御する期間T(2)が終了し、発光ダイオードLED3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
(7) Others When the lighting signal φI1 shifts from “H” (0 V) to “Lo” (−5 V) at time g, the setting thyristor S1 is turned on similarly to the setting thyristor S1 and the light emitting diode LED1 at time c. Then, the light emitting diode LED2 is turned on (emits light).
At time h, when the lighting signal φI1 shifts from “Lo” (−5V) to “H” (0V), the setting thyristor S2 is turned off in the same manner as the setting thyristor S1 and the light emitting diode LED1 at time d. The light emitting diode LED2 is turned off.
Further, when the first transfer signal φ1 shifts from “H” (0V) to “L” (−3.3V) at time i, similarly to the transfer thyristor T1 at time b or the transfer thyristor T2 at time e. The transfer thyristor T3 having a threshold voltage of -3V is turned on. At time i, the period T (2) for controlling the lighting of the light emitting diode LED2 ends, and the period T (3) for controlling the lighting of the light emitting diode LED3 starts.
Thereafter, the above description is repeated.
なお、発光ダイオードLEDを点灯(発光)させないで、消灯(非点灯)のままとするときは、図11の発光ダイオードLED4を点灯制御する期間T(4)における時刻jから時刻kに示す点灯信号φI1のように、点灯信号φIを「H」(0V)のままとすればよい。このようにすることで、設定サイリスタS4のしきい電圧が−1.5Vであっても、設定サイリスタS4はターンオンせず、発光ダイオードLED4は消灯(非点灯)のままとなる。 When the light emitting diode LED is not turned on (emitted) but remains turned off (not lit), the lighting signal shown from time j to time k in the period T (4) for controlling the lighting of the light emitting diode LED4 in FIG. As with φI1, the lighting signal φI may remain “H” (0 V). By doing in this way, even if the threshold voltage of the setting thyristor S4 is −1.5 V, the setting thyristor S4 is not turned on, and the light emitting diode LED4 remains off (not lit).
以上説明したように、転送サイリスタTのゲート端子Gtは結合ダイオードDによって相互に接続されている。よって、ゲートGtの電位が変化すると、電位が変化したゲートGtに、順バイアスの結合ダイオードDを介して接続されたゲートGtの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタTのしきい電圧が変化する。転送サイリスタTは、しきい電圧が「L」(−3.3V)より高い(絶対値が小さい負の値)と、第1転送信号φ1又は第2転送信号φ2が「H」(0V)から「L」(−3.3V)に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタTのゲートGtにゲートGsが接続された設定サイリスタSは、しきい電圧が−1.5Vであるので、点灯信号φIが「H」(0V)から「Lo」(−5V)に移行するとターンオンし、設定サイリスタSに直列接続された発光ダイオードLEDが点灯(発光)する。
As described above, the gate terminals Gt of the transfer thyristors T are connected to each other by the coupling diode D. Therefore, when the potential of the gate Gt changes, the potential of the gate Gt connected to the gate Gt whose potential has changed via the forward-biased coupling diode D changes. Then, the threshold voltage of the transfer thyristor T having the gate whose potential has changed changes. When the threshold voltage of the transfer thyristor T is higher than “L” (−3.3 V) (a negative value having a small absolute value), the first transfer signal φ1 or the second transfer signal φ2 is changed from “H” (0 V). Turns on at the timing of shifting to “L” (−3.3 V).
Since the threshold voltage of the setting thyristor S in which the gate Gs is connected to the gate Gt of the transfer thyristor T in the ON state is −1.5 V, the lighting signal φI changes from “H” (0 V) to “Lo” ( −5V), the light-emitting diode LED connected in series to the setting thyristor S is turned on (emits light).
すなわち、転送サイリスタTはオン状態になることで、点灯制御の対象である発光ダイオードLEDを指定し、「Lo」(−5V)の点灯信号φIは、点灯制御の対象である発光ダイオードLEDに直列接続された設定サイリスタSをターンオンするとともに、発光ダイオードLEDを点灯させる。
なお、「H」(0V)の点灯信号φIは、設定サイリスタSをオフ状態に維持するとともに、発光ダイオードLEDを非点灯に維持する。すなわち、点灯信号φIは、発光ダイオードLEDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各発光ダイオードLEDの点灯又は非点灯を制御する。
That is, when the transfer thyristor T is turned on, the light emitting diode LED that is the object of lighting control is designated, and the lighting signal φI of “Lo” (−5V) is in series with the light emitting diode LED that is the object of lighting control. The connected setting thyristor S is turned on and the light emitting diode LED is turned on.
Note that the lighting signal φI of “H” (0 V) maintains the setting thyristor S in the off state and maintains the light emitting diode LED in the non-lighting state. That is, the lighting signal φI sets lighting / non-lighting of the light emitting diode LED.
In this way, the lighting signal φI is set according to the image data to control lighting or non-lighting of each light emitting diode LED.
(発光チップCの製造方法)
発光チップCの製造方法について説明する。ここでは、図7に示した設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の断面図で説明する。
(Method for manufacturing light-emitting chip C)
A method for manufacturing the light-emitting chip C will be described. Here, description will be made with reference to a cross-sectional view of the
図12は、発光チップCの製造方法を説明する図である。図12(a)は、半導体積層体形成工程、図12(b)は、nオーミック電極321及び光出射口保護層89形成工程、図12(c)は、トンネル接合層85出しエッチング工程、図12(d)は、電流狭窄層86bにおける電流阻止部β形成工程、図12(e)は、pゲート層83出しエッチング工程、図12(f)は、pオーミック電極331及び裏面電極92形成工程である。
なお、図12(a)〜(f)では、複数の工程をまとめて示す場合がある。
以下順に説明する。
FIG. 12 is a diagram illustrating a method for manufacturing the light-emitting chip C. 12A shows a semiconductor stacked body formation process, FIG. 12B shows an n-
In addition, in FIG. 12 (a)-(f), a some process may be shown collectively.
This will be described in order below.
図12(a)に示す半導体積層体形成工程では、p型の基板80上に、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84、トンネル接合層85、pアノード層86、発光層87、nカソード層88を順にエピタキシャル成長させて、半導体積層体を形成する。
ここでは、基板80は、p型のGaAsを例として説明するが、n型のGaAs、i型のGaAsでもよい。また、InP、GaN、InAs、サファイア、Siなどでもよい。基板を変更した場合、基板上にモノリシックに積層される(エピタキシャル成長する)材料は基板の格子定数に略整合(歪構造、歪緩和層、メタモルフィック成長を含む。)する材料を用いる。一例として、InAs基板上には、InAs、InAsSb、GaInAsSbなどを使用し、InP基板上にはInP、InGaAsPなどを使用し、GaN基板上又はサファイア基板上には、GaN、AlGaN、InGaNを使用し、Si基板上にはSi、SiGe、GaPなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。支持基板としては上記以外にも、六方晶窒化ホウ素(BN)、窒化アルミニウム(AlN)、ダイヤモンド、グラファイト等の熱伝導性が高い基板などがあげられる。
In the semiconductor stacked body forming step shown in FIG. 12A,
Here, the
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
電圧低減層90は、例えばGe又はGeを含むAlGaAsである。なお、バンドギャップエネルギが小さい、GaAsとInPとの化合物、InNとInSbとの化合物、InNとInAsとの化合物、4元以上の混合物であればGaInNAsをベースとした化合物半導体などでもよい。なお、電圧低減層90は量子線(量子ワイヤ)、量子箱(量子ドット)であってもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
The
The
The
The
The
トンネル接合層85は、n型の不純物を高濃度に添加したn++層85aとn型の不純物を高濃度に添加したp++層85bとの接合(図10(b)参照。)で構成されている。n++層85a及びp++層85bは、例えば不純物濃度1×1020/cm3と高濃度である。なお、通常の接合の不純物濃度は、1017/cm3台〜1018/cm3台である。n++層85aとp++層85bとの組み合わせ(以下では、n++層85a/p++層85bで表記する。)は、例えばn++GaInP/p++GaAs、n++GaInP/p++AlGaAs、n++GaAs/p++GaAs、n++AlGaAs/p++AlGaAs、n++InGaAs/p++InGaAs、n++GaInAsP/p++GaInAsP、n++GaAsSb/p++GaAsSbである。なお、組み合わせを相互に変更したものでもよい。
The
pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cを順に積層して構成されている(図12(c)参照)。
下側p層86a、上側p層86cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
電流狭窄層86bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
The
The
The
発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。井戸層は、例えばGaAs、AlGaAs、InGaAs、GaAsP、GaInAs、AlGaInP、GaInAsP、GaInPなどであり、障壁層は、AlGaAs、GaAs、GaInP、GaInAsPなどである。なお、発光層87は量子線(量子ワイヤ)、量子箱(量子ドット)であってもよい。
The
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
The
これらの半導体層は、例えば有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)、分子線エピタキシー法(MBE:Molecular Beam Epitaxy)などによって積層され、半導体積層体が形成される。 These semiconductor layers are stacked by, for example, metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), or the like to form a semiconductor stacked body.
図12(b)に示すnオーミック電極321及び光出射口保護層89形成工程では、まず、nカソード層88上に、nオーミック電極321が形成される。
nオーミック電極321は、例えばnカソード層88などn型の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などである。
そして、nオーミック電極321は、例えばリフトオフ法などにより形成される。
In the step of forming the
The
The
次に、nオーミック電極321で囲まれた光出射開口上に、出射する光に対して透光性の材料により光出射口保護層89が形成される。
光出射口保護層89は、例えばSiO2、SiON、SiNなどである。
そして、光出射口保護層89は、例えばリフトオフ法などにより形成される。
Next, a light exit
The light exit
The light exit opening
図12(c)に示すトンネル接合層85出しエッチング工程では、発光ダイオードLEDの周囲において、トンネル接合層85上のnカソード層88、発光層87、pアノード層86がエッチングで除去される。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング(RIE)で行ってもよい。
In the
This etching may be performed by wet etching using a sulfuric acid-based etching solution (sulfuric acid: hydrogen peroxide water: water = 1: 10: 300 in weight ratio), for example, anisotropic using boron chloride or the like. You may carry out by dry etching (RIE).
図12(d)に示す電流狭窄層86bにおける電流阻止部β形成工程では、トンネル接合層85出しエッチング工程により、側面が露出した電流狭窄層86bを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層86bの側面からの酸化は、例えば、300〜400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層86bのAlを酸化させる。このとき、酸化は、露出した側面から進行し、発光ダイオードLEDの周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。
なお、電流阻止部βは、酸化の代わりに、酸素イオン(O+)の打ち込み(イオン打ち込み)により形成してもよい。すなわち、電流狭窄層86bを形成した後、上側p層86cを形成した後などにおいて、電流阻止部βとする部分にO+を打ち込むことで、電流阻止部βを形成してもよい。
また、電流狭窄層86bを設ける代わりに、電流通過部αに対応する部分にトンネル接合層85が残るようにトンネル接合層85をエッチングした後、pアノード層86、発光層87、nカソード層88を成長させてもよい。トンネル接合層85を介さないで積層されたnカソード層84とpアノード層86との接合は逆バイアスになるため、電流が流れにくい。すなわち、電流通過部αに対応する部分に設けられたトンネル接合層85は、電流狭窄層として働く。
In the current blocking portion β forming step in the
The oxidation from the side surface of the
The current blocking portion β may be formed by implanting oxygen ions (O + ) (ion implantation) instead of oxidation. That is, the current blocking portion β may be formed by implanting O + into a portion to be the current blocking portion β after forming the
Further, instead of providing the
図12(e)に示すpゲート層83出しエッチング工程では、トンネル接合層85及びnカソード層84をエッチングして、pゲート層83を露出させる。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
なお、図12(c)に示したトンネル接合層85出しエッチング工程において、トンネル接合層85を露出させる代わりにpゲート層83を露出させると、図10(d)における電流阻止部β形成工程において、pゲート層83に含まれるAlが酸化されるおそれがある。このため、pゲート層83に含まれるAlが酸化されると、表面が荒れたり、後述するpオーミック電極331の接着性が悪くなったりする。そこで、トンネル接合層85を露出させた状態で、電流阻止部β形成工程を行っている。
In the
This etching may be performed by wet etching using a sulfuric acid-based etching solution (sulfuric acid: hydrogen peroxide water: water = 1: 10: 300 in weight ratio), for example, anisotropic dry etching using boron chloride. You may go on.
In the
図12(f)に示すpオーミック電極331及び裏面電極92形成工程では、まず、pゲート層83上に、pオーミック電極331が形成される。
pオーミック電極331は、例えばpゲート層83などp型の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などである。
そして、pオーミック電極331は、例えばリフトオフ法などにより形成される。この際、他のpオーミック電極が同時に形成されてもよい。
In the step of forming the
The
The
次に、基板80の裏面に裏面電極92が形成される。
裏面電極92は、pオーミック電極331と同様に、例えばAuZnである。
Next, a
The
この他に、保護層91を形成する工程、保護層91にスルーホールを形成する工程、配線75を形成する工程などが含まれる。
上記では、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301において、発光チップCの製造方法を説明した。
転送サイリスタT、結合ダイオードD、電源線抵抗Rg、電流制限抵抗R1、R2が含まれるアイランド302〜306は、上記の工程に、nカソード層84の表面を露出させる工程とnオーミック電極323、324、325を形成する工程とを付加することで形成される。
In addition, a process of forming the
In the above, the manufacturing method of the light-emitting chip C has been described in the
The
なお、上記においては、pゲート層83にpオーミック電極331を設けて設定サイリスタSのゲート端子Gsとしたが、nゲート層82に設定サイリスタSのゲート端子としてもよい。
In the above description, the p-
以上説明したように、第1の実施の形態に係る発光チップCは、設定サイリスタSと発光ダイオードLEDとを積層させている。これにより、発光チップCは、転送サイリスタTと設定サイリスタSとにより、発光ダイオードLEDを順に点灯させる自己走査型となる。これにより、発光チップCに設けられる端子の数が少なくなり、発光チップC及び発光装置65が小型になる。
As described above, in the light emitting chip C according to the first embodiment, the setting thyristor S and the light emitting diode LED are stacked. Thereby, the light emitting chip C becomes a self-scanning type in which the light emitting diodes LED are sequentially turned on by the transfer thyristor T and the setting thyristor S. Thereby, the number of terminals provided on the light emitting chip C is reduced, and the light emitting chip C and the
発光ダイオードLEDを設定サイリスタS上に設けず、設定サイリスタSを発光素子として使用することがある。すなわち、設定サイリスタSのオン状態におけるnゲート層82とpゲート層83との接合において発光を使用することがある。この場合、転送特性と発光特性とを別々に(独立して)設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。
In some cases, the light emitting diode LED is not provided on the setting thyristor S, and the setting thyristor S is used as a light emitting element. That is, light emission may be used at the junction between the
例えば、発光素子としてサイリスタ(設定サイリスタS)を用い、780nmの光を出射しようとする。この場合、AlGaAsを用いて量子井戸構造を構成しようとすると、Al組成を30%にすることになる。この場合、ゲート出しエッチングをすると、Alが酸化され、ゲート端子が形成できなくなってしまう。 For example, a thyristor (setting thyristor S) is used as a light emitting element, and light of 780 nm is going to be emitted. In this case, if an AlGaAs is used to form a quantum well structure, the Al composition will be 30%. In this case, when gate etching is performed, Al is oxidized and a gate terminal cannot be formed.
これに対し、第1の実施の形態では、発光ダイオードLEDにより発光を行わせ、転送サイリスタT及び設定サイリスタSにより転送を行わせている。発光と転送とを分離している。設定サイリスタSは発光することを要しない。よって、発光ダイオードLEDを量子井戸構造として発光特性などを向上させるととともに、転送サイリスタT及び設定サイリスタSによる転送特性などを向上させ得る。すなわち、発光部102の発光ダイオードLEDと、転送部101の転送サイリスタT及び設定サイリスタSとを別々に(独立して)設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りやすい。
On the other hand, in the first embodiment, light is emitted by the light emitting diode LED, and the transfer is performed by the transfer thyristor T and the setting thyristor S. Light emission and transfer are separated. The setting thyristor S does not need to emit light. Therefore, the light emitting diode LED can have a quantum well structure to improve the light emission characteristics and the like, and the transfer characteristics by the transfer thyristor T and the setting thyristor S can be improved. That is, the light emitting diode LED of the
また、第1の実施の形態では、発光ダイオードLEDと設定サイリスタSとを、トンネル接合層85を介して積層している。この場合、発光ダイオードLEDがトンネル接合層85において逆バイアスとなるが、トンネル接合は、逆バイアス状態であっても、電流が流れる特性を有する。
なお、トンネル接合層85を設けないと、発光ダイオードLEDと設定サイリスタSとの間の接合が逆バイアスになる。このため、発光ダイオードLEDと設定サイリスタSとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードLEDと設定サイリスタSとをトンネル接合層85を介して積層することで、トンネル接合層85を介さない場合に比べて、駆動電圧が低く抑えられる。
In the first embodiment, the light emitting diode LED and the setting thyristor S are stacked via the
If the
That is, by laminating the light emitting diode LED and the setting thyristor S via the
また、発光ダイオードLEDのpアノード層86に設けた電流狭窄層86bは、発光ダイオードLEDのnカソード層88に設けてもよく、設定ダイオードSのpアノード層81、nカソード層84に設けてもよい。
The
図13は、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の変形例の拡大断面図である。図13(a)は、電圧低減層90を設定サイリスタSのpゲート層83とnカソード層84との間に設けた場合、図13(b)は、電圧低減層90を設定サイリスタSのnゲート層82とpゲート層83との間に設けた場合、図13(c)は、電圧低減層90をnゲート層82とした場合、図13(d)は、電圧低減層90をpゲート層83とした場合である。
FIG. 13 is an enlarged cross-sectional view of a modified example of the
図13(a)の電圧低減層90を設定サイリスタSのpゲート層83とnカソード層84との間に設けた場合、電圧低減層90は、pゲート層83の一部として、pゲート層83と同様の不純物濃度のp型としてもよく、nカソード層84の一部として、nカソード層84と同様の不純物濃度のn型としてもよい。
When the
図13(b)の電圧低減層90を設定サイリスタSのnゲート層82とpゲート層83との間に設けた場合、電圧低減層90は、nゲート層82の一部として、nゲート層82と同様の不純物濃度のn型としてもよく、pゲート層83の一部として、pゲート層83と同様の不純物濃度のp型としてもよい。
When the
図13(c)の電圧低減層90をnゲート層82とした場合、電圧低減層90は、nゲート層82の不純物濃度のp型とすればよい。
図13(d)の電圧低減層90をpゲート層83とした場合、電圧低減層90は、pゲート層83の不純物濃度のn型とすればよい。
When the
When the
なお、電圧低減層90をpアノード層81、nゲート層82、pゲート層83、nカソード層84において、それぞれの中間部に設けてもよい。
また、第1の実施の形態では、電圧低減層90を一つ設けた例を示しているが、複数設けてもよい。例えば、pアノード層81とnゲート層82との間、及び、pゲート層83とnカソード層84との間にそれぞれ電圧低減層90を設けた場合や、nゲート層82内に一つ、pゲート層83内にもう一つ設けてもよい。その他にも、pアノード層81、nゲート層82、pゲート層83及びnカソード層84の内から2、3層を選択し、それぞれの層内に設けてもよい。これらの電圧低減層の導電型は、電圧低減層を設けたアノード層、カソード層、ゲート層と合わせてもよいし、i型であってもよい。なお、他の実施の形態においても同様である。
Note that the
In the first embodiment, an example in which one
なお、図13(a)の構成や図7に示した第1の実施の形態に係る発光チップCのように、電圧低減層90が、逆バイアスを形成するnゲート層82とpゲート層83の界面から離れた位置に設けられている場合、図13(b)〜(d)の構成と比較して、図8(c)に示したスイッチング電圧Vsへの電圧低減層90による影響を小さくなり、設定サイリスタSのゲートGsであるpオーミック電極331にオン電圧が印加されていない状態において、サイリスタが誤ってターンオンする誤動作が抑制される。
一方、図13(b)〜(d)に示した構成においては、nゲート層82とpゲート層83との間に発生する逆バイアスに対して電圧低減層90が直接影響を与えることになり、スイッチング電圧Vsが低下し、pオーミック電極331にオン電圧が印加されていない状態において、図13(a)等の構成と比較し、サイリスタが誤ってターンオンしやすくなる。
Note that, as in the configuration of FIG. 13A and the light-emitting chip C according to the first embodiment shown in FIG. 7, the
On the other hand, in the configuration shown in FIGS. 13B to 13D, the
また、図13(a)の構造では、pゲート層83とnカソード層84の間に、pゲート層83とnカソード層84よりもバンドギャップが小さい電圧低減層90が存在することで、pゲート層83とnカソード層84の間に電圧低減層90が存在しない構成と比較して、設定サイリスタSのゲートGsであるpオーミック電極331とnオーミック電極321の電圧差が小さくとも、サイリスタがターンオンしやすくなる。すなわち、図13(a)の構造では、図13(b)〜(d)に示した構成と比較して、pオーミック電極331にオン電圧が印加されていない状態において、nオーミック電極321と裏面電極92との間の印加電圧によってサイリスタが誤ってターンオンする誤動作が抑制されるだけでなく、pオーミック電極331とnオーミック電極321の電圧差が小さくともターンオンしやすいサイリスタが構成される。
In the structure of FIG. 13A, the
なお、図7のように、nゲート層82とpアノード層81との間に電圧低減層90が存在する構成では、pオーミック電極331に代えて、nゲート層82にゲート電極を設けた構成とすることで、このゲート電極と裏面電極92との電圧差が小さくともターンオンしやすくなる。また、図13(a)や図7の構成においては、n型の基板を用いて極性を逆に構成してもよい。
As shown in FIG. 7, in the configuration in which the
[第2の実施の形態]
第2の実施の形態に係る発光チップCでは、第1の実施の形態における発光ダイオードLEDの代わりに、発光素子としてレーザダイオードを用いる。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
[Second Embodiment]
In the light emitting chip C according to the second embodiment, a laser diode is used as a light emitting element instead of the light emitting diode LED in the first embodiment.
Except for the light emitting chip C, other configurations are the same as those of the first embodiment. Therefore, the light emitting chip C will be described, and description of similar parts will be omitted.
図14は、第3の実施の形態に係る自己走査型発光素子アレイ(SLED)が搭載された発光チップCの回路構成を説明する等価回路図である。第1の実施の形態における図5の発光ダイオードLED1〜LED128がレーザダイオードLD1〜LD128(区別しない場合は、レーザダイオードLDと表記する。)となっている。他の構成は、図5と同様であるので説明を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDをレーザダイオードLDに置換ればよい。よって、第2の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
FIG. 14 is an equivalent circuit diagram for explaining the circuit configuration of the light-emitting chip C on which the self-scanning light-emitting element array (SLED) according to the third embodiment is mounted. The light-emitting diodes LED1 to LED128 of FIG. 5 in the first embodiment are laser diodes LD1 to LD128 (in the case where they are not distinguished, they are expressed as laser diodes LD). The other configuration is the same as that shown in FIG.
In the first embodiment, the light emitting diode LED may be replaced with the laser diode LD also in the plan layout view and the cross-sectional view of the light emitting chip C shown in FIG. Therefore, a plan layout view and a cross-sectional view of the light-emitting chip C according to the second embodiment are omitted.
第2の実施の形態に係る発光チップCでは、設定サイリスタSとレーザダイオードLDとが積層されている(Laser Diode on Thyristor)。
レーザダイオードLDは、発光層87を2つのクラッド層(以下では、クラッド層と表記する。)で挟んでいる。クラッド層は、発光層87より屈折率が大きい層である。発光層87とクラッド層との界面で発光層87から出射した光を反射させ、発光層87内に光を閉じ込める。そして、発光層87の側面間で構成される共振器で共振させて、レーザ発振させる。発光層87は、活性層と表記されることがある。
In the light emitting chip C according to the second embodiment, the setting thyristor S and the laser diode LD are stacked (Laser Diode on Thyristor).
In the laser diode LD, the
図15は、第2の実施の形態に係る発光チップCの設定サイリスタSとレーザダイオードLDとが積層されたアイランド301の拡大断面図である。
発光チップCは、pアノード層86が、電流狭窄層86bを含むp型のクラッド層で構成されている。すなわち、pアノード層86は、下側p層86a、上側p層86cがクラッド層として構成されている。そして、nカソード層88がクラッド層として構成されている。なお、下側p層86a、上側p層86c、nカソード層88を、下側p(クラッド)層86a、上側p(クラッド)層86c、nカソード(クラッド)層88と表記することがある。なお、pアノード層86を全体として、pアノード(クラッド)層86と表記することがある。
FIG. 15 is an enlarged cross-sectional view of an
In the light emitting chip C, the
pアノード(クラッド)層86の下側p(クラッド)層86a、上側p(クラッド)層86cは、例えば不純物濃度5×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード(クラッド)層88は、例えば不純物濃度5×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
The lower p (clad)
The n cathode (cladding)
発光層87から出射する光がpアノード(クラッド)層86とnカソード(クラッド)層88との間に閉じ込められるとともに、発光層87の側面(端面)間でレーザ発振するように、pアノード(クラッド)層86、nカソード(クラッド)層88及び発光層87が設定されている。この場合、光は、発光層87の側面(端面)から出射する。
よって、nオーミック電極321は、nカソード(クラッド)層88上の全面に設けられている。
The light emitted from the
Therefore, the
なお、図15では、光の出射方向は、y方向と直交する方向、つまり図6(a)に示す−x方向と示している。これは、説明の都合によるものであって、−y方向に出射させてもよい。また、ミラーなどを介して、基板80に垂直な方向に向けてもよい。他の発光チップC及び変形例も同様である。
In FIG. 15, the light emission direction is shown as a direction orthogonal to the y direction, that is, the −x direction shown in FIG. This is for convenience of explanation, and may be emitted in the -y direction. Further, it may be directed in a direction perpendicular to the
そして、電流狭窄層86bを設けて、非発光再結合に消費される電力が抑制しているので、低消費電力化及び光取り出し効率が向上する。
Since the
第2の実施の形態に係る発光チップCは、第1の実施の形態において図12に示した製造方法を一部変更することで製造される。すなわち、図12(a)の半導体積層体形成工程において、pアノード層86の下側p層86a及び上側p層86cを、クラッド層として形成する。同様に、nカソード層88をクラッド層として形成する。
The light emitting chip C according to the second embodiment is manufactured by partially changing the manufacturing method shown in FIG. 12 in the first embodiment. That is, in the semiconductor stacked body formation step of FIG. 12A, the
第2の実施の形態に係る発光チップCは、第1の実施の形態で説明したように、図11のタイミングチャートにしたがって動作する。 The light-emitting chip C according to the second embodiment operates according to the timing chart of FIG. 11 as described in the first embodiment.
なお、レーザダイオードLDのpアノード(クラッド)層86に設けた電流狭窄層86bは、レーザダイオードLDのnカソード(クラッド)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。
The
[第3の実施の形態]
第3の実施の形態に係る発光チップCでは、第1の実施の形態における発光ダイオードLED、第2の実施の形態におけるレーザダイオードLDの代わりに、発光素子として垂直共振器面発光レーザ(VCSEL:Vertical Cavity Surface Emitting LASER)を用いている。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
[Third Embodiment]
In the light emitting chip C according to the third embodiment, instead of the light emitting diode LED in the first embodiment and the laser diode LD in the second embodiment, a vertical cavity surface emitting laser (VCSEL) as a light emitting element. Vertical Cavity Surface Emitting LASER) is used.
Except for the light emitting chip C, other configurations are the same as those of the first embodiment. Therefore, the light emitting chip C will be described, and description of similar parts will be omitted.
図16は、第3の実施の形態に係る自己走査型発光素子アレイ(SLED)が搭載された発光チップCの回路構成を説明するための等価回路図である。第1の実施の形態における図5の発光ダイオードLED1〜LED128が垂直共振器面発光レーザVCSEL1〜VCSEL128(区別しない場合は、垂直共振器面発光レーザVCSELと表記する。)となっている。他の構成は、図5と同様であるので説明を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDを垂直共振器面発光レーザVCSELに置き換えればよい。よって、第4の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
FIG. 16 is an equivalent circuit diagram for explaining a circuit configuration of the light-emitting chip C on which the self-scanning light-emitting element array (SLED) according to the third embodiment is mounted. The light emitting diodes LED1 to LED128 of FIG. 5 in the first embodiment are vertical cavity surface emitting lasers VCSEL1 to VCSEL128 (in the case of not distinguishing, they are expressed as vertical cavity surface emitting lasers VCSEL). The other configuration is the same as that shown in FIG.
In the first embodiment, the light emitting diode LED may be replaced with the vertical cavity surface emitting laser VCSEL in the plan layout view and the cross-sectional view of the light emitting chip C shown in FIG. Therefore, a plan layout view and a cross-sectional view of the light emitting chip C according to the fourth embodiment are omitted.
図17は、第3の実施の形態に係る発光チップCの設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されたアイランド301の拡大断面図である。
設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されている(VCSEL on Thyristor)。
FIG. 17 is an enlarged cross-sectional view of an
The setting thyristor S and the vertical cavity surface emitting laser VCSEL are stacked (VCSEL on Thyristor).
第3の実施の形態に係る発光チップCは、pアノード層86及びnカソード層88が分布ブラッグ反射層(DBR:Distributed Bragg Reflector)(以下では、DBR層と表記する。)として構成されている。pアノード層86は、電流狭窄層86bを含んでいる。すなわち、pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cの順で積層され、下側p層86a、上側p層86cがDBR層として構成されている。
なお、下側p層86a、上側p層86c、nカソード層88を、下側p(DBR)層86a、上側p(DBR)層86c、n(DBR)カソード層88と表記することがある。
In the light emitting chip C according to the third embodiment, the
The
DBR層は、例えばAl0.9Ga0.1Asの高Al組成の低屈折率層と、例えばAl0.2Ga0.8Asの低Al組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚(光路長)は、例えば中心波長の0.25(1/4)に設定されている。なお、低屈折率層と高屈折率層とのAlの組成比は、0〜1の範囲で変更してもよい。
なお、電流狭窄層86bの膜厚(光路長)は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、DBR層を構成する低屈折率層及び高屈折率層の膜厚(光路長)の整数倍に設定されるのがよく、例えば中心波長の0.75(3/4)に設定されている。なお、奇数倍の場合は、電流狭窄層86bは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層86bは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層86bは、DBR層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響(屈折率や歪)を低減したい場合は、電流狭窄層86bの膜厚は数十nmが好ましく、DBR層内にたつ定在波の節の部分に挿入されるのがよい。
なお、DBR層は、SixNy、SiO2、TixOyなどを組み合わせた誘電体多層膜反射鏡であってもよい。また、DBR層は、高コントラストの回折格子(High Contrast Grating)であってもよい。また、pアノード層86やnカソード層88のそれぞれの一部など、半導体層の一部をDBR層としてもよい。他の実施の形態においても、同様である。
The DBR layer is composed of, for example, a combination of a low refractive index layer having a high Al composition such as Al 0.9 Ga 0.1 As and a high refractive index layer having a low Al composition such as Al 0.2 Ga 0.8 As. ing. The film thickness (optical path length) of each of the low refractive index layer and the high refractive index layer is set to 0.25 (1/4) of the center wavelength, for example. In addition, you may change the composition ratio of Al of a low refractive index layer and a high refractive index layer in the range of 0-1.
Note that the film thickness (optical path length) of the
The DBR layer may be a dielectric multilayer film reflecting mirror that combines Si x N y , SiO 2 , Ti x O y , and the like. Further, the DBR layer may be a high contrast grating. Further, a part of the semiconductor layer such as a part of each of the
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層86とnカソード(DBR)層88)とで挟まれた発光層87において、光を共振させてレーザ発振させている。2つのDBR層(pアノード(DBR)層86とnカソード(DBR)層88)との反射率が例えば99%以上になるとレーザ発振する。
The vertical cavity surface emitting laser VCSEL causes laser oscillation by causing light to resonate in a
垂直共振器面発光レーザVCSELでは、トンネル接合層85と発光層87との間にpアノード(DBR)層86があるため、トンネル接合層85まで光が届かない。よって、トンネル接合層85のバンドギャップは発振波長よりも小さくてもよい。よって、低抵抗化できる。
In the vertical cavity surface emitting laser VCSEL, light does not reach the
第3の実施の形態に係る発光チップCは、第1の実施の形態で説明したように、図11のタイミングチャートにしたがって動作する。 The light-emitting chip C according to the third embodiment operates according to the timing chart of FIG. 11 as described in the first embodiment.
なお、垂直共振器面発光レーザVCSELのpアノード(DBR)層86に設けた電流狭窄層86bは、垂直共振器面発光レーザVCSELのnカソード(DBR)層88に設けてもよく、設定サイリスタSのpアノード層81又はnカソード層84に設けてもよい。この場合、光は、トンネル接合層85をある一定量通過する。そこで、トンネル接合層85での光吸収を低減するために、トンネル接合層85にバンドギャップが発振波長よりも大きい材料を用いたり、トンネル接合層85の膜厚を薄くしたり、トンネル接合層85を定在波の節に位置させたりしてもよい。また、電圧低減層90も光吸収を有するため、ある一定量の光が通過する構造を用いる場合は、電圧低減層90の膜厚を薄くしたり、電圧低減層90を定在波の節に位置させたりしてもよい。
The
以上の第1の実施の形態から第3の実施の形態において、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとは、直列接続されるように、トンネル接合層85を介して積層されていた。発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとは、トンネル接合層85の代わりに、配線などで直列接続されていてもよい。また、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとの間でエピタキシャル成長して、pn接合が逆バイアスになることが抑制されるものを用いてもよい。
In the above first to third embodiments, the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and the setting thyristor S are connected in series. They were laminated via the
また、第1の実施の形態から第3の実施の形態において、主にp型のGaAsを基板80の例として説明した。他の基板を用いた場合における各半導体層(図12(a)の半導体積層体形成工程で形成する半導体積層体)の例を説明する。
In the first to third embodiments, p-type GaAs has been mainly described as an example of the
まず、GaN基板を用いた場合における半導体積層体の一例は以下の通りである。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
電圧低減層90は、例えばInN量子ドットである。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
First, an example of a semiconductor stacked body when a GaN substrate is used is as follows.
The
The
The
The
The
トンネル接合層85は、n型の不純物を高濃度に添加したn++層85aとn型の不純物を高濃度に添加したp++層85bとの接合(図12(b)参照。)で構成されている。n++層85a及びp++層85bは、例えば不純物濃度1×1020/cm3と高濃度である。なお、通常の接合の不純物濃度は、1017/cm3台〜1018/cm3台である。n++層85aとp++層85bとの組み合わせ(以下では、n++層85a/p++層85bで表記する。)は、例えばn++GaN/p++GaN、n++GaInN/p++GaInN、n++AlGaN/p++AlGaNである。なお、組み合わせを相互に変更したものでもよい。
The
pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cを順に積層して構成されている(図12(c)参照)。
下側p層86a、上側p層86cは、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
GaN基板上では酸化による狭窄層(酸化狭窄層)を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層とするのがよい。又は、イオン注入により電流狭窄層を形成してもよい。
The
The
Since it is difficult to use an oxide confinement layer (oxidized constriction layer) as a current confinement layer on a GaN substrate, a tunnel junction, a ridge structure, or a buried structure is preferably used as the current confinement layer. Alternatively, the current confinement layer may be formed by ion implantation.
発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。井戸層は、例えばGaN、InGaN、AlGaNなどであり、障壁層は、AlGaN、GaNなどである。なお、発光層87は、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
The
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
The
次に、InP基板を用いた場合における半導体積層体の一例は以下の通りである。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
電圧低減層90は、例えばバンドギャップエネルギが小さい、GaAsとInPとの化合物、InNとInSbとの化合物、InNとInAsとの化合物などである。なお、4元以上の混合物であればGaInNAsをベースとした化合物半導体などでもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
Next, an example of a semiconductor stacked body when an InP substrate is used is as follows.
The
The
The
The
The
トンネル接合層85は、n型の不純物を高濃度に添加したn++層85aとn型の不純物を高濃度に添加したp++層85bとの接合(図12(b)参照。)で構成されている。n++層85a及びp++層85bは、例えば不純物濃度1×1020/cm3と高濃度である。なお、通常の接合の不純物濃度は、1017/cm3台〜1018/cm3台である。n++層85aとp++層85bとの組み合わせ(以下では、n++層85a/p++層85bで表記する。)は、例えばn++InP/p++InP、n++InAsP/p++InAsP、n++InGaAsP/p++InGaAsP、n++InGaAsPSb/p++InGaAsPSbである。なお、組み合わせを相互に変更したものでもよい。
The
pアノード層86は、下側p層86a、電流狭窄層86b、上側p層86cを順に積層して構成されている(図12(c)参照)。
下側p層86a、上側p層86cは、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
InP基板上では酸化による狭窄層(酸化狭窄層)を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層とするのがよい。又は、イオン注入により電流狭窄層を形成してもよい。
The
The
Since it is difficult to use the oxidized constriction layer (oxidized constriction layer) as the current confinement layer on the InP substrate, a tunnel junction, a ridge structure, or a buried structure is preferably used as the current confinement layer. Alternatively, the current confinement layer may be formed by ion implantation.
発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。井戸層は、例えばInAs、InGaAsP、AlGaInAs、GaInAsPSbなどであり、障壁層は、InP、InAsP、InGaAsP、AlGaInAsPなどである。なお発光層87は、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
The
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
The
これらの半導体層は、例えば有機金属気相成長法(MOCVD)、分子線エピタキシー法(MBE)などによって積層され、半導体積層体が形成される。 These semiconductor layers are stacked by, for example, metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), and the like to form a semiconductor stacked body.
[第4の実施の形態]
第1の実施の形態から第3の実施の形態では、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとは、直列接続されるように、トンネル接合層85を介して積層されていた。
トンネル接合層85の代わりに、金属的な導電性を有するIII−V族化合物層を用いてもよい。
図18は、金属的導電性III−V族化合物層を構成する材料を説明する図である。図18(a)は、InNの組成比xに対するInNAsのバンドギャップ、図18(b)は、InNの組成比xに対するInNSbのバンドギャップ、図18(c)は、VI族元素及びIII−V族化合物の格子定数をバンドギャップに対して示す図である。
図18(a)は、組成比x(x=0〜1)のInNと組成比(1−x)のInAsとの化合物であるInNAsに対するバンドギャップエネルギ(eV)を示す。
図18(b)は、組成比x(x=0〜1)のInNと組成比(1−x)のInSbとの化合物であるInNSbに対するバンドギャップエネルギ(eV)を示す。
[Fourth Embodiment]
In the first to third embodiments, the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and the setting thyristor S are tunnel-junctioned so as to be connected in series. The
Instead of the
FIG. 18 is a diagram for explaining materials constituting the metallic conductive group III-V compound layer. 18A shows the band gap of InNAs with respect to the composition ratio x of InN, FIG. 18B shows the band gap of InNSb with respect to the composition ratio x of InN, and FIG. 18C shows the group VI element and III-V It is a figure which shows the lattice constant of a group compound with respect to a band gap.
FIG. 18A shows band gap energy (eV) for InNAs which is a compound of InN having a composition ratio x (x = 0 to 1) and InAs having a composition ratio (1-x).
FIG. 18B shows band gap energy (eV) for InNSb which is a compound of InN having a composition ratio x (x = 0 to 1) and InSb having a composition ratio (1-x).
金属的導電性III−V族化合物層の材料の一例として説明するInNAs及びInNSbは、図18(a)、(b)に示すように、ある組成比xの範囲において、バンドギャップエネルギが負になることが知られている。バンドギャップエネルギが負になることは、バンドギャップを持たないことを意味する。よって、金属と同様な導電特性(伝導特性)を示すことになる。すなわち、金属的な導電特性(導電性)とは、金属と同様に電位に勾配があれば電流が流れることをいう。
図18(a)に示すように、InNAsは、例えばInNの組成比xが約0.1〜約0.8の範囲において、バンドギャップエネルギが負になる。
図18(b)に示すように、InNSbは、例えばInNの組成比xが約0.2〜約0.75の範囲において、バンドギャップエネルギが負になる。
すなわち、InNAs及びInNSbは、上記の範囲において、金属的な導電特性(導電性)を示すことになる。
なお、上記の範囲外のバンドギャップエネルギが小さい領域では、熱エネルギによって電子がエネルギを有するため、わずかなバンドギャップを遷移することが可能であり、バンドギャップエネルギが負の場合や金属と同様に電位に勾配がある場合には電流が流れやすい特性を有している。
そして、InNAs及びInNSbに、Al、Ga、Ag、Pなどが含まれても、組成次第でバンドギャップエネルギを0近傍もしくは負に維持することができ、電位に勾配があれば電流が流れる。
さらに、InNAs及びInNSbは、GaAsなどのIII−V族化合物(半導体)の層に対してエピタキシャル成長させうる。また、InNAsの層上に、GaAsなどのIII−V族化合物(半導体)の層をエピタキシャル成長させうる。
As shown in FIGS. 18A and 18B, InNAs and InNSb described as an example of the material of the metallic conductive III-V compound layer have a negative band gap energy within a certain composition ratio x range. It is known to be. A negative band gap energy means no band gap. Therefore, the same conductive characteristics (conductive characteristics) as metal are exhibited. That is, the metallic conductive property (conductivity) means that a current flows if there is a gradient in potential as in the case of metal.
As shown in FIG. 18A, InNAs has a negative band gap energy when, for example, the composition ratio x of InN is in the range of about 0.1 to about 0.8.
As shown in FIG. 18B, InNSb has a negative band gap energy when, for example, the InN composition ratio x is in the range of about 0.2 to about 0.75.
That is, InNAs and InNSb exhibit metallic conductive properties (conductivity) within the above range.
In the region where the band gap energy outside the above range is small, electrons have energy due to thermal energy, so it is possible to transition a slight band gap, as in the case where the band gap energy is negative or metal. When the potential has a gradient, it has a characteristic that current easily flows.
Even if InNAs and InNSb contain Al, Ga, Ag, P, or the like, the band gap energy can be maintained near zero or negative depending on the composition, and a current flows if the potential has a gradient.
Furthermore, InNAs and InNSb can be epitaxially grown on a layer of a III-V group compound (semiconductor) such as GaAs. Further, a layer of a III-V group compound (semiconductor) such as GaAs can be epitaxially grown on the InNAs layer.
よって、トンネル接合層85の代わりに、金属的導電性III−V族化合物層を介して、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとが直列接続されるように積層すれば、発光素子と設定サイリスタSとの間のnカソード層84と発光ダイオードLEDのpアノード層86とが逆バイアスになることが抑制される。
Therefore, instead of the
なお、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとを、トンネル接合層85や金属的導電性III−V族化合物層を介することなく積層すると、設定サイリスタSのnカソード層84と発光ダイオードLEDのpアノード層86とが、逆バイアスになる。このため、逆バイアスの接合(nカソード層84とpアノード層86との接合)を降伏させる高い電圧の印加を要することになる。
すなわち、金属的導電性III−V族化合物層を用いれは、トンネル接合層85を用いた場合と同様に、逆バイアスの接合(nカソード層84とpアノード層86との接合)を降伏させる高い電圧の印加を要しない。
When the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and the setting thyristor S are stacked without the
That is, when a metallic conductive group III-V compound layer is used, the reverse bias junction (junction between the
そして、金属的導電性III−V族化合物層は、第1の実施の形態から第3の実施の形態における発光チップCに適用されうる。すなわち、トンネル接合層85を金属的導電性III−V族化合物層に置き換えればよい。また、前述したp型のGaAsの代わりに他の基板を用いた場合における各半導体層についても、同様に適用されうる。よって、詳細な説明を省略する。
The metallic conductive group III-V compound layer can be applied to the light emitting chip C in the first to third embodiments. That is, the
[第5の実施の形態]
第5の実施の形態は、光サイリスタPである。光が照射されると、光サイリスタPがターンオンする。
図19は、第5の実施の形態に係る光サイリスタPの拡大断面図である。光サイリスタPの断面構造を示す図である。
光サイリスタPは、p型の基板80上に、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84が積層されて構成される。そして、基板80の裏面に裏面電極92が設けられ、nカソード層84上にnオーミック電極326が設けられている。
[Fifth Embodiment]
The fifth embodiment is an optical thyristor P. When light is irradiated, the optical thyristor P is turned on.
FIG. 19 is an enlarged cross-sectional view of an optical thyristor P according to the fifth embodiment. 2 is a view showing a cross-sectional structure of an optical thyristor P. FIG.
The optical thyristor P is configured by stacking
光サイリスタPは、nゲート層82、pゲート層83の一方又は両方が光を吸収すると、ターンオンする。
そして、光サイリスタPは、電圧低減層90を備えるので、立ち上がり電圧が低い。すなわち、光サイリスタPは、オン状態を維持する電圧が低い。よって、光サイリスタPの消費電力が抑制される。
また、電圧低減層90は、バンドギャップエネルギが小さいので、光の吸収層としても機能する。よって、光サイリスタPは、入力光の強度が低くても動作しやすい。
The optical thyristor P is turned on when one or both of the
Since the optical thyristor P includes the
Further, since the
このような光サイリスタPは、光コンピューティング、光演算処理などに適用しうる。これらの場合、第5の実施の形態に係る光サイリスタPを用いることで、消費電力が抑制される。 Such an optical thyristor P can be applied to optical computing, optical arithmetic processing, and the like. In these cases, power consumption is suppressed by using the optical thyristor P according to the fifth embodiment.
さらに、電力用など電気回路に用いられるサイリスタに、第1の実施の形態から第5の実施の形態で説明した電圧低減層90を設けることで、オン状態における消費電力が抑制されたサイリスタとなる。その構造は、図6(a)、(b)に示した転送サイリスタTと同様であるので、説明を省略する。
Further, by providing the thyristor used in an electric circuit such as a power supply with the
第1の実施の形態から第4の実施の形態において、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)、サイリスタ(転送サイリスタT、設定サイリスタS)の導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとしてもよい。 In the first to fourth embodiments, the conductivity types of the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and thyristor (transfer thyristor T, setting thyristor S) are reversed. In addition, the polarity of the circuit may be changed. That is, the anode common may be the cathode common.
なお、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、設定サイリスタSがターンオンする前から発光素子を僅かに発光又は発振させておき、設定サイリスタSがターンオンした時に、発光素子の発光量を増加させて、予め定められた発光量にするように構成してもよい。このような構成としては、例えば、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、設定サイリスタSがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。 In order to suppress light emission delay and relaxation oscillation at the time of turn-on of the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL), a small current equal to or higher than the threshold current is previously injected into the light emitting element. The light emission state or the oscillation state may be slightly set. That is, the light emitting element emits light slightly or oscillates before the setting thyristor S is turned on, and when the setting thyristor S is turned on, the light emission quantity of the light emitting element is increased to a predetermined light emission quantity. It may be configured. As such a configuration, for example, an electrode is formed on the anode layer of a light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL), and a voltage source or a current source is connected to the electrode. Before the setting thyristor S is turned on, a weak current may be injected from the voltage source or current source into the light emitting element.
さらに、上記においては、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)とサイリスタ(転送サイリスタT、設定サイリスタS)とから構成される自己走査型発光素子アレイ(SLED)で説明したが、自己走査型発光素子アレイ(SLED)は、上記の他に、制御用のサイリスタ、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタTの間を結合ダイオードDで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
Further, in the above, a self-scanning light emitting element array (SLED) composed of light emitting elements (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and thyristor (transfer thyristor T, setting thyristor S). As described above, the self-scanning light emitting element array (SLED) may include other members such as a control thyristor, a diode, and a resistor in addition to the above.
Further, the transfer thyristors T are connected by the coupling diode D, but may be connected by a member that can transmit a change in potential such as a resistance.
第1の実施の形態から第4の実施の形態における設定サイリスタSの構造としては、各実施の形態における設定サイリスタSの機能を有する構造であればpnpnの4層構造以外であってもよい。例えば、サイリスタ特性を有するpinin構造、pipin構造、npip構造またはpnin構造などであってもよい。同様に、転送サイリスタTも各実施の形態における転送サイリスタTの機能を有する構造であればpnpnの4層構造以外であってもよい。例えば、サイリスタ特性を有するpinin構造、pipin構造、npip構造またはpnin構造などであってもよい。この場合、pinin構造のp層とn層とに挟まれたi層、n層、i層、pnin構造のp層とn層とに挟まれたn層、i層のいずれかがゲート層となり、ゲート層上に設けられたnオーミック電極332をゲートGt(ゲートGs)の端子とすればよい。又は、nipip構造のn層とp層とに挟まれたi層、p層、i層、npip構造のn層とp層とに挟まれたp層、i層のいずれかがゲート層となり、ゲート層上に設けられたpオーミック電極332をゲートGt(ゲートGs)の端子とすればよい。
さらに、電圧低減層90は各層のどれかの層の一部として挿入してもよく。挿入した層と同様の不純物を有してもよく、同様の導電型であってもよく、又は、i型であってもよい。
また、第5の実施の形態に記載した光サイリスタPも同様である。
The structure of the setting thyristor S in the first to fourth embodiments may be other than the pnpn four-layer structure as long as it has a function of the setting thyristor S in each embodiment. For example, a pinin structure having a thyristor characteristic, a pinin structure, an npip structure, or a pnin structure may be used. Similarly, the transfer thyristor T may have a structure other than the four-layer structure of pnpn as long as it has a function of the transfer thyristor T in each embodiment. For example, a pinin structure having a thyristor characteristic, a pinin structure, an npip structure, or a pnin structure may be used. In this case, any of the i layer, n layer, i layer sandwiched between the p layer and the n layer having the pinin structure, and the n layer or i layer sandwiched between the p layer and the n layer having the pinin structure is the gate layer. The n-
Further, the
The same applies to the optical thyristor P described in the fifth embodiment.
第1の実施の形態から第4の実施の形態において、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)、サイリスタ(転送サイリスタT、設定サイリスタS)の導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとしてもよい。また、発光素子とサイリスタの積層関係を上下逆転させ、基板側に発光素子を積層し、その上にサイリスタを積層させた積層構造体としてもよい。すなわち、お互いが積層方向に重なるようになっていればよい。この場合、基板側に配置される発光素子を端面発光型の発光素子で構成すれば、発光素子から出射された光はサイリスタを介さずに外部に照射される。 In the first to fourth embodiments, the conductivity types of the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and thyristor (transfer thyristor T, setting thyristor S) are reversed. In addition, the polarity of the circuit may be changed. That is, the anode common may be the cathode common. Alternatively, a stacked structure in which the stacking relationship between the light emitting element and the thyristor is turned upside down, the light emitting element is stacked on the substrate side, and the thyristor is stacked thereon. That is, it is only necessary that they overlap each other in the stacking direction. In this case, if the light-emitting element disposed on the substrate side is formed of an edge-emitting light-emitting element, the light emitted from the light-emitting element is irradiated to the outside without passing through the thyristor.
そして、各実施の形態における、サイリスタを構成する、電圧低減層90を含む複数の半導体層と、発光素子を構成する複数の半導体層とが、トンネル接合層85又は金属的導電性III−V族化合物層を構成する半導体層を介して積層されている半導体構造は、自己走査型発光素子アレイ(SLED)以外の用途にも使用できる。例えば、外部からの電気信号や光信号などの入力によって点灯する発光素子単体として、または自己走査型発光素子アレイ以外の発光素子アレイとして使用できる。
In each embodiment, the plurality of semiconductor layers including the
1…画像形成装置、10…画像形成プロセス部、11…画像形成ユニット、12…感光体ドラム、14…プリントヘッド、30…画像出力制御部、40…画像処理部、62…回路基板、63…光源部、64…ロッドレンズアレイ、65…発光装置、80…基板、81…pアノード層、82…nゲート層、83…pゲート層、84…nカソード層、85…トンネル接合層、85a…n++層、85b…p++層、86…pアノード層、pアノード(クラッド)層、pアノード(DBR)層、86b…電流狭窄層、87…発光層、88…nカソード層、nカソード(クラッド)層、nカソード(DBR)層、89…光出射口保護層、90…電圧低減層、91…保護層、92…裏面電極、101…転送部、102…発光部、110…信号発生回路、120…転送信号発生部、140…点灯信号発生部、160…基準電位供給部、170…電源電位供給部、301〜306…アイランド、φ1…第1転送信号、φ2…第2転送信号、φI(φI1〜φI40)…点灯信号、α…電流通過部(領域)、β…電流阻止部(領域)、C(C1〜C40)…発光チップ、D(D1〜D127)…結合ダイオード、LED(LED1〜LED128)…発光ダイオード、LD(LD1〜LD128)…レーザダイオード、SD…スタートダイオード、T(T1〜T128)…転送サイリスタ、VCSEL(VCSEL1〜VCSEL128)…垂直共振器面発光レーザ、Vga…電源電位、Vsub…基準電位
DESCRIPTION OF
Claims (9)
前記サイリスタと重なるように設けられた発光素子と、を備え、
前記サイリスタは、前記4層のいずれの層よりもバンドギャップエネルギが小さい半導体層を有している積層構造体。 A thyristor having at least four layers of an anode layer, a first gate layer, a second gate layer, and a cathode layer in this arrangement order;
A light emitting element provided to overlap the thyristor,
The thyristor is a stacked structure including a semiconductor layer having a band gap energy smaller than any of the four layers.
複数の前記転送素子のそれぞれに接続された複数の請求項1に記載の積層構造体と、を備え、
複数の前記転送素子が順にオン状態になると、複数の前記積層構造体の各々が有するサイリスタが順にオン状態へ移行が可能な状態になり、複数の当該積層構造体の各々が有する当該サイリスタが順にオン状態になると、複数の当該積層構造体の各々が有する発光素子が順に発光又は発光量を増加する発光部品。 A plurality of transfer elements sequentially turned on;
A plurality of laminated structures according to claim 1 connected to each of the plurality of transfer elements, and
When the plurality of transfer elements are sequentially turned on, the thyristors included in each of the plurality of stacked structures are in a state capable of sequentially shifting to the on state, and the thyristors included in each of the plurality of stacked structures are sequentially A light-emitting component in which light-emitting elements included in each of the plurality of stacked structures sequentially emit light or increase the amount of light when turned on.
前記発光部品から出射される光を結像させる光学手段と、
を備えたプリントヘッド。 The light-emitting component according to claim 7;
Optical means for imaging light emitted from the light emitting component;
Print head equipped with.
前記像保持体を帯電する帯電手段と、
請求項7に記載の発光部品と、を含み、光学手段を介して前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、
を備えた画像形成装置。 An image carrier,
Charging means for charging the image carrier;
A light-emitting component according to claim 7, and an exposure unit that exposes the image carrier through an optical unit;
Developing means for developing the electrostatic latent image exposed by the exposure means and formed on the image carrier;
Transfer means for transferring the image developed on the image carrier to a transfer target;
An image forming apparatus.
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