JP2013141089A - Ｃｄｒ回路、受信回路、及び、電子装置 - Google Patents

Ｃｄｒ回路、受信回路、及び、電子装置 Download PDF

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Abstract

【課題】クロック信号の数を増やすことなくサンプリングレートを増大させることができるＣＤＲ回路、受信回路、及び、電子装置を提供する。
【解決手段】ＣＤＲ回路は、クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、前記積分回路の積分値のデータ値を判定する第１判定部と、前記サンプリング回路のサンプリング値のデータ値を判定する第２判定部と、前記第１判定部及び前記第２判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部とを含む。
【選択図】図６

Description

本発明は、ＣＤＲ回路、受信回路、及び、電子装置に関する。
従来より、受信データの位相にクロック信号の位相を同期させて受信データのサンプリングを行い、データとクロックを復元するＣＤＲ（Clock and Data Recovery）回路がある。
ＣＤＲ回路としては、例えば、受信データの１ビットに対して１回サンプリングを行う１ｘ型のＣＤＲ回路と、受信データの１ビットに対して２回サンプリングを行う２ｘ型のＣＤＲ回路がある。
特開２００２−３００１４２号公報 特開平０２−１１１１３０号公報
ところで、従来のＣＤＲ回路では、受信データの１ビットに対して２回以上サンプリングを行う場合には、位相の異なる複数のクロック信号を用いる必要があった。
位相の異なる複数のクロック信号を生成するには、複雑な回路が必要になるとともに、回路全体での消費電力が増大するという問題がある。
このように、従来のＣＤＲ回路では、クロック信号の数を増やすことなくサンプリングレートを増大させることが困難であるという問題がある。
そこで、クロック信号の数を増やすことなくサンプリングレートを増大させることができるＣＤＲ回路、受信回路、及び、電子装置を提供することを目的とする。
本発明の実施の形態のＣＤＲ回路は、クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、前記積分回路の積分値のデータ値を判定する第１判定部と、前記サンプリング回路のサンプリング値のデータ値を判定する第２判定部と、前記第１判定部及び前記第２判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部とを含む。
クロック信号の数を増やすことなくサンプリングレートを増大させることができるＣＤＲ回路、受信回路、及び、電子装置を提供することができる。
比較例１のＣＤＲ回路を示す図である。 比較例１のＣＤＲ回路１０の位相調整回路７の回路構成を示す図である。 比較例２のＣＤＲ回路を示す図である。 比較例２のＣＤＲ回路２０の位相調整回路２７の回路構成を示す図である。 実施の形態１のＣＤＲ回路を含む受信回路及び電子装置を示す図である。 実施の形態１のＣＤＲ回路を示す図である。 実施の形態１のＣＤＲ回路１００の積分回路１０２の回路構成を示す図である。 実施の形態１のＣＤＲ回路１００の積分回路１０２が受信データのデータセンタの値を積分する際における受信データ、サンプリングクロックのエッジ、及び積分値の関係を模式的に示す図である。 実施の形態１のＣＤＲ回路１００のサンプリング回路１０３の回路構成を示す図である。 実施の形態１のＣＤＲ回路１００に含まれるＤＦＥ１０４の回路構成を示す図である。 実施の形態１のＣＤＲ回路１００の位相検出回路１０６の回路構成を示す図である。 実施の形態１のＣＤＲ回路１００の位相検出回路１０６のＸＯＲ回路１４２Ａ、１４２Ｂの出力を説明する図である。 実施の形態１のＣＤＲ回路１００の位相調整回路１０８の回路構成を示す図である。 実施の形態１のＣＤＲ回路１００の位相調整回路１０８に含まれる位相補間回路１５２Ａと、入力端子１５１Ａ〜１５１Ｄとを示す図である。 実施の形態１の変形例による位相調整回路１０８Ａの回路構成を示す図である。 実施の形態２のＣＤＲ回路２００を示す図である。 実施の形態２のＣＤＲ回路２００の位相検出回路２０６を示す図である。 実施の形態３のＣＤＲ回路３００を示す図である。 実施の形態３のＣＤＲ回路３００の積分回路３０３が受信データのデータエッジの値を積分する際における受信データ、サンプリングクロックのエッジ、及び積分値の関係を模式的に示す図である。
以下、本発明のＣＤＲ回路、受信回路、及び、電子装置を適用した実施の形態について説明する。
実施の形態のＣＤＲ回路について説明する前に、まず、図１乃至図４を用いて、比較例１、２のＣＤＲ回路の問題点について説明する。
＜比較例１＞
図１は、比較例１のＣＤＲ回路を示す図である。
比較例１のＣＤＲ回路１０は、２ｘ型のＣＤＲ回路であり、データ入力端子１、サンプリング回路２Ａ、２Ｂ、比較回路３Ａ、３Ｂ、データ出力端子４、位相検出回路５、フィルタ６、位相調整回路７、及びクロック入力端子８を含む。
ＣＤＲ回路１０は、例えば、サーバ内のバックプレーンに実装されたＩＣ（Integrated Circuit：集積回路）チップの内部に配設され、同一のバックプレーンに実装された他のＩＣチップからバックプレーンを経由して受信した受信データのデータ及びクロック信号の復元を行う回路である。
データ入力端子１は、バックプレーン経由で他のＩＣチップから受信した受信データＤｉｎをＣＤＲ回路１０に入力する端子である。
サンプリング回路２Ａ、２Ｂは、データ入力端子１に対して並列に接続され、それぞれ、受信データＤｉｎのデータセンタの値Ｄｓｃ及びデータエッジの値Ｄｓｅをサンプリングする回路である。サンプリング回路２Ａ、２Ｂの出力側には、それぞれ、比較回路３Ａ、３Ｂが接続されている。
サンプリング回路２Ａ、２Ｂは、受信データＤｉｎのデータセンタの値Ｄｓｃ及びデータエッジの値Ｄｓｅをそれぞれインターリーブ形式のデータとして出力する。
比較回路３Ａ、３Ｂは、それぞれ、サンプリング回路２Ａ、２Ｂの出力側に接続される。比較回路３Ａの出力側は、データ出力端子４及び位相検出回路５の一方の入力端子に接続されている。比較回路３Ｂの出力側は、位相検出回路５の他方の入力端子に接続されている。
比較回路３Ａ、３Ｂは、それぞれ、サンプリング回路２Ａ、２Ｂから出力される受信データＤｉｎのデータセンタの値Ｄｓｃ及びデータエッジの値Ｄｓｅを所定の閾値と比較する。比較回路３Ａ、３Ｂは、それぞれ、受信データＤｉｎのデータセンタの値Ｄｓｃ及びデータエッジの値Ｄｓｅが１又は０のいずれのデータ値であるかを判定し、判定結果（１又は０）を表すデータＤｄｃ、Ｄｄｅを出力する。
比較回路３Ａ、３Ｂは、判定結果（１又は０）を表すデータＤｄｃ、Ｄｄｅをインターリーブ形式のデータとして出力する。
データ出力端子４は、比較回路３Ａから出力されるデータＤｄｃをＣＤＲ回路１０の出力データＤｏｕｔとして出力する。出力データＤｏｕｔは、インターリーブ形式のデータである。
位相検出回路５は、比較回路３Ａ、３Ｂから入力されるデータＤｄｃ、Ｄｄｅから受信データＤｉｎの位相を検出し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が進んでいる場合にはダウン信号Ｄｎを出力し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が遅れている場合にはアップ信号Ｕｐを出力する。
フィルタ６は、位相検出回路５から入力されるアップ信号Ｕｐ又はダウン信号Ｄｎから位相コードＰｈｃｏｄｅを生成し、位相調整回路７に入力する。
位相調整回路７は、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎの位相が受信データＤｉｎの位相に追従するようにリファレンスクロックＣＬＫｉｎの位相を調整し、サンプリングクロックＣＬＫｓとして出力する。
サンプリングクロックＣＬＫｓは、リファレンスクロックＣＬＫｉｎに対して０度／１８０度、４５度／２２５度、９０度／２７０度、１３５度／３１５度の位相差を有するクロック信号であり、０度と１８０度のクロック信号を組とする差動クロックと、４５度と２２５度のクロック信号を組とする差動クロックと、９０度と２７０度のクロック信号を組とする差動クロックと、１３５度と３１５度のクロック信号を組とする差動クロックとの４つの差動クロックとして用いられる。
クロック入力端子８は、図示しないＰＬＬ（Phase Locked Loop）回路等から基準のクロック信号となるリファレンスクロックＣＬＫｉｎが入力される端子である。
ここで、図２を用いて、比較例１のＣＤＲ回路１０の位相調整回路７について説明する。
図２は、比較例１のＣＤＲ回路１０の位相調整回路７の回路構成を示す図である。
位相調整回路７は、入力端子１１Ａ〜１１Ｈ、位相補間回路１２Ａ〜１２Ｄ、位相補正回路１３、及び出力端子１４Ａ〜１４Ｈを含む。
入力端子１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは、９０度ずつ位相の異なるクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０が入力され、出力側は位相補間回路１２Ａ、１２Ｂの各々に接続されている。
入力端子１１Ａ〜１１Ｄには、図示しないＰＬＬ回路等からリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０が入力される。リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０は、それぞれ、位相補間回路１２Ａ、１２Ｂに入力される。
位相補間回路１２Ａ、１２Ｂは、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０の位相が受信データＤｉｎの位相に追従するように位相を補間する。
位相補間回路１２Ａ、１２Ｂは、位相の異なるリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０を加算することにより、各リファレンスクロックの間の位相のクロックを生成する。リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０は、各リファレンスクロックを加算する時の比率を位相コードによって調整することで、所望の位相のクロックＣＬＫ０００、ＣＬＫ０９０、ＣＬＫ１８０、ＣＬＫ２７０を生成する。
位相補間回路１２Ａ、１２Ｂで位相が補間されたクロックＣＬＫ０００、ＣＬＫ０９０、ＣＬＫ１８０、ＣＬＫ２７０は位相補正回路１３に入力され、例えば、skew等の補正が行われる。
入力端子１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈは、９０度ずつ位相の異なるクロックＣＬＫｉｎ０４５、ＣＬＫｉｎ１３５、ＣＬＫｉｎ２２５、ＣＬＫｉｎ３１５が入力され、出力側は位相補間回路１２Ｃ、１２Ｄの各々に接続されている。入力端子１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈに入力されるクロックＣＬＫｉｎ０４５、ＣＬＫｉｎ１３５、ＣＬＫｉｎ２２５、ＣＬＫｉｎ３１５は、入力端子１１Ａ、１１Ｂ、１１Ｃ、１１Ｄに入力されるクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０とは、４５度ずつ位相が異なる。
入力端子１１Ｅ〜１１Ｈには、図示しないＰＬＬ回路等からリファレンスクロックＣＬＫｉｎ０４５、ＣＬＫｉｎ１３５、ＣＬＫｉｎ２２５、ＣＬＫｉｎ３１５が入力される。リファレンスクロックＣＬＫｉｎ０４５、ＣＬＫｉｎ１３５、ＣＬＫｉｎ２２５、ＣＬＫｉｎ３１５は、それぞれ、位相補間回路１２Ｃ、１２Ｄに入力される。
位相補間回路１２Ｃ、１２Ｄは、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎ０４５、ＣＬＫｉｎ１３５、ＣＬＫｉｎ２２５、ＣＬＫｉｎ３１５の位相が受信データＤｉｎの位相に追従するように位相を補間する。
位相補間回路１２Ｃ、１２Ｄで位相が補間されたクロックＣＬＫ０４５、ＣＬＫ１３５、ＣＬＫ２２５、ＣＬＫ３１５は位相補正回路１３に入力され、例えば、skew等の補正が行われる。
このように位相調整回路７は、クロックの１周期を４５度間隔で分割した８種類のクロックＣＬＫ０００、ＣＬＫ０４５、ＣＬＫ０９０、ＣＬＫ１３５、ＣＬＫ１８０、ＣＬＫ２２５、ＣＬＫ２７０、ＣＬＫ３１５を取り扱う。
クロックＣＬＫ０００〜ＣＬＫ３１５は、クロックＣＬＫ０００の１周期を４５度間隔で分割することによって得られる８種類のクロックであり、４５度間隔のクロック同士では位相の間隔が比較的狭く、高精度なクロックであることが要求される。
このため、位相調整回路７は、８種類のクロックＣＬＫ０００〜ＣＬＫ３１５の高い精度を保つために、位相補正回路１３でskewの各クロックＣＬＫ０００〜ＣＬＫ３１５の位相を補正している。
位相補正回路１３で補正が行われたクロックＣＬＫ０００、ＣＬＫ０９０、ＣＬＫ１８０、ＣＬＫ２７０は、出力端子１３Ａ〜１３Ｄを介して、サンプリングクロックＣＬＫｓ０００、ＣＬＫｓ０９０、ＣＬＫｓ１８０、ＣＬＫｓ２７０として出力される。
サンプリングクロックＣＬＫｓ０００、ＣＬＫｓ０９０、ＣＬＫｓ１８０、ＣＬＫｓ２７０は、サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０の組の差動クロックと、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０の組の差動クロックとの２組の差動クロックを含む。
サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０の組の差動クロックと、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０の組の差動クロックとは、互いに９０度位相が異なる。
位相補正回路１３で補正が行われたクロックＣＬＫ０４５、ＣＬＫ１３５、ＣＬＫ２２５、ＣＬＫ３１５は、出力端子１３Ｅ〜１３Ｈを介して、サンプリングクロックＣＬＫｓ０４５、ＣＬＫｓ１３５、ＣＬＫｓ２２５、ＣＬＫｓ３１５として出力される。
サンプリングクロックＣＬＫｓ０４５、ＣＬＫｓ１３５、ＣＬＫｓ２２５、ＣＬＫｓ３１５は、サンプリングクロックＣＬＫｓ０４５とＣＬＫｓ２２５の組の差動クロックと、サンプリングクロックＣＬＫｓ１３５とＣＬＫｓ３１５の組の差動クロックとの２組の差動クロックを含む。
サンプリングクロックＣＬＫｓ０４５とＣＬＫｓ２２５の組の差動クロックと、サンプリングクロックＣＬＫｓ１３５とＣＬＫｓ３１５の組の差動クロックとは、互いに９０度位相が異なる。
位相調整回路７は、サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０の差動クロック、ＣＬＫｓ０４５とＣＬＫｓ２２５差動クロック、ＣＬＫｓ０９０とＣＬＫｓ２７０の差動クロック、ＣＬＫｓ１３５とＣＬＫｓ３１５の差動クロックの４組の差動クロックをインターリーブ形式で出力する。
比較例１のＣＤＲ回路１０は、上述のようなインターリーブ形式で出力される４組の差動クロックを用いることにより、受信データの１ビットに対して２回サンプリングを行うことを可能としている。
次に、図３を用いて、比較例２のＣＤＲ回路２０について説明する。
図３は、比較例２のＣＤＲ回路を示す図である。
比較例２のＣＤＲ回路２０は、１ｘ型のＣＤＲ回路であり、データ入力端子１、サンプリング回路２、比較回路２３Ａ、２３Ｂ、２３Ｃ、データ出力端子４、位相検出回路２５、フィルタ２６、位相調整回路２７、及びクロック入力端子８を含む。
ＣＤＲ回路２０は、比較例１のＣＤＲ回路１０と同様に、例えば、サーバ内のバックプレーンに実装されたＩＣチップの内部に配設され、同一のバックプレーンに実装された他のＩＣチップからバックプレーンを経由して受信した受信データのデータ及びクロック信号の復元を行う回路である。
以下、比較例１のＣＤＲ回路１０の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。
サンプリング回路２は、データ入力端子１に入力される受信データのデータセンタの値Ｄｓｃをサンプリングする回路である。サンプリング回路２の出力側には、比較回路２３Ａ、２３Ｂ、２３Ｃが接続されており、サンプリング回路２は、インターリーブ形式のデータセンタの値Ｄｓｃを出力する。
比較回路２３Ａ、２３Ｂ、２３Ｃは、それぞれ、サンプリング回路２の出力側に接続される。比較回路２３Ａの出力側は、データ出力端子４及び位相検出回路２５の３つの入力端子うちの１つに接続されている。比較回路２３Ｂ、２３Ｃの出力側は、それぞれ、位相検出回路２５の３つの入力端子のうちの残りの２つに接続されている。
比較回路２３Ａ、２３Ｂ、２３Ｃは、それぞれ、サンプリング回路２から出力される受信データＤｉｎのデータセンタの値Ｄｓｃを所定の閾値と比較する。比較回路２３Ａ、２３Ｂ、２３Ｃは、異なる基準値を有している。比較回路２３Ａの基準値は、３つの基準値のうちの中間値であり、比較回路２３Ｂの基準値は、比較回路２３Ａの基準値よりも大きな基準値であり、比較回路２３Ｃの基準値は、比較回路２３Ａの基準値よりも小さな基準値である。
比較回路２３Ａ、２３Ｂ、２３Ｃは、それぞれ、受信データＤｉｎのデータセンタの値Ｄｓｃを基準値と比較して１又は０のいずれのデータ値であるかを判定し、判定結果（１又は０）を表すデータＤｄｃ、Ｄｄｅ＋、Ｄｄｅ−をインターリーブ形式で出力する。
位相検出回路２５は、比較回路２３Ａ、２３Ｂ、２３Ｃから入力されるデータＤｄｃ、Ｄｄｅ＋、Ｄｄｅ−から受信データＤｉｎの位相を検出し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が進んでいる場合には位相を遅延させるためのダウン信号Ｄｎを出力する。また、位相検出器２５は、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が遅れている場合には位相を進めるためのアップ信号Ｕｐを出力する。
フィルタ６は、位相検出回路２５から入力されるアップ信号Ｕｐ又はダウン信号Ｄｎから位相コードＰｈｃｏｄｅを生成し、位相調整回路２７に入力する。
位相調整回路２７は、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎの位相を調整し、サンプリングクロックＣＬＫｓとして出力する。サンプリングクロックＣＬＫｓは、９０度の位相差を有するインターリーブ形式の差動クロックである。
位相調整回路２７から出力されるサンプリングクロックＣＬＫｓは、リファレンスクロックＣＬＫｉｎの位相を受信データＤｉｎの位相に追従させたクロック信号である。
ここで、図４を用いて、比較例２のＣＤＲ回路２０の位相調整回路２７について説明する。
図４は、比較例２のＣＤＲ回路２０の位相調整回路２７の回路構成を示す図である。
位相調整回路２７は、入力端子３１Ａ〜３１Ｄ、位相補間回路３２Ａ、３２Ｂ、及び出力端子３３Ａ〜３３Ｄを含む。
入力端子３１Ａ、３１Ｂ、３１Ｃ、３１Ｄは、９０度ずつ位相の異なるクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０が入力され、出力側は位相補間回路３２に接続されている。
入力端子３１Ａ〜３１Ｄには、図示しないＰＬＬ回路等からリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０が入力される。リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０は、それぞれ、位相補間回路３２Ａ、３２Ｂに入力される。
位相補間回路３２Ａは、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０の位相が受信データＤｉｎの位相に追従するように位相を補間し、リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ１８０を出力する。
位相補間回路３２Ｂは、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０の位相が受信データＤｉｎの位相に追従するように位相を補間し、リファレンスクロックＣＬＫｉｎ９０、ＣＬＫｉｎ２７０を出力する。
位相補間回路３２Ａ、３２Ｂで位相が補間されたリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０は、出力端子３３Ａ〜３３Ｄを介して、サンプリングクロックＣＬＫｓ０００、ＣＬＫｓ９０として出力される。
サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０は、１組の差動クロックであり、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０は、もう１組の差動クロックである。これら２組の差動クロックは、位相が９０度異なるインターリーブ形式で出力端子３３Ａ〜３３Ｄから出力される。
比較例２のＣＤＲ回路２０は、上述のようにインターリーブ形式で出力される２組の差動クロックを用いることにより、受信データＤｉｎの１ビットに対して１回サンプリングを行うことを可能としている。
以上のように、比較例１のＣＤＲ回路１０は２ｘ型のＣＤＲ回路であり、比較例２のＣＤＲ回路２０は１ｘ型のＣＤＲ回路である。
２ｘ型のＣＤＲ回路１０は、位相調整回路７でインターリーブ形式で出力される４組の差動クロックを用いるため、１ｘ型のＣＤＲ回路２０の位相調整回路２７に比べて、回路自体が大型化するとともに、より多くの消費電力が必要になる。
これは、位相調整回路２７（図４参照）が位相補間回路３２だけで済むのに対して、位相調整回路７（図２参照）は、２つの位相補間回路１２Ａ、１２Ｂが必要になるためである。
また、比較例１の位相調整回路７は、インターリーブ形式で４５度間隔の位相差で出力される４組の差動クロックを出力するため、skew等の補正を行っている。比較例１の位相調整回路７は、位相補正回路１３を含むことによっても、比較例２の位相調整回路２７に比べて、消費電力の増大、及び、回路規模の大型化が生じている。
以上のように、比較例１の２ｘ型のＣＤＲ回路１０は、受信データＤｉｎの１ビットに対してサンプリングを行える回数を比較例２の１ｘ型のＣＤＲ回路２０の２倍にできるものの、消費電力の増大、又は、回路規模の大型化が伴うという問題があった。
また、比較例２の１ｘ型のＣＤＲ回路２０は、回路構成を簡略化できるものの、比較例１の２ｘ型のＣＤＲ回路１０に比べると、位相追従性能が低いという問題があった。
このため、以下で説明する実施の形態では、上述の問題点を解決したＣＤＲ回路、及び、電子装置を提供することを目的とする。
以下、実施の形態１乃至３のＣＤＲ回路、受信回路、及び、電子装置について説明する。
＜実施の形態１＞
図５は、実施の形態１のＣＤＲ回路を含むＩＣチップを示す図である。
図５に示すＩＣ（Integrated Circuit：集積回路）チップ５０Ａ、５０Ｂは、伝送路６０Ａ、６０Ｂを介して接続されている。伝送路６０Ａ、６０Ｂは、例えば、ＩＣチップ５０Ａ、５０Ｂが実装されるバックプレーンの配線を模式化して表したものである。
ＩＣチップ５０Ａは、コアロジック５１Ａ、送信回路５２Ａ、及び受信回路５３Ａを含む。同様に、ＩＣチップ５０Ｂは、コアロジック５１Ｂ、送信回路５２Ｂ、及び受信回路５３Ｂを含む。なお、ＩＣチップ５０Ａ、５０Ｂは、実施の形態１のＣＤＲ回路を含む電子装置の一例である。
コアロジック５１Ａ、５１Ｂは、それぞれ、ＣＰＵ（Central Processing Unit：中央演算処理装置）を含むコアである。
送信回路５２Ａは、入力側がコアロジック５１Ａに接続され、出力側は伝送路６０Ａを介してＩＣチップ５０Ｂの受信回路５３Ｂに接続されている。受信回路５３Ａは、出力側がコアロジック５１Ａに接続され、入力側は伝送路６０Ｂを介してＩＣチップ５０Ｂの送信回路５２Ｂに接続されている。
送信回路５２Ｂは、入力側がコアロジック５１Ｂに接続され、出力側は伝送路６０Ｂを介してＩＣチップ５０Ａの受信回路５３Ａに接続されている。受信回路５３Ｂは、出力側がコアロジック５１Ｂに接続され、入力側は伝送路６０Ａを介してＩＣチップ５０Ａの送信回路５２Ａに接続されている。
バックプレーン等の伝送路６０Ａ、６０Ｂを経て、ＩＣチップ５０Ａと５０Ｂとの間でデータを伝送する場合において、特に、伝送速度（伝送レート）が高速である場合、又は、伝送路６０Ａ、６０Ｂが長い場合には、データの波形が劣化する。
このため、実施の形態１のＩＣチップ５０Ａ、５０Ｂは、データを受信する受信回路５３Ａ、５３Ｂの内部に、受信データのクロック及びデータを復元するＣＤＲ（Clock and Data Recovery）回路を含んでいる。
なお、ここでは、実施の形態１のＣＤＲ回路が受信回路５３Ａ、５３Ｂに含まれる形態について説明するが、実施の形態１のＣＤＲ回路を含む回路は、データ及びクロックの復元が必要になる回路であればよく、受信回路５３Ａ、５３Ｂに限られない。
次に、実施の形態１のＣＤＲ回路について説明する。
図６は、実施の形態１のＣＤＲ回路を示す図である。
実施の形態１のＣＤＲ回路１００は、データ入力端子１０１Ａ、データ出力端子１０１Ｂ、積分回路１０２、サンプリング回路１０３、ＤＦＥ（Decision Feedback Equalizer：判定帰還等化回路）１０４、比較回路１０５、位相検出回路１０６、フィルタ１０７、位相調整回路１０８、及びクロック入力端子１０９を含む。
ＣＤＲ回路１００は、ＩＣチップ５０Ａ、５０Ｂの受信回路５３Ａ、５３Ｂの内部にそれぞれ配設され、伝送路６０Ａ、６０Ｂを経由して受信した受信データＤｉｎのデータ及びクロック信号の復元を行う回路である。受信データＤｉｎは、ＣＤＲ回路１００の入力データの一例である。
実施の形態１のＣＤＲ回路１００は、インターリーブ形式のサンプリングクロックＣＬＫｓに応じてインターリーブ動作を行う。
データ入力端子１０１Ａは、伝送路６０Ａ、６０Ｂ（図５参照）経由で他のＩＣチップ（５０Ａ又は５０Ｂ）から受信した受信データＤｉｎをＣＤＲ回路１００に入力する端子である。
積分回路１０２は、入力側がデータ入力端子１０１Ａに接続され、出力側がＤＦＥ１０４に接続されている。積分回路１０２は、位相調整回路１０８から入力されるサンプリングクロックＣＬＫｓに基づき、データ入力端子１０１Ａから入力される受信データＤｉｎのデータセンタの値Ｄｓｃを積分して出力する。なお、実施の形態１のＣＤＲ回路１００はインターリーブ動作を行うため、積分回路１０２は実際には２つ設けられている。
サンプリング回路１０３は、データ入力端子１０１Ａに対して積分回路１０２と並列に接続され、受信データＤｉｎのデータエッジの値Ｄｓｅをサンプリングする回路である。サンプリング回路１０３の出力側には、比較回路１０５が接続されている。なお、実施の形態１のＣＤＲ回路１００はインターリーブ動作を行うため、サンプリング回路１０３は実際には２つ設けられている。
ＤＦＥ１０４は、入力側が積分回路１０２の出力側に接続され、出力側にデータ出力端子１０１Ｂと、位相検出回路１０６の一方の入力端子が接続されている。ＤＦＥ１０４は、積分回路１０２から入力される受信データＤｉｎのデータセンタの値Ｄｓｃのデータ値が１又は０のいずれであるかを判定し、判定結果（１又は０）を表すデータＤｄｃを出力する。ＤＦＥ１０４は、第１判定部の一例である。なお、実施の形態１のＣＤＲ回路１００はインターリーブ動作を行うため、ＤＦＥ１０４は実際には２つ設けられている。
比較回路１０５は、サンプリング回路１０３の出力側に接続される。比較回路１０５の出力側は、位相検出回路１０６の他方の入力端子に接続されている。
比較回路１０５は、サンプリング回路１０３から出力される受信データＤｉｎのデータエッジの値Ｄｓｅを所定の閾値と比較し、受信データＤｉｎのデータエッジの値Ｄｓｅが１又は０のいずれのデータ値であるかを判定する。比較回路１０５は、判定結果（１又は０）を表すデータＤｄｅを出力する。比較回路１０５は、第２判定回路の一例である。なお、実施の形態１のＣＤＲ回路１００はインターリーブ動作を行うため、比較回路１０５は実際には２つ設けられている。
データ出力端子１０１Ｂは、ＤＦＥ１０４から出力されるデータＤｄｃをＣＤＲ回路１００の出力データＤｏｕｔとして出力する。ＤＦＥ１０４から出力されるデータＤｄｃは、受信データＤｉｎのデータセンタの値であり、受信データＤｉｎのデータ値（１又は０）そのものを表す値であるため、データ出力端子１０１ＢからＣＤＲ回路１００の出力として出力される。
位相検出回路１０６は、ＤＦＥ１０４及び比較回路１０５から入力されるデータＤｄｃ、Ｄｄｅから受信データＤｉｎの位相を検出し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が早い場合には位相を遅延させるためのダウン信号Ｄｎを出力し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が遅れている場合には位相を進めるためのアップ信号Ｕｐを出力する。位相検出回路１０６は、位相検出部の一例である。
フィルタ１０７は、位相検出回路１０６から入力されるアップ信号Ｕｐ又はダウン信号Ｄｎから位相コードＰｈｃｏｄｅを生成し、位相調整回路１０８に入力する。このようなフィルタ１０７は、例えば、ローパスフィルタを含んでおり、位相検出回路１０６から入力されるアップ信号Ｕｐ又はダウン信号Ｄｎを積分し、積分値を表すコードを位相コードＰｈｃｏｄｅとして出力する。
位相調整回路１０８は、フィルタ１０７から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎの位相が受信データＤｉｎの位相に追従するようにリファレンスクロックＣＬＫｉｎの位相を調整し、サンプリングクロックＣＬＫｓとして出力する。位相調整回路１０８は、位相調整部の一例である。
サンプリングクロックＣＬＫｓは、リファレンスクロックＣＬＫｉｎに対して０度／１８０度、９０度／２７０度の位相差を有するクロック信号を含んでおり、０度と１８０度のクロック信号を組とする差動クロックと、９０度２７０度を組とする差動クロックとして用いられる。
クロック入力端子１０９は、図示しないＰＬＬ（Phase Locked Loop）回路等から基準のクロック信号となるリファレンスクロックＣＬＫｉｎが入力される端子である。
次に、図７を用いて、積分回路１０２について説明する。
図７は、実施の形態１のＣＤＲ回路１００の積分回路１０２の回路構成を示す図である。
積分回路１０２は、データ入力端子１１１、スイッチ１１２Ａ、１１２Ｂ、スイッチ１１３Ａ、１１３Ｂ、キャパシタ１１４Ａ、１１４Ｂ、スイッチ１１５Ａ、１１５Ｂ、スイッチ１１６Ａ、１１６Ｂ、オペアンプ１１７Ａ、１１７Ｂ、及びデータ出力端子１１８Ａ、１１８Ｂを含む。
データ入力端子１１１は、データ入力端子１０１Ａ（図６参照）から受信データＤｉｎが入力される端子である。データ入力端子１１１の出力側は、スイッチ１１２Ａ、１１２Ｂの一端に接続されている。
スイッチ１１２Ａ、１１２Ｂは、それぞれ、一端（図７中の左側の端子）がデータ入力端子１１１に接続され、他端（図７中の右側の端子）に、スイッチ１１３Ａ、１１３Ｂの一端（図７中の上側の端子）とキャパシタ１１４Ａ、１１４Ｂの一端（図７中の左側の端子）が接続される。スイッチ１１２Ａ、１１２Ｂは、サンプリングクロックＣＬＫｓによって交互にオン／オフが行われる。
スイッチ１１３Ａ、１１３Ｂは、一端（図７中の上側の端子）がスイッチ１１２Ａ、１１２Ｂの他端（図７中の右側の端子）と、キャパシタ１１４Ａ、１１４Ｂの一端（図７中の左側の端子）に接続され、他端（図７中の下側の端子）が接地される。
キャパシタ１１４Ａ、１１４Ｂは、それぞれ、一端（図７中の左側の端子）がスイッチ１１２Ａ、１１２Ｂの他端（図７中の右側の端子）とスイッチ１１３Ａ、１１３Ｂの一端（図７中の上側の端子）に接続され、他端がスイッチ１１５Ａ、１１５Ｂの一端（図７中の上側の端子）と、スイッチ１１６Ａ、１１６Ｂの一端（図７中の左側の端子）に接続される。
スイッチ１１５Ａ、１１５Ｂは、それぞれ、一端（図７中の上側の端子）がキャパシタ１１４Ａ、１１４Ｂの他端（図７中の右側の端子）とスイッチ１１６Ａ、１１６Ｂの一端（図７中の左側の端子）に接続され、他端（図７中の下側の端子）が接地される。
スイッチ１１６Ａ、１１６Ｂは、それぞれ、一端（図７中の左側の端子）がキャパシタ１１４Ａ、１１４Ｂの他端（図７中の右側の端子）と、スイッチ１１５Ａ、１１５Ｂの一端（図７中の上側の端子）に接続され、他端（図７中の右側の端子）がオペアンプ１１７Ａ、１１７Ｂの反転入力端子に接続される。
オペアンプ１１７Ａ、１１７Ｂは、反転入力端子がスイッチ１１６Ａ、１１６Ｂの他端（図７中の右側の端子）に接続され、非反転入力端子が接地され、出力端子がデータ出力端子１１８Ａ、１１８Ｂに接続されている。オペアンプ１１７Ａ、１１７Ｂの反転入力端子と出力端子との間には、それぞれ、負帰還キャパシタが接続されている。
データ出力端子１１８Ａ、１１８Ｂは、それぞれ、オペアンプ１１７Ａ、１１７Ｂの出力端子に接続されており、積分値をインターリーブ形式で出力する。
積分器１０２は、サンプリングクロックＣＬＫｓによってスイッチ１１２Ａがオンにされている間は、スイッチ１１３Ａ及び１１６Ａをオフするとともに、スイッチ１１５Ａをオンにし、キャパシタ１１４Ａに受信データを充電する。これが積分器１０２の積分動作である。
また、サンプリングクロックＣＬＫｓによってスイッチ１１２Ａがオフにされている間は、スイッチ１１３Ａ及び１１６Ａをオンにするとともに、スイッチ１１５Ａをオフにし、キャパシタ１１４Ａに充電した電荷をオペアンプ１１７Ａを介して積分値Ｄｓｃ[0]としてデータ出力端子１１８Ａに出力する。これにより、積分値Ｄｓｃ[0]が積分回路１０２から出力される。
スイッチ１１２Ｂ、１１３Ｂ、１１５Ｂ、１１６Ｂは、上述したスイッチ１１２Ａ、１１３Ａ、１１５Ａ、１１６Ａとは逆位相でオン／オフが行われる。
このため、キャパシタ１１４Ｂに充電された電荷は、オペアンプ１１７Ａを介して積分値Ｄｓｃ[1]としてデータ出力端子１１８Ａから出力される。これにより、積分値Ｄｓｃ[1]が積分回路１０２から出力される。
以上により、積分器１０２から積分値Ｄｓｃ[0]と積分値Ｄｓｃ[1]がインターリーブ形式で出力される。
ここで、図８を用いて、積分回路１０２による受信データＤｉｎのデータセンタの値Ｄｓｃの積分について説明する。
図８は、実施の形態１のＣＤＲ回路１００の積分回路１０２が受信データのデータセンタの値を積分する際における受信データ、サンプリングクロックのエッジ、及び積分値の関係を模式的に示す図である。
例えば、図８の実線で示すように、０、１、０、０という受信データＤｉｎが積分回路１０２に入力されるとする。１ＵＩは、受信データＤｉｎのユニットインターバル（Unit Interval）を示す。
実施の形態１では、サンプリングクロックＣＬＫｓのエッジのタイミングは、受信データＤｉｎに追従するように位相調整回路１０８によって調整される。なお、実施の形態１では、一例として、サンプリングクロックＣＬＫｓの立ち上がりをサンプリングクロックＣＬＫｓのエッジとして表すが、サンプリングクロックＣＬＫｓのエッジとして、サンプリングクロックの立ち下がりを用いてもよい。
従って、サンプリングクロックＣＬＫｓのエッジ同士の間の積分期間（１）〜（４）で１ＵＩを積分期間とする積分を行うと、受信データＤｉｎが１になる積分期間（２）における積分値は、１ＵＩのデータセンタの値となる。これは、積分期間（１）、（３）、（４）においても同様である。なお、実施の形態１では、積分回路１０２で受信データＤｉｎのデータセンタの値を積分するため、積分期間は受信データＤｉｎの１ＵＩの長さと同一である。
図８には、受信データＤｉｎのアイパターンに積分値を重ねて示すが、積分値は受信データＤｉｎの１ＵＩのデータセンタの値として求まる。
実施の形態１では、図８に示すように、積分回路１０２で受信データＤｉｎのデータセンタの値を積分する。
次に、図９を用いて、サンプリング回路１０３について説明する。
図９は、実施の形態１のＣＤＲ回路１００のサンプリング回路１０３の回路構成を示す図である。
サンプリング回路１０３は、データ入力端子１２１、スイッチ１２２Ａ、１２２Ｂ、キャパシタ１２３Ａ、１２３Ｂ、オペアンプ１２４Ａ、１２４Ｂ、及びデータ出力端子１２５Ａ、１２５Ｂを含む。
データ入力端子１２１は、データ入力端子１０１Ａ（図６参照）から受信データＤｉｎが入力される端子である。データ入力端子１２１の出力側は、スイッチ１２２Ａ、１２２Ｂの一端（図９中の左側の端子）に接続されている。
スイッチ１２２Ａ、１２２Ｂは、それぞれ、一端（図９中の左側の端子）がデータ入力端子１２１に接続され、他端（図９中の右側の端子）がキャパシタ１２３Ａ、１２３Ｂの一端（図９中の上側の端子）と、オペアンプ１２４Ａ、１２４Ｂの非反転入力端子とに接続されている。スイッチ１２２Ａ、１２２Ｂは、サンプリングクロックＣＬＫｓによって交互にオン／オフが行われる。
キャパシタ１２３Ａ、１２３Ｂは、一端（図９中の上側の端子）がスイッチ１２２Ａ、１２２Ｂの他端（図９中の右側の端子）とオペアンプ１２４Ａ、１２４Ｂの非反転入力端子とに接続され、他端（図９中の下側の端子）は接地されている。
オペアンプ１２４Ａ、１２４Ｂは、非反転入力端子がスイッチ１２２Ａ、１２２Ｂの他端（図９中の右側の端子）とキャパシタ１２３Ａ、１２３Ｂの一端（図９中の上側の端子）とに接続され、反転入力端子が自己の出力端子に接続され、出力端子が自己の反転入力端子とデータ出力端子１２５Ａ、１２５Ｂとに接続されている。
データ出力端子１２５Ａ、１２５Ｂは、それぞれ、オペアンプ１２４Ａ、１２４Ｂの出力端子と反転入力端子とに接続されている。
サンプリングクロックＣＬＫｓによってスイッチ１２２Ａがオンになると、データ入力端子１２１を介して受信データＤｉｎがサンプリングされることによって、キャパシタ１２３Ａが充電され、オペアンプ１２３Ａを介してサンプリング値がデータ出力端子１２５Ａから出力される。
スイッチ１２２Ａと１２２ＢはサンプリングクロックＣＬＫｓによって交互にオン／オフが行われるため、データ出力端子１２５Ａ、１２５Ｂからはインターリーブ形式でサンプリング値を表すデータが出力される。
図１０は、実施の形態１のＣＤＲ回路１００に含まれるＤＦＥ１０４の回路構成を示す図である。
ＤＦＥ１０４は、データ入力端子１３１Ａ、１３１Ｂ、比較回路１３２Ａ〜１３２Ｄ、セレクタ１３３Ａ、１３３Ｂ、ＦＦ（Flip Flop）１３４、１３４Ｂ、及びデータ出力端子１３５Ａ、１３５Ｂを含む。
データ入力端子１３１Ａは、積分回路１０２の出力端子に接続され、受信データＤｉｎのデータセンタの値Ｄｓｃ[0]が入力される端子である。
比較回路１３２Ａ、１３２Ｂは、それぞれ、入力側がデータ入力端子１３１Ａに接続され、比較用の閾値として入力される等化係数（Ｃ１、−Ｃ１）と受信データＤｉｎのデータセンタの値Ｄｓｃ[0]とを比較し、比較結果を表す値（１又は０）を出力する。
具体的には、データセンタの値Ｄｓｃ[0]が０を中心とした振幅を持つとすると、比較回路１３２Ａは、データ入力端子１３１Ａから入力される受信データＤｉｎのデータセンタの値Ｄｓｃ[0]から等化係数Ｃ１を減算した結果（Ｄｓｃ[0]−Ｃ１）が０よりも大きければ１を出力し、減算結果（Ｄｓｃ[0]−Ｃ１）が０以下であれば０を出力する。
また、比較回路１３２Ｂは、データ入力端子１３１Ａから入力される受信データＤｉｎのデータセンタの値Ｄｓｃ[0]から等化係数（−Ｃ１）を減算した結果（Ｄｓｃ[0]＋Ｃ１）が０よりも大きければ１を出力し、減算結果（Ｄｓｃ[0]＋Ｃ１）が０以下であれば０を出力するのに等しい。
セレクタ１３３Ａは、入力端子が比較回路１３２Ａ、１３２Ｂの出力端子に接続され、選択信号入力端子がＦＦ１３４Ｂの出力端子に接続され、出力端子がＦＦ１３４Ａの入力端子とデータ出力端子１３５Ａに接続されている。
セレクタ１３３Ａは、ＦＦ１３４Ｂから入力される選択信号の値が１であるときは比較回路１３２Ａの出力を選択して出力し、ＦＦ１３４Ｂから入力される選択信号の値が０であるときは比較回路１３２Ｂの出力を選択して出力する。
セレクタ１３３Ａの選択信号入力端子にＦＦ１３４Ｂから入力される値は、セレクタ１３３Ａに比較回路１３２Ａ又は１３２Ｂから入力されるデータよりも１ビット前のデータである。
ＦＦ１３４Ａは、入力側がセレクタ１３３Ａの出力端子に接続され、出力側がセレクタ１３３Ｂの選択信号入力端子に接続されている。ＦＦ１３４Ａは、セレクタ１３３Ｂに比較回路１３２Ｃ、１３２Ｄから入力されるデータよりも１ビット前のセレクタ１３３Ａの出力を保持する。
データ出力端子１３５Ａは、セレクタ１３３Ａの出力をＤＦＥ１０４の判定結果を表す値として出力する端子であり、データ出力端子１０１Ｂ及び位相検出回路１０６の一方の入力端子に接続される。
また、データ入力端子１３１Ｂは、積分回路１０２の出力端子に接続され、受信データＤｉｎのデータセンタの値Ｄｓｃ[1]が入力される端子である。
比較回路１３２Ｃ、１３２Ｄは、それぞれ、入力側がデータ入力端子１３１Ｂに接続され、比較用の閾値として入力される等化係数（Ｃ１、−Ｃ１）と受信データＤｉｎのデータセンタの値Ｄｓｃ[1]とを比較し、比較結果を表す値（１又は０）を出力する。
具体的には、データセンタの値Ｄｓｃ[1]が０を中心とした振幅を持つとすると、比較回路１３２Ｃは、データ入力端子１３１Ｂから入力される受信データＤｉｎのデータセンタの値Ｄｓｃ[1]から等化係数Ｃ１を減算した結果（Ｄｓｃ[1]−Ｃ１）が０よりも大きければ１を出力し、減算結果（Ｄｓｃ[1]−Ｃ１）が０以下であれば０を出力する。
また、比較回路１３２Ｄは、データ入力端子１３１Ｂから入力される受信データＤｉｎのデータセンタの値Ｄｓｃ[1]から等化係数（−Ｃ１）を減算した結果（Ｄｓｃ[1]＋Ｃ１）が０よりも大きければ１を出力し、減算結果（Ｄｓｃ[1]＋Ｃ１）が０以下であれば０を出力するのに等しい。
セレクタ１３３Ｂは、入力端子が比較回路１３２Ｃ、１３２Ｄの出力端子に接続され、選択信号入力端子がＦＦ１３４Ａの出力端子に接続され、出力端子がＦＦ１３４Ｂの入力端子とデータ出力端子１３５Ｂに接続されている。
セレクタ１３３Ｂは、ＦＦ１３４Ａから入力される選択信号の値が１であるときは比較回路１３２Ｃの出力を選択して出力し、ＦＦ１３４Ａから入力される選択信号の値が０であるときは比較回路１３２Ｄの出力を選択して出力する。
セレクタ１３３Ｂの選択信号入力端子にＦＦ１３４Ａから入力される値は、セレクタ１３３Ｂに比較回路１３２Ｃ又は１３２Ｄから入力されるデータよりも１ビット前のデータである。
ＦＦ１３４Ｂは、入力側がセレクタ１３３Ｂの出力端子に接続され、出力側がセレクタ１３３Ａの選択信号入力端子に接続されている。ＦＦ１３４Ｂは、セレクタ１３３Ａに比較回路１３２Ａ、１３２Ｂから入力されるデータよりも１ビット前のセレクタ１３３Ｂの出力を保持する。
データ出力端子１３５Ｂは、セレクタ１３３Ｂの出力をＤＦＥ１０４の判定結果を表す値として出力する端子であり、データ出力端子１０１Ｂ及び位相検出回路１０６の一方の入力端子に接続される。
以上の処理により、ＤＦＥ１０４は、比較回路１３２Ａ、１３２Ｂから入力されるデータの等化を行っている。
ＤＦＥ１０４は、受信データＤｉｎのデータセンタ（Ｄｓｃ[0]、Ｄｓｃ[1]）のデータ値（１又は０）を判定し、判定結果を表すデータＤｄｃ[0]、Ｄｄｃ[1]をデータ出力端子１３５Ａ、１３５Ｂから出力する。データＤｄｃ[0]、Ｄｄｃ[1]の値は、１又は０である。
ＤＦＥ１０４は、データ出力端子１３５Ａ、１３５Ｂからインターリーブ形式でデータＤｄｃ[0]、Ｄｄｃ[1]を出力する。
次に、図１１を用いて、実施の形態１のＣＤＲ回路１００の位相検出回路１０６について説明する。
図１１は、実施の形態１のＣＤＲ回路１００の位相検出回路１０６の回路構成を示す図である。
位相検出回路１０６は、データ入力端子１４１Ａ〜１４１Ｄ、ＸＯＲ（排他的論理和）回路１４２Ａ〜１４２Ｄ、ＦＦ１４３、演算回路１４４、及び出力端子１４５を含む。
データ入力端子１４１Ａ〜１４１Ｄのうち、データ入力端子１４１Ａ及び１４１Ｃは、ＤＦＥ１０４の出力端子に接続されており、データＤｄｃ[0]、Ｄｄｃ[1]がそれぞれ入力される。また、データ入力端子１４１Ｂ及び１４１Ｄは、比較回路１０５の出力端子に接続されており、データＤｄｅ[0]、Ｄｄｅ[1]がそれぞれ入力される。
データ入力端子１４１Ａの出力側は、ＸＯＲ回路１４２Ａの一方の入力端子と、ＸＯＲ回路１４２Ｂの一方の入力端子に接続されている。データ入力端子１４１Ｂの出力側は、ＸＯＲ回路１４２Ｂの他方の入力端子と、ＸＯＲ回路１４２Ｃの一方の入力端子に接続されている。
データ入力端子１４１Ｃの出力側は、ＸＯＲ回路１４２Ｃの他方の入力端子と、ＸＯＲ回路１４２Ｄの一方の入力端子に接続されている。データ入力端子１４１Ｄの出力側は、ＸＯＲ回路１４２Ｄの他方の入力端子と、ＦＦ１４３の入力端子に接続されている。
ＸＯＲ回路１４２Ａは、一対の入力端子がＦＦ１４３の出力端子とデータ入力端子１４１Ａとに接続されており、出力端子が演算回路１４４の入力端子に接続されている。ＸＯＲ回路１４２Ｂは、一対の入力端子がデータ入力端子１４１Ａとデータ入力端子１４１Ｂとに接続されており、出力端子が演算回路１４４の入力端子に接続されている。
ＸＯＲ回路１４２Ｃは、一対の入力端子がデータ入力端子１４１Ｂとデータ入力端子１４１Ｃとに接続されており、出力端子が演算回路１４４の入力端子に接続されている。ＸＯＲ回路１４２Ｄは、一対の入力端子がデータ入力端子１４１Ｃとデータ入力端子１４１Ｄとに接続されており、出力端子が演算回路１４４の入力端子に接続されている。
ＦＦ１４３は、入力端子がデータ入力端子１４１Ｄに接続され、出力端子がＸＯＲ回路１４２Ａの他方の入力端子に接続されている。
演算回路１４４は、入力側がＸＯＲ回路１４２Ａ〜１４２Ｄの出力端子に接続され、出力側が出力端子１４５に接続されている。
出力端子１４５は、演算回路１４４の出力側に接続されている。
ＸＯＲ回路１４２Ａは、ＦＦ１４３の出力とデータ入力端子１４１Ａから入力されるデータとの排他的論理和を表す信号をアップ信号ＵＰ[0]として出力する。ＸＯＲ回路１４２Ｂは、データ入力端子１４１Ａに入力されるデータと、データ入力端子１４１Ｂに入力されるデータとの排他的論理和を表す信号をダウン信号Ｄｎ[0]として出力する。
ＸＯＲ回路１４２Ｃは、データ入力端子１４１Ｂに入力されるデータと、データ入力端子１４１Ｃに入力されるデータとの排他的論理和を表す信号をアップ信号ＵＰ[1]として出力する。ＸＯＲ回路１４２Ｄは、データ入力端子１４１Ｃに入力されるデータと、データ入力端子１４１Ｄに入力されるデータとの排他的論理和を表す信号をダウン信号Ｄｎ[0]として出力する。
ここで、図１２を用いて、位相検出回路１０６に含まれるデータ入力端子１４１Ａ、１４１Ｂ、１４１Ｃ、ＸＯＲ回路１４２Ａ、１４２Ｂの動作と、ＸＯＲ回路１４２Ａ、１４２Ｂの出力について説明する。
図１２は、実施の形態１のＣＤＲ回路１００の位相検出回路１０６のＸＯＲ回路１４２Ａ、１４２Ｂの出力を説明する図である。
図１２（Ａ）は、位相検出回路１０６の構成要素のうちのデータ入力端子１４１Ａ、１４１Ｂ、１４１Ｃ、ＸＯＲ回路１４２Ａ、１４２Ｂを抜き出して示す。図１２（Ｂ）は、データ入力端子１４１Ａ、１４１Ｂ、１４１Ｃにそれぞれ入力するデータＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]と、ＸＯＲ回路１４２Ａ、１４２が出力するアップ信号Ｕｐ又はダウン信号Ｄｎの関係を示す真理値である。
ここで、アップ信号Ｕｐは、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が遅れている場合に位相を進めるために出力される信号である。また、ダウン信号Ｄｎは、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が進んでいる場合に位相を遅延させるために出力される信号である。
また、アップ信号Ｕｐが１でダウン信号Ｄｎが０である場合は、サンプリングクロックＣＬＫｓの位相を進める場合を示す。一方、アップ信号Ｕｐが０でダウン信号Ｄｎが１である場合は、サンプリングクロックＣＬＫｓの位相を遅れさせる場合を示す。
図１２（Ｃ）は、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]が立ち上がる場合に、ＸＯＲ回路１４２Ａからアップ信号Ｕｐが出力される場合の動作例を示す。図１２（Ｄ）は、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]が立ち下がる場合に、ＸＯＲ回路１４２Ｂからダウン信号Ｄｎが出力される場合の動作例を示す。
データ入力端子１４１Ａ、１４１Ｂ、１４１Ｃには、図１２（Ａ）に示すようにＸＯＲ回路１４２Ａ、１４２Ｂが接続されている。
このため、図１２（Ｂ）の真理値表に示すように、アップ信号Ｕｐが１になるとともに、ダウン信号Ｄｎが０になるのは、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]が０、１、１の場合と、１、０、０の場合である。
また、アップ信号Ｕｐが０になるとともにダウン信号Ｄｎが１になるのは、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]が０、０、１の場合と、１、１、０の場合である。
例えば、図１２（Ｃ）に示すように、データＤｄｃ[0]＝０からデータＤｄｃ[1]＝１に立ち上がる際に、その間にあるエッジのデータＤｄｅ[0]＝１である場合は、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が遅れている場合に相当する。このため、サンプリングクロックＣＬＫｓの位相を進めるためにアップ信号Ｕｐを１にするとともにダウン信号Ｄｎを０にする。なお、これは、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]が１、１、０の場合も同様である。
また、図１２（Ｄ）に示すように、データＤｄｃ[0]＝１からデータＤｄｃ[1]＝０に立ち下がる際に、その間にあるエッジのデータＤｄｅ[0]＝１である場合は、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が進んでいる場合に相当する。このため、サンプリングクロックＣＬＫｓの位相を遅らすためにアップ信号Ｕｐを０にするとともにダウン信号Ｄｎを１にする。なお、これは、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]が０、０、１の場合も同様である。
以上、図１２（Ａ）〜（Ｄ）でデータ入力端子１４１Ａ、１４１Ｂ、１４１Ｃ、及びＸＯＲ回路１４２Ａ、１４２Ｂについて説明した動作は、図１１に示す位相検出回路１０６のデータ入力端子１４１Ａ〜１４１Ｄ、ＸＯＲ回路１４２Ａ〜１４２Ｄについて同様である。
図１１に示す位相検出回路１０６の演算回路１４４は、例えば、ＸＯＲ回路１４２Ａ〜１４２Ｄから入力されるアップ信号Ｕｐとダウン信号Ｄｎの平均値等に基づき、位相検出回路１０６として最終的に出力端子１４５から出力するアップ信号Ｕｐ又はダウン信号Ｄｎの度合を決定する。
次に、図１３を用いて、実施の形態１のＣＤＲ回路１００の位相調整回路１０８について説明する。
図１３は、実施の形態１のＣＤＲ回路１００の位相調整回路１０８の回路構成を示す図である。
位相調整回路１０８は、入力端子１５１Ａ〜１５１Ｄ、及び位相補間回路１５２Ａ〜１５２Ｄを含む。
入力端子１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄは、９０度ずつ位相の異なるクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０が入力され、出力側は位相補間回路１５２Ａ、１５２Ｂの各々に接続されている。
入力端子１５１Ａ〜１５１Ｄには、図示しないＰＬＬ回路等からリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０が入力される。リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０は、それぞれ、位相補間回路１５２Ａ、１５２Ｂに入力される。
位相補間回路１５２Ａ、１５２Ｂは、フィルタ６から入力される位相コードＰｈｃｏｄｅに基づき、リファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０の位相が受信データＤｉｎの位相に追従するように位相を補間する。
位相補間回路１５２Ａは、位相コードＰｈｃｏｄｅに基づいてリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０を加算することにより、サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０を生成する。
位相補間回路１５２Ｂは、位相コードＰｈｃｏｄｅに基づいてリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ０９０、ＣＬＫｉｎ１８０、ＣＬＫｉｎ２７０を加算することにより、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０を生成する。
位相補間回路１５２Ａ、１５２Ｂは、各リファレンスクロックを加算する時の比率を位相コードＰｈｃｏｄｅによって調整することで、所望の位相のクロックＣＬＫｓ０００、ＣＬＫｓ０９０、ＣＬＫｓ１８０、ＣＬＫｓ２７０を生成する。
サンプリングクロックＣＬＫｓ０００、ＣＬＫｓ０９０、ＣＬＫｓ１８０、ＣＬＫｓ２７０は、サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０の組の差動クロックと、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０の組の差動クロックとの２組の差動クロックを含む。
サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０の組の差動クロックと、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０の組の差動クロックとは、互いに９０度位相が異なる。
位相調整回路１０８は、サンプリングクロックＣＬＫｓ０００とＣＬＫｓ１８０との差動形式のサンプリングクロックと、ＣＬＫｓ０９０とＣＬＫｓ２７０との差動形式のサンプリングクロックとをインターリーブ形式で出力する。すなわち、位相調整回路１０８は、位相の異なる２種類の差動クロックをインターリーブ形式で出力する。
次に、図１４を用いて、実施の形態１のＣＤＲ回路１００の位相調整回路１０８に含まれる位相補間回路１５２Ａについて説明する。
図１４は、実施の形態１のＣＤＲ回路１００の位相調整回路１０８に含まれる位相補間回路１５２Ａと、入力端子１５１Ａ〜１５１Ｄとを示す図である。
位相補間回路１５２Ａは、コード入力端子１６１、バッファ１６２Ａ、１６２Ｂ、電流源１６３Ａ、１６３Ｂ、バッファ１６４、及び出力端子１６５Ａ、１６５Ｂを含む。
コード入力端子１６１は、フィルタ１０７（図６参照）から位相コードＰｈｃｏｄｅが入力される端子である。
バッファ１６２Ａは、一対の入力端子が入力端子１５１Ａ、１５１Ｃに接続され、ＰＬＬ回路等からリファレンスクロックＣＬＫｉｎ０００、ＣＬＫｉｎ１８０が入力される。バッファ１６２Ａは、一対の出力端子がバッファ１６４の一対の入力端子に接続され、電流源１６３Ａの電流が制御されることにより、出力する差動クロックの位相を調整する。
バッファ１６２Ｂは、一対の入力端子が入力端子１５１Ｂ、１５１Ｄに接続され、ＰＬＬ回路等からリファレンスクロックＣＬＫｉｎ０９０、ＣＬＫｉｎ２７０が入力される。バッファ１６２Ｂは、一対の出力端子がバッファ１６４の一対の入力端子に接続され、電流源１６３Ｂの電流が制御されることにより、出力する差動クロックの位相を調整する。
電流源１６３Ａは、コード入力端子１６１を介してフィルタ１０７（図６参照）から入力される位相コードＰｈｃｏｄｅに応じて出力位相０度１８０度の反転切替え及び出力電流の調整を行う。
電流源１６３Ｂは、コード入力端子１６１を介してフィルタ１０７（図６参照）から入力される位相コードＰｈｃｏｄｅに応じて出力位相９０度２７０度の反転切替え及び出力電流の調整を行う。
バッファ１６４は、バッファ１６２Ａから入力されるリファレンスクロックＣＬＫｉｎ０００またはＣＬＫｉｎ１８０と、バッファ１６２Ｂから入力されるリファレンスクロックＣＬＫｉｎ０９０またはＣＬＫｉｎ２７０とを用いてバッファ１６２Ａ、１６２Ｂの出力電流の比率に応じて位相を補間して、サンプリングクロックＣＬＫｓ０００を出力する。
また、バッファ１６４は、バッファ１６２Ａから入力されるリファレンスクロックＣＬＫｉｎ１８０またはＣＬＫｉｎ０００と、バッファ１６２Ｂから入力されるリファレンスクロックＣＬＫｉｎ２７０またはＣＬＫｉｎ０９０とを用いてバッファ１６２Ａ、１６２Ｂの出力電流の比率に応じて位相を補間して、サンプリングクロックＣＬＫｓ１８０を出力する。
なお、ここでは位相補間回路１５２Ａについて説明したが、位相補間回路１５２Ｂも同様の回路構成を有する。位相補間回路１５２は、サンプリングクロックＣＬＫｓ０９０とＣＬＫｓ２７０を生成する。
以上、実施の形態１によれば、積分回路１０２で受信データＤｉｎのデータセンタの値Ｄｓｃを積分するため、受信データＤｉｎの１ＵＩの中央にエッジを有するサンプリングクロックを用いなくても、受信データＤｉｎのデータセンタの値Ｄｓｃを積分値として得ることができる。
また、受信データのデータエッジの値Ｄｓｅは、サンプリングクロックのエッジで受信データの値を取得するサンプリング回路１０３によって得ることができる。
このため、比較例１のように４組の差動クロックを用いなくても、比較例１のＣＤＲ回路１０と同様に、受信データＤｉｎの１ビットに対して２回サンプリングを行う２ｘ型の動作が可能である。
サンプリングクロックを生成する位相調整回路１０８（図１３参照）は、１ｘ型の動作を行う比較例１のＣＤＲ回路２０の位相調整回路２７（図４参照）と同様の回路である。
すなわち、実施の形態１のＣＤＲ回路１００は、クロックの数を増やすことなく、サンプリングレートを増大することができる。
また、位相調整回路１０８（図１３参照）は、１ｘ型の動作を行うための比較例１の位相調整回路２７（図４参照）と同様に小規模であり、消費電力も少ない。
このため、省電力化と回路規模の小型化を図ることができる。
なお、以上では、位相調整回路１０８が比較例１の位相調整回路７のように位相補正回路１３を含まない形態について説明したが、位相調整回路１０８は、例えば、取り扱う周波数の高速化等で位相の補正を行った方が良い場合は、位相補正回路を含んでもよい。
また、以上では、積分回路１０２の出力側にＤＦＥ１０４を接続する形態について説明したが、ＤＦＥ１０４の代わりに、比較回路１０５と同様の比較回路を接続してもよい。また、サンプリング回路１０３の出力側に接続される比較回路１０５の代わりにＤＦＥを接続してもよい。
また、位相調整回路１０８は図１３に示した構成の回路に限られず、リファレンスクロックＣＬＫｉｎの位相を調整できる回路であれば他の形式の回路であってもよく、例えば、図１５に示す回路を用いることができる。
図１５は、実施の形態１の変形例による位相調整回路１０８Ａの回路構成を示す図である。
位相調整回路１０８Ａは、入力端子１６１、バッファ１６２−１〜１６２−ｎ、セレクタ１６３、及び出力端子１６４を含む。
入力端子１６１は、図示しないＰＬＬ回路等からリファレンスクロックＣＬＫｉｎが入力される端子である。
バッファ１６２−１〜１６２−ｎは、直列接続されたｎ個のバッファであり、それぞれが同一の遅延時間を有する。なお、ｎは２以上の任意の整数である。
セレクタ１６３は、各バッファ１６２−１〜１６２−ｎの出力側が入力されるように接続されており、フィルタ１０７から入力される位相信号Ｐｈｃｏｄｅが選択信号として選択信号入力端子に入力される。
セレクタ１６３は、位相信号Ｐｈｃｏｄｅによって特定されるいずれかのバッファ（１６２−１〜１６２−ｎのうちのいずれか１つ）の出力を選択して出力する。セレクタ１６３は、バッファ１６２−１から位相信号Ｐｈｃｏｄｅによって特定されたバッファ（１６２−２〜１６２−ｎのいずれか）までのバッファによって遅延されたリファレンスクロックＣＬＫｉｎをサンプリングクロックＣＬＫｓとして出力する。
出力端子１６４は、セレクタ１６３から出力されるサンプリングクロックＣＬＫｓを出力する。
なお、図１５に示す位相調整回路１０８Ａを４つ用いれば、図１３に示す位相調整回路１０８の代わりに、サンプリングクロックＣＬＫｓ０００、ＣＬＫｓ０９０、ＣＬＫｓ１８０、ＣＬＫｓ２７０を出力することができる。
＜実施の形態２＞
図１６は、実施の形態２のＣＤＲ回路２００を示す図である。
実施の形態２のＣＤＲ回路２００は、データ入力端子１０１Ａ、データ出力端子１０１Ｂ、積分回路１０２、サンプリング回路１０３、ＤＦＥ１０４、比較回路１０５、デマルチプレクサ２１０、位相検出回路２０６、フィルタ１０７、位相調整回路１０８、及びクロック入力端子１０９を含む。
実施の形態２のＣＤＲ回路２００は、デマルチプレクサ２１０を含む点と、位相検出回路１０６の代わりに位相検出回路２０６を含む点とが実施の形態１のＣＤＲ回路１００と異なる。その他の構成は、実施の形態１のＣＤＲ回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
デマルチプレクサ２１０は、ＤＦＥ１０４及び比較回路１０５と、位相検出回路２０６との間に接続されている。
デマルチプレクサ２１０は、ＤＦＥ１０４から入力されるインターリーブ形式の２組の差動データであるデータＤｄｃを半分の周波数のデータＤｄｃに変換し、インターリーブ形式の４組の差動データ（Ｄｄｃ）として出力する。
また、デマルチプレクサ２１０は、比較回路１０５から出力されるインターリーブ形式の２組の差動データであるデータＤｄｅを半分の周波数のデータＤｄｅに変換し、インターリーブ形式の４組の差動データ（Ｄｄｅ）として出力する。
位相検出回路２０６は、デマルチプレクサ２１０から入力されるデータＤｄｃ、Ｄｄｅから受信データＤｉｎの位相を検出し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が早い場合には位相を遅延させるためのダウン信号Ｄｎを出力し、受信データＤｉｎに対してサンプリングクロックＣＬＫｓの位相が遅れている場合には位相を進めるためのアップ信号Ｕｐを出力する。
次に、図１７を用いて、実施の形態２のＣＤＲ回路２００の位相検出回路２０６の回路構成について説明する。
図１７は、実施の形態２のＣＤＲ回路２００の位相検出回路２０６を示す図である。
位相検出回路２０６は、データ入力端子２２１Ａ〜２２１Ｈ、ＸＯＲ（排他的論理和）回路２２２Ａ〜２２２Ｈ、ＦＦ２２３、演算回路２２４、及び出力端子２２５を含む。
データ入力端子２２１Ａ〜２２１Ｈは、デマルチプレクサ２１０の出力端子に接続されており、データＤｄｃ[0]、Ｄｄｅ[0]、Ｄｄｃ[1]、Ｄｄｅ[1]、Ｄｄｃ[2]、Ｄｄｅ[2]、Ｄｄｃ[3]、Ｄｄｅ[3]がそれぞれ入力される。
データ入力端子２２１Ａの出力側は、ＸＯＲ回路２２２Ａの一方の入力端子と、ＸＯＲ回路２２２Ｂの一方の入力端子に接続されている。データ入力端子２２１Ｂの出力側は、ＸＯＲ回路２２２Ｂの他方の入力端子と、ＸＯＲ回路２２２Ｃの一方の入力端子に接続されている。
データ入力端子２２１Ｃの出力側は、ＸＯＲ回路２２２Ｃの他方の入力端子と、ＸＯＲ回路２２２Ｄの一方の入力端子に接続されている。データ入力端子２２１Ｄの出力側は、ＸＯＲ回路２２２Ｄの他方の入力端子と、ＸＯＲ回路２２２Ｅの一方の入力端子に接続されている。
データ入力端子２２１Ｅの出力側は、ＸＯＲ回路２２２Ｅの他方の入力端子と、ＸＯＲ回路２２２Ｆの一方の入力端子に接続されている。データ入力端子２２１Ｆの出力側は、ＸＯＲ回路２２２Ｆの他方の入力端子と、ＸＯＲ回路２２２Ｇの一方の入力端子に接続されている。
データ入力端子２２１Ｇの出力側は、ＸＯＲ回路２２２Ｇの他方の入力端子と、ＸＯＲ回路２２２Ｈの一方の入力端子に接続されている。データ入力端子２２１Ｈの出力側は、ＸＯＲ回路２２２Ｈの他方の入力端子と、ＦＦ２２３の入力端子に接続されている。
ＸＯＲ回路２２２Ａは、一対の入力端子がＦＦ２２３の出力端子とデータ入力端子２２１Ａとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。ＸＯＲ回路２２２Ｂは、一対の入力端子がデータ入力端子２２１Ａとデータ入力端子２２１Ｂとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。
ＸＯＲ回路２２２Ｃは、一対の入力端子がデータ入力端子２２１Ｂとデータ入力端子２２１Ｃとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。ＸＯＲ回路２２２Ｄは、一対の入力端子がデータ入力端子２２１Ｃとデータ入力端子２２１Ｄとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。
ＸＯＲ回路２２２Ｆは、一対の入力端子がデータ入力端子２２１Ｅとデータ入力端子２２１Ｆとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。ＸＯＲ回路２２２Ｇは、一対の入力端子がデータ入力端子２２１Ｆとデータ入力端子２２１Ｇとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。
ＸＯＲ回路２２２Ｈは、一対の入力端子がデータ入力端子２２１Ｇとデータ入力端子２２１Ｈとに接続されており、出力端子が演算回路２２４の入力端子に接続されている。
ＦＦ２２３は、入力端子がデータ入力端子２２１Ｈに接続され、出力端子がＸＯＲ回路２２２Ａの他方の入力端子に接続されている。
演算回路２２４は、入力側がＸＯＲ回路２２２Ａ〜２２２Ｈの出力端子に接続され、出力側が出力端子２２５に接続されている。
出力端子２２５は、演算回路２２４の出力側に接続されている。
ＸＯＲ回路２２２Ａは、ＦＦ２２３の出力とデータ入力端子２２１Ａから入力されるデータとの排他的論理和を表す信号をアップ信号ＵＰ[0]として出力する。ＸＯＲ回路２２２Ｂは、データ入力端子２２１Ａに入力されるデータと、データ入力端子２２１Ｂに入力されるデータとの排他的論理和を表す信号をダウン信号Ｄｎ[0]として出力する。
ＸＯＲ回路２２２Ｃは、データ入力端子２２１Ｂに入力されるデータと、データ入力端子２２１Ｃに入力されるデータとの排他的論理和を表す信号をアップ信号ＵＰ[1]として出力する。ＸＯＲ回路２２２Ｄは、データ入力端子２２１Ｃに入力されるデータと、データ入力端子２２１Ｄに入力されるデータとの排他的論理和を表す信号をダウン信号Ｄｎ[0]として出力する。
ＸＯＲ回路２２２Ｅは、データ入力端子２２１Ｄに入力されるデータと、データ入力端子２２１Ｅに入力されるデータとの排他的論理和を表す信号をアップ信号ＵＰ[2]として出力する。ＸＯＲ回路２２２Ｆは、データ入力端子２２１Ｅに入力されるデータと、データ入力端子２２１Ｆに入力されるデータとの排他的論理和を表す信号をダウン信号Ｄｎ[2]として出力する。
ＸＯＲ回路２２２Ｇは、データ入力端子２２１Ｆに入力されるデータと、データ入力端子２２１Ｇに入力されるデータとの排他的論理和を表す信号をアップ信号ＵＰ[3]として出力する。ＸＯＲ回路２２２Ｈは、データ入力端子２２１Ｇに入力されるデータと、データ入力端子２２１Ｈに入力されるデータとの排他的論理和を表す信号をダウン信号Ｄｎ[3]として出力する。
演算回路２２４は、例えば、ＸＯＲ回路２２２Ａ〜２２２Ｈから入力されるアップ信号Ｕｐとダウン信号Ｄｎの平均値等に基づき、位相検出回路２０６として最終的に出力端子２２５から出力するアップ信号Ｕｐ又はダウン信号Ｄｎの度合を決定する。
以上のようなデマルチプレクサ２１０及び位相検出回路２０６を含む実施の形態２のＣＤＲ回路２００は、実施の形態１のＣＤＲ回路１００と同様に、受信データＤｉｎの１ビットに対して２回サンプリングを行う２ｘ型の動作が可能である。
この際に、比較例１のように４組の差動クロックを用いる必要はなく、比較例１のＣＤＲ回路１０と同様に、２組の差動クロックを用いればよい。
従って、実施の形態２のＣＤＲ回路２００は、クロックの数を増やすことなく、サンプリングレートを増大することができる。
また、位相調整回路１０８（図１３参照）は、１ｘ型の動作を行うための比較例１の位相調整回路２７（図４参照）と同様に小規模であり、消費電力も少ない。このため、省電力化と回路規模の小型化を図ることができる。
また、実施の形態２のＣＤＲ回路２００は、データ出力端子１０１Ｂから出力される出力データＤｏｕｔの周波数を、実施の形態１のＣＤＲ回路１００のデータ出力端子１０１Ｂから出力される出力データＤｏｕｔの周波数の半分にすることができる。
＜実施の形態３＞
図１８は、実施の形態３のＣＤＲ回路３００を示す図である。
実施の形態３のＣＤＲ回路３００は、データ入力端子１０１Ａ、データ出力端子１０１Ｂ、サンプリング回路３０２、積分回路３０３、ＤＦＥ１０４、比較回路１０５、デマルチプレクサ２１０、パターンフィルタ３１０、位相検出回路２０６、フィルタ１０７、位相調整回路３０８、及びクロック入力端子１０９を含む。
実施の形態３のＣＤＲ回路３００は、サンプリング回路３０２で受信データＤｉｎのデータセンタを検出するとともに、積分回路３０３で受信データＤｉｎのデータエッジを検出する点が実施の形態２のＣＤＲ回路２００と異なる。
また、実施の形態３のＣＤＲ回路３００は、デマルチプレクサ２１０と検出回路２０６との間に、パターンフィルタ３１０を含む点が実施の形態２のＣＤＲ回路２００と異なる。
また、実施の形態３の位相調整回路３０８は、受信データＤｉｎのデータセンタに追従するようにサンプリングクロックＣＬＫｓの位相を調整する点が実施の形態１の位相調整回路１０８と異なる。
その他の構成は、実施の形態２のＣＤＲ回路２００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
サンプリング回路３０２は、実施の形態１、２のサンプリング回路１０３と同様の回路構成を有する。サンプリング回路３０２は、データ入力端子１０１ＡとＤＦＥ１０４との間に接続されている。サンプリング回路３０２は、サンプリングクロックＣＬＫｓに基づき、データ入力端子１０１Ａを介して入力される受信データＤｉｎのデータセンタの値Ｄｓｃをサンプリングして出力する。
サンプリング回路３０２の出力はＤＦＥ１０４で等化されるため、受信データＤｉｎにデータの信号レベルの損失がある場合でも、比較例１のＣＤＲ回路１０のサンプリング回路２Ａと同等の性能で受信データＤｉｎを受信することができる。
積分回路３０３は、実施の形態１、２の積分回路１０２と同様の回路構成を有する。積分回路３０３は、データ入力端子１０１Ａと比較回路１０５との間に接続されている。積分回路３０３は、サンプリングクロックＣＬＫｓに基づき、データ入力端子１０１Ａを介して入力される受信データＤｉｎのデータエッジの値Ｄｓｅを積分して出力する。
このように、実施の形態３のＣＤＲ回路３００では、サンプリング回路３０２で受信データＤｉｎのデータセンタの値をサンプリングするため、サンプリングクロックＣＬＫｓの立ち上がりのタイミングは、受信データＤｉｎのデータセンタに一致するように位相調整回路３０８によって位相が調整される。
パターンフィルタ３１０は、デマルチプレクサ２１０の出力に含まれるデータのパターンを検出する。パターンフィルタ３１０は、受信データＤｉｎのデータエッジを積分する積分回路３０３によって振幅特性のばらつき、又は、位相追従精度の低下が生じないようにするために、位相検出回路２０６の入力側に設けられている。パターンフィルタ３１０は、例えば、０１０１のように、受信データＤｉｎが高周波になるパターンはマスク（フィルタ）して、それ以外のデータパターンの受信データＤｉｎの位相を検出する。
ここで、図１９を用いて、積分回路３０３による受信データＤｉｎのデータエッジの値Ｄｓｅの積分について説明する。
図１９は、実施の形態３のＣＤＲ回路３００の積分回路３０３が受信データのデータエッジの値を積分する際における受信データ、サンプリングクロックのエッジ、及び積分値の関係を模式的に示す図である。
例えば、図１９の実線で示すように、０、１、０、０という受信データＤｉｎが積分回路３０３に入力されるとする。１ＵＩは、受信データＤｉｎのユニットインターバル（Unit Interval）を示す。
実施の形態３では、サンプリングクロックＣＬＫｓのエッジ（立ち上がり）のタイミングは、受信データＤｉｎのデータセンタに一致するように位相調整回路１０８によって調整される。
このため、サンプリングクロックＣＬＫｓのエッジ同士の間の積分期間（１）〜（３）で１ＵＩを積分期間とする積分を行うと、受信データＤｉｎが１と０に跨る積分期間（２）における積分値は、１ＵＩのデータエッジの値（１と０の中間値）となる。
ここで、図１９には、積分期間が受信データの１周期の長さと等しい場合を示すが、実施の形態３のように積分回路３０３が受信データＤｉｎのデータエッジの値を積分する場合は、積分回路３０３の積分期間は受信データＤｉｎの１周期の逓数倍の長さと等しければよい。
すなわち、積分期間は、１ＵＩの逓数倍の期間であればよく、１ＵＩに限られない。これは、受信データＤｉｎのデータエッジを積分する場合は、複数のＵＩで規定される期間にわたって積分を行っても、データエッジの積分値を得ることができるからである。
図１９には、受信データＤｉｎのアイパターンに積分値を重ねて示すが、積分値は受信データＤｉｎの１ＵＩのデータエッジの値として求まる。
実施の形態３では、図１９に示すように、積分回路３０３で受信データＤｉｎのデータエッジの値を積分する。
以上のような実施の形態３のＣＤＲ回路３００は、実施の形態１、２のＣＤＲ回路１００、２００と同様に、受信データＤｉｎの１ビットに対して２回サンプリングを行う２ｘ型の動作が可能である。
この際に、比較例１のように４組の差動クロックを用いる必要はなく、比較例１のＣＤＲ回路１０と同様に、２組の差動クロックを用いればよい。
従って、実施の形態３のＣＤＲ回路３００は、クロックの数を増やすことなく、サンプリングレートを増大することができる。
また、位相調整回路１０８（図１３参照）は、１ｘ型の動作を行うための比較例１の位相調整回路２７（図４参照）と同様に小規模であり、消費電力も少ない。このため、省電力化と回路規模の小型化を図ることができる。
また、実施の形態３のＣＤＲ回路３００は、データ出力端子１０１Ｂから出力される出力データＤｏｕｔの周波数を、実施の形態３のＣＤＲ回路３００のデータ出力端子１０１Ｂから出力される出力データＤｏｕｔの周波数の半分にすることができる。
以上、本発明の例示的な実施の形態１乃至３のＣＤＲ回路、受信回路、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、
前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、
前記積分回路の積分値のデータ値を判定する第１判定部と、
前記サンプリング回路のサンプリング値のデータ値を判定する第２判定部と、
前記第１判定部及び前記第２判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、
前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部と
を含む、ＣＤＲ回路。
（付記２）
前記第１判定部又は前記第２判定部は、判定帰還等化回路である、付記１記載のＣＤＲ回路。
（付記３）
前記積分回路が前記入力データのデータセンタの値を積分する場合は、前記積分回路の積分時間は前記入力データの１周期の長さと等しい、付記１又は２記載のＣＤＲ回路。
（付記４）
前記積分回路が前記入力データのデータエッジの値を積分する場合は、前記積分回路の積分時間は前記入力データの１周期の逓数倍の長さと等しい、付記１又は２記載のＣＤＲ回路。
（付記５）
前記積分回路及び前記サンプリング回路を複数組含むとともに、前記クロック信号はインターリーブ形式のクロック信号であり、
前記複数組の積分回路及びサンプリング回路の各組は、それぞれ、前記インターリーブ形式のクロックに基づき、積分値及びサンプリング値をインターリーブ形式で出力する、付記１乃至４のいずれか一項記載のＣＤＲ回路。
（付記６）
前記第１判定部及び前記第２判定部と、前記位相検出部との間に、パターンフィルタを含む、付記１乃至５のいずれか一項記載のＣＤＲ回路。
（付記７）
付記１乃至６のいずれか一項記載のＣＤＲ回路と、
前記ＣＤＲ回路によって位相が調整されたクロック信号に基づき、前記入力データの処理を行う処理部と
を含む、受信回路。
（付記８）
付記７記載の受信回路と、
前記受信回路に入力される入力データの演算処理を行う演算処理回路と
を含む、電子装置。
５０Ａ、５０Ｂ ＩＣチップ
６０Ａ、６０Ｂ 伝送路
１００ ＣＤＲ回路
１０１Ａ データ入力端子
１０１Ｂ データ出力端子
１０２ 積分回路
１０３ サンプリング回路
１０４ ＤＦＥ
１０５ 比較回路
１０６ 位相検出回路
１０７ フィルタ
１０８ 位相調整回路
１０９ クロック入力端子
２００ ＣＤＲ回路
２０６ 位相検出回路
２１０ デマルチプレクサ
３００ ＣＤＲ回路
３０８ 位相調整回路
３１０ パターンフィルタ

Claims (8)

  1. クロック信号に基づいて、入力データのデータセンタ又はデータエッジのいずれか一方の値を積分する積分回路と、
    前記クロック信号に基づいて前記入力データのデータセンタ又はデータエッジのいずれか他方の値をサンプリングするサンプリング回路と、
    前記積分回路の積分値のデータ値を判定する第１判定部と、
    前記サンプリング回路のサンプリング値のデータ値を判定する第２判定部と、
    前記第１判定部及び前記第２判定部によって判定されるデータ値に基づき、前記入力データの位相情報を検出する位相検出部と、
    前記位相情報に応じて、前記入力データの位相に追従するようにリファレンスクロック信号の位相を調整して、前記クロック信号として出力する位相調整部と
    を含む、ＣＤＲ回路。
  2. 前記第１判定部又は前記第２判定部は、判定帰還等化回路である、請求項１記載のＣＤＲ回路。
  3. 前記積分回路が前記入力データのデータセンタの値を積分する場合は、前記積分回路の積分時間は前記入力データの１周期の長さと等しい、請求項１又は２記載のＣＤＲ回路。
  4. 前記積分回路が前記入力データのデータエッジの値を積分する場合は、前記積分回路の積分時間は前記入力データの１周期の逓数倍の長さと等しい、請求項１又は２記載のＣＤＲ回路。
  5. 前記積分回路及び前記サンプリング回路を複数組含むとともに、前記クロック信号はインターリーブ形式のクロック信号であり、
    前記複数組の積分回路及びサンプリング回路の各組は、それぞれ、前記インターリーブ形式のクロックに基づき、積分値及びサンプリング値をインターリーブ形式で出力する、請求項１乃至４のいずれか一項記載のＣＤＲ回路。
  6. 前記第１判定部及び前記第２判定部と、前記位相検出部との間に、パターンフィルタを含む、請求項１乃至５のいずれか一項記載のＣＤＲ回路。
  7. 請求項１乃至６のいずれか一項記載のＣＤＲ回路と、
    前記ＣＤＲ回路によって位相が調整されたクロック信号に基づき、前記入力データの処理を行う処理部と
    を含む、受信回路。
  8. 請求項７記載の受信回路と、
    前記受信回路に入力される入力データの演算処理を行う演算処理回路と
    を含む、電子装置。
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