JP2013135254A - データ記憶制御装置、データ記憶装置、データ読出制御装置、データ記憶方法、圧縮回路、および圧縮方法 - Google Patents

Abstract

【課題】データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性の高い技術を提供する。
【解決手段】データ記憶制御装置１は、ブロック単位の画像データＭＢにデータ量を低減させる可逆圧縮を施す圧縮部１１と、可逆圧縮が可能か否かを判定する判定手段と、当該判定手段によって可逆圧縮が可能と判定された場合、可逆圧縮後のデータを圧縮データＣＰとして記憶部５に記憶させ、判定手段によって可逆圧縮が不可能と判定された場合、ブロック単位の画像データＭＢを記憶部５に記憶させる記憶制御を行う記憶制御部１３とを備えている。
【選択図】図２

Description

本発明は、データの記憶技術に関する。

静止画像および動画像の画像データには、データ量の低減を目的として、圧縮処理が施される。

例えば、特許文献１には、不可逆圧縮と可逆圧縮とを組合せて、ビデオデータをより小さいサイズに圧縮する技術が記載されている。

特開２００９−２６０９７７号公報

可逆圧縮では、データ劣化のないロスレスデータを生成することが可能であるが、必ずしもデータ量の削減にはならず、逆にデータ量が増える場合もある。

そこで、本発明は、データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性の高い技術を提供することを目的とする。

本発明に係るデータ記憶制御装置の第１の態様は、ブロック単位の画像データにデータ量を低減させる可逆圧縮を施す圧縮手段と、前記可逆圧縮が可能か否かを判定する判定手段と、前記判定手段によって可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる記憶制御を行う記憶制御手段とを備える。

また、本発明に係るデータ記憶制御装置の第２の態様は、上記第１の態様であって、前記圧縮手段には、原画像データを分割して得られる前記ブロック単位の画像データが順次に入力され、前記圧縮手段は、順次に入力されるブロック単位の各画像データそれぞれに前記可逆圧縮を施し、前記判定手段は、前記各画像データについて前記可逆圧縮が可能か否かを判定し、前記記憶制御手段は、前記判定手段による前記各画像データについての判定結果に基づいて、前記各画像データについて前記記憶制御を行う。

また、本発明に係るデータ記憶制御装置の第３の態様は、上記第２の態様であって、前記記憶制御手段は、前記判定手段によって可逆圧縮が可能と判定された場合、前記圧縮データを前記記憶部内の第１記憶領域に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データのうち、前記圧縮データのデータ量と等しいデータ量の画像データを一部データとして前記第１記憶領域に記憶させ、前記ブロック単位の画像データのうち、前記一部データ以外の残りのデータを前記記憶部内の第２記憶領域に記憶させる前記記憶制御を行う。

また、本発明に係るデータ記憶制御装置の第４の態様は、上記第３の態様であって、前記記憶制御手段は、前記第１記憶領域に記憶される前記圧縮データおよび前記一部データの格納先を示す各アドレスが、等間隔刻みとなるように前記圧縮データおよび前記一部データを記憶させる。

また、本発明に係るデータ記憶制御装置の第５の態様は、上記第１の態様から上記第４の態様のいずれかであって、前記判定手段の判定結果に基づいて、可逆圧縮が可能であったか否かを示す圧縮判定フラグを生成するフラグ生成手段をさらに備え、前記記憶制御手段は、前記圧縮判定フラグを前記記憶部に記憶させる。

また、本発明に係るデータ記憶制御装置の第６の態様は、上記第１の態様から上記第５の態様のいずれかであって、前記圧縮手段は、ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出し、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。

また、本発明に係るデータ記憶制御装置の第７の態様は、上記第１の態様から上記第５の態様のいずれかであって、前記圧縮手段は、ブロック画像の角に位置する１の画素を基準画素とし、当該基準画素と同一行に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の列ごとに、各列に存在する各画素について、隣接画素間の画素値の差を算出し、前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。

また、本発明に係るデータ記憶制御装置の第８の態様は、上記第１の態様から上記第５の態様のいずれかであって、前記圧縮手段は、ブロック画像の角に位置する１の画素を基準画素とし、当該基準画素と同一列に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の行ごとに、各行に存在する各画素について、隣接画素間の画素値の差を算出し、前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。

また、本発明に係るデータ記憶制御装置の第９の態様は、上記第６の態様から上記第８の態様のいずれかであって、前記判定手段は、前記各通常画素における画素値の差を、前記少ないビット数で全て表現できる場合、前記可逆圧縮が可能と判断する。

また、本発明に係るデータ記憶装置は、上記第１の態様から上記第９の態様のいずれかのデータ記憶制御装置と、当該データ記憶制御装置と電気的に接続された前記記憶部とが同一チップ内に搭載される。

また、本発明に係るデータ読出制御装置は、ブロック単位の画像データの可逆圧縮が可能であったときに記憶される前記ブロック単位の画像データの圧縮データ、および前記可逆圧縮が不可能であったときに記憶される前記ブロック単位の画像データのうちのどちらか一方と、前記可逆圧縮が可能であったか否かを示す圧縮判定フラグとを記憶データとして記憶する記憶部から前記記憶データを読出可能であって、前記記憶データを読み出す読出手段と、前記記憶データに含まれる前記圧縮データを伸張可能な伸張手段と、前記可逆圧縮が可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記伸張後のデータを出力し、前記可逆圧縮が不可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記記憶データに含まれる前記ブロック単位の画像データを出力する選択手段とを備える。

また、本発明に係るデータ記憶方法は、ａ）ブロック単位の画像データにデータ量を低減させる可逆圧縮を施す工程と、ｂ）前記可逆圧縮が可能か否かを判定する工程と、ｃ）前記ｂ）工程において可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記ｂ）工程において可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる工程とを備える。

また、本発明に係る圧縮回路は、上記第１の態様から上記第５の態様のいずれかのデータ記憶制御装置の前記圧縮手段に用いられる圧縮回路であって、ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段とを備える。

また、本発明に係る圧縮方法は、上記第１の態様から上記第５の態様のいずれかのデータ記憶制御装置の前記圧縮手段において実行される圧縮方法であって、ａ）ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、ｂ）前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する工程とを備える。

また、本発明に係る圧縮回路は、Ｎ画素×Ｍ画素（Ｎ、Ｍは自然数）の原画像の画像データを圧縮する圧縮回路であって、前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段とを備える。

また、本発明に係る圧縮方法は、Ｎ画素×Ｍ画素（Ｎ、Ｍは自然数）の原画像の画像データを圧縮する方法であって、ａ）前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、ｂ）前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する。

本発明によれば、データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性が高くなる。

本実施形態に係るデータ記憶制御装置の動作概要を示す図である。 本実施形態に係るデータ記憶制御装置の構成を示すブロック図である。 データ記憶制御装置の動作のフローチャートである。 データ記憶制御装置に入力されるブロック画像を示す図である。 可逆圧縮手法を説明するための図である。 可逆圧縮手法を説明するための図である。 可逆圧縮手法を説明するための図である。 可逆圧縮手法を説明するための図である。 記憶部におけるデータの記憶態様を示す図である。 記憶部に記憶された各データに割り当てられたアドレスの一例を示す図である。 記憶部におけるデータの他の記憶態様を示す図である。 本実施形態に係るデータ読出制御装置の構成を示すブロック図である。 データ読出制御装置の動作のフローチャートである。

以下、実施形態について図面を参照して説明する。

＜１．実施形態＞
［１−１．概要］
図１は、本実施形態に係るデータ記憶制御装置１の動作概要を示す図である。

図１に示されるように、データ記憶制御装置１には、画像ＧＡ全体を複数のブロックに分割して得られるブロック単位の画像データ（「ブロック画像データ」とも称する）ＭＢが順次に入力される。データ記憶制御装置１は、順次に入力される原画像データとしてのブロック画像データＭＢに対して、所定の可逆圧縮を順次に施す。

当該所定の可逆圧縮は、データ量を確実に低減することができる処理であるが、圧縮対象となるブロック画像データＭＢによっては、可逆圧縮できない場合がある。

そこで、データ記憶制御装置１は、可逆圧縮が可能か否か、すなわち可逆圧縮後のデータからブロック画像データＭＢを復元できるか否かを判定し、判定結果に応じて、記憶部５に記憶させるデータを制御する。具体的には、可逆圧縮が可能であった場合、データ記憶制御装置１は、可逆圧縮後の圧縮データＣＰを出力し、記憶部５に記憶させる。一方、可逆圧縮が不可能であった場合、データ記憶制御装置１は、可逆圧縮前のブロック画像データＭＢを出力し、記憶部５に記憶させる。

このように、データ記憶制御装置１は、可逆圧縮の可能なブロックについては、データ量の低減した圧縮データＣＰを記憶部５に記憶させるので、記憶部５には、画像ＧＡに関するデータを、データ量を低減させて保存することが可能になる。このため、画像ＧＡに関するデータの読出時および書込時には、バスの使用量を減らすことができるので、消費電力を低減することが可能になるとともに、データ転送に要する時間を短縮することができる。

また、上述のように、データ記憶制御装置１は、可逆圧縮の可能なブロックについては、データ量の低減した圧縮データＣＰを記憶部５に記憶させ、可逆圧縮の不可能なブロックについては、元のブロック画像データＭＢを記憶部５に記憶させる。このようなデータ記憶制御装置１を用いることによれば、劣化のないロスレスデータを記憶部５に保存することができ、記憶部５に記憶されたデータから、元の画像ＧＡを完全に復元することが可能になる。

［１−２．データ記憶制御装置の構成］
次に、データ記憶制御装置１の構成を説明する。図２は、本実施形態に係るデータ記憶制御装置１の構成を示すブロック図である。

図２に示されるように、データ記憶制御装置１は、バス６を介して、記憶部５としてのＤＲＡＭ５０に電気的に接続されている。

データ記憶制御装置１は、圧縮部１１と、圧縮判定フラグ生成部１２と、記憶制御部１３と、ＤＲＡＭコントローラ１４とを備えており、データ記憶制御装置１に入力されたブロック画像データＭＢは、圧縮部１１および記憶制御部１３にそれぞれ入力される。

圧縮部１１は、ブロック画像データＭＢに対して、所定の可逆圧縮を施す。また、圧縮部１１は、可逆圧縮が可能であるか否かを判定する判定手段としての機能も有している。圧縮部１１は、可逆圧縮後のデータを圧縮データとして記憶制御部１３に出力するとともに、可逆圧縮が可能であったか否かの判定結果を圧縮判定フラグ生成部１２に出力する。

圧縮判定フラグ生成部１２は、圧縮部１１から入力される判定結果に基づいて、圧縮判定フラグを生成する。具体的には、圧縮判定フラグ生成部１２は、可逆圧縮が可能であったことを示す判定結果が入力された場合、圧縮判定フラグとして「１」を生成し、当該圧縮判定フラグを記憶制御部１３に出力する。一方、可逆圧縮が不可能であったことを示す判定結果が入力された場合、圧縮判定フラグ生成部１２は、圧縮判定フラグとして「０」を生成し、当該圧縮判定フラグを記憶制御部１３に出力する。

記憶制御部１３は、圧縮判定フラグ生成部１２から入力される圧縮判定フラグに基づいて、可逆圧縮前のブロック画像データＭＢおよび圧縮データＣＰのうち、いずれか一方のデータを選択し、出力する。具体的には、記憶制御部１３は、可逆圧縮が可能であったことを示す判定フラグ「１」が入力された場合、圧縮データＣＰをＤＲＡＭコントローラ１４に出力する。一方、記憶制御部１３は、可逆圧縮が不可能であったことを示す判定フラグ「０」が入力された場合、可逆圧縮前のブロック画像データＭＢをＤＲＡＭコントローラ１４に出力する。

また、記憶制御部１３は、出力データ（圧縮データＣＰまたはブロック画像データＭＢ）の記憶部５における格納先を示すアドレス（書込アドレス）を生成するアドレス生成部としての機能も有している。すなわち、記憶制御部１３は、圧縮データＣＰおよびブロック画像データＭＢの書込アドレスを生成して、ＤＲＡＭコントローラ１４に出力する。

ＤＲＡＭコントローラ１４は、書込アドレスによって指定されるＤＲＡＭ５０中の格納先に、記憶制御部１３から出力された出力データを記憶させる。

［１−３．データ記憶制御装置の動作］
次に、データ記憶制御装置１の動作について説明する。図３は、データ記憶制御装置１の動作のフローチャートである。図４は、データ記憶制御装置１に入力されるブロック画像ＭＧを示す図である。図５〜図８は、可逆圧縮手法を説明するための図である。なお、図５、６では、各画素の画素値が８ビットで表現されているものとする。

図３に示されるように、ステップＳＰ１１では、データ記憶制御装置１は、ブロック画像データＭＢが入力されたか否かを判定する。ブロック画像データＭＢが入力された場合、動作工程をステップＳＰ１２に移行させ、ブロック画像データＭＢが入力されなかった場合、動作工程は、終了となる。

次のステップＳＰ１２〜ステップＳＰ１７の各工程は、圧縮部１１で実行される工程であり、入力されたブロック画像データＭＢに対して、所定の可逆圧縮が施される。

可逆圧縮の手法としては、例えば、ブロック画像ＭＧにおいて基準画素を定め、当該基準画素の画素値を保持するとともに、基準画素以外の他の画素（通常画素）の画素値情報を、一定の方向に隣接した隣接画素間の画素値の差に基づいて表現する手法を採用することができる。

ここでは、図４に示されるように、入力されるブロック画像データＭＢが、８×８画素のブロック画像ＭＧに関する画像データであり、当該ブロック画像ＭＧの左上の画素を基準画素ＫＰとする場合を例にして上記可逆圧縮手法について説明する。

ステップＳＰ１２では、まず、ブロック画像ＭＧを構成する画素ごとに隣接画素間の画素値の差が算出される。

具体的には、ブロック画像ＭＧの１行目の各画素において、左隣の画素との画素値の差が算出される。算出された差は、各画素の画素値に関する画素値情報となる。例えば、図５に示されるように、基準画素ＫＰの画素値が「１２８」であり、基準画素ＫＰの右隣の画素Ｐ０１の画素値が「１３０」であった場合、画素Ｐ０１における画素値情報は、画素Ｐ０１の画素値から基準画素ＫＰの画素値を引いた「＋２」となる。このように左隣の画素との画素値の差を順次に算出して、ブロック画像ＭＧの１行目の各画素について、画素値情報が取得される。

次に、ブロック画像ＭＧの１列目の各画素において、上隣の画素との画素値の差が算出される。例えば、図６に示されるように、基準画素ＫＰの下隣の画素Ｐ１０の画素値が１３５であった場合、画素Ｐ１０における画素値情報は、画素Ｐ１０の画素値から基準画素ＫＰの画素値を引いた「＋７」となる。このように上隣の画素との画素値の差を順次に算出して、ブロック画像ＭＧの１列目の各画素について、画素値情報が取得される。

そして、１行目および１列目に属する画素以外の他の各画素については、左隣の画素との画素値の差、および上隣の画素との画素値の差がそれぞれ算出される。図７には、ブロック画像ＭＧにおいて、１行目および１列目に属する画素以外の他の各画素について、上隣の画素との画素値の差を算出したときの画素値情報群ＵＤと、左隣の画素との画素値の差を算出したときの画素値情報群ＬＤとが示されている。

このように、ステップＳＰ１２では、ブロック画像ＭＧを構成する全画素のうち、基準画素ＫＰ以外の各通常画素について、隣接画素間の画素値の差をそれぞれ算出することによって、各画素の画素値情報が取得される。

各画素の画素値情報を用いれば、基準画素ＫＰの画素値から各通常画素の画素値を特定することが可能であることから、通常画素ごとに算出される隣接画素との画素値の差は、各通常画素の画素値を、基準画素ＫＰの画素値から特定できるように算出されるとも表現できる。

なお、上記画素値情報群ＵＤは、ブロック画像ＭＧの角に位置する１の画素を基準画素ＫＰとし、当該基準画素ＫＰと同一行に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像ＭＧを構成する画素の列ごとに、各列に存在する各画素について、隣接画素間の画素値の差を算出することによって得られるとも表現できる。

また、上記画素値情報群ＬＤは、ブロック画像ＭＧの角に位置する１の画素を基準画素ＫＰとし、当該基準画素ＫＰと同一列に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像ＭＧを構成する画素の行ごとに、各行に存在する各画素について、隣接画素間の画素値の差を算出することによって得られるとも表現できる。

次のステップＳＰ１３では、基準画素ＫＰを除く各画素の画素値情報が、いずれも規定の情報量（規定情報量）で表現可能か否かが判定される。当該規定情報量は、画素値情報を表現するために予め定められた容量（「画素表現容量」とも称する）であり、基準画素の画素値、換言すれば原画像データの画素値を表現するビット数よりも少ないビット数に設定される。ここでは、ブロック画像ＭＧの画素の画素値が８ビットで表現される場合を例示しているので、規定情報量は、例えば、４ビット、５ビット、６ビット等に設定される。

具体的には、表現容量が４ビットに設定されている場合、ステップＳＰ１３では、基準画素ＫＰを除く各画素の画素値情報が４ビットで表現可能か否かが判定されることになる。４ビットで表現可能か否かの判定は、画素値情報が４ビットで表現可能な数値範囲（すなわち−８から＋７）に含まれているか否かに基づいて行うことができる。なお、ここでは、負数の画素値情報を２の補数を用いて表すものとする。

例えば、図７に示される画素値情報群ＵＤでは、画素Ｐ１１に関する画素値情報「＋１０」を４ビットで表現することができない。このため、当該画素値情報群ＵＤについては、４ビットで表現不可能と判定されることになる。一方、画素値情報群ＬＤについては、各画素の画素値情報がいずれも４ビットで表現可能な数値範囲に含まれているため、当該画素値情報群ＬＤは、４ビットで表現可能と判定されることになる。

画素値情報群は、ステップＳＰ１２において、画素値の差を算出する方向に応じて、２つ取得されることになるが、２つの画素値情報群のうち、少なくとも一方の画素値情報群が４ビットで表現可能であれば、ステップＳＰ１３では、各画素の画素値情報は規定情報量で表現可能と判定される。

ステップＳＰ１３において、各画素の画素値情報が規定情報量で表現可能と判定された場合、動作工程は、ステップＳＰ１４に移行される。一方、各画素の画素値情報が規定情報量で表現不可能と判定された場合、すなわち２つの画素値情報群がいずれも規定情報量で表現不可能と判定された場合、動作工程は、ステップＳＰ１６に移行される。

ステップＳＰ１４では、規定情報量で表現可能と判定された画素値情報群を、規定情報量で表現することによって、圧縮データＣＰを生成する。

具体的には、規定情報量が４ビットである場合は、図８に示されるように、隣接画素間の画素値の差として算出された画素値情報の基数を変換し、２の補数を用いて４ビットで表現する。これにより、基準画素ＫＰを除く各画素の画素値情報を４ビットで表現した圧縮データＣＰが生成されることになる。このように、規定情報量が４ビットであった場合は、８ビットで表現されていた各画素の画素値が、４ビットで表現されることになるので、圧縮によってデータ量は、約１／２に低減されることになる。

ここでは、画素値情報を表現するための規定情報量が４ビットであった場合を例示したが、当該規定情報量を変更すれば、圧縮率を変更することができる。

例えば、所定の情報量を５ビットにすると、８ビットで表現されていた各画素の画素値が、５ビットで表現されることになるので、データ量は、約２／３に低減されることになる。

また、規定情報量を６ビットにすると、８ビットで表現されていた各画素の画素値が、６ビットで表現されることになるので、データ量は、約３／４に低減されることになる。

このように、圧縮部１１は、隣接画素間の画素値の差を算出することによって、画素値情報群ＵＤ，ＬＤを取得する算出手段と、当該算出手段によって算出された隣接画素間の画素値の差を、基準画素ＫＰの画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換し、圧縮データＣＰを生成する変換手段とを有している。そして、圧縮部１１によって生成された圧縮データＣＰは、記憶制御部１３に出力される。

なお、圧縮部１１から出力される圧縮データＣＰには、当該圧縮データＣＰを生成する際に画素値の差を算出した方向を示す方向フラグが含まれている。当該方向フラグは、圧縮データＣＰを伸張する際に利用される。

また、上述の可逆圧縮の説明で用いた画素値は、画像ＧＡが白黒画像であれば、輝度信号の値に相当し、画像ＧＡがカラー画像であれば、輝度信号Ｙ、並びに色に関する色信号に相当する。例えば、ＹＵＶ形式で表されるカラー画像では、輝度信号Ｙ、並びに２つの色差信号Ｕ，Ｖが画素値として用いられ、Ｙ，Ｕ，Ｖそれぞれの値について上記圧縮処理が実行されることになる。

また、色差信号Ｕ，Ｖは、輝度信号Ｙに比べて画素間の変化が比較的小さいので、色差信号Ｕ，Ｖに関する画素値情報を表現するための規定情報量を、輝度信号Ｙに関する画素値情報を表現するための規定情報量よりも減らしてもよい。すなわち、例えば、輝度信号に関しては、画素値情報を４ビットで表現し、色差信号に関しては、画素値情報を３ビットで表現するようにしてもよい。これによれば、信号の特性に合わせて、圧縮データのデータ量をさらに低減することが可能になる。

次のステップＳＰ１５では、可逆圧縮が可能であったことを示す判定結果が、圧縮部１１から圧縮判定フラグ生成部１２に出力される。

ステップＳＰ１８では、圧縮判定フラグ生成部１２において、可逆圧縮が可能であったことを示す圧縮判定フラグ（圧縮可能フラグ）「１」が生成され、記憶制御部１３に出力される。

そして、ステップＳＰ１９では、記憶制御部１３によって、圧縮データＣＰおよび可能判定フラグがＤＲＡＭコントローラ１４に出力される。また、記憶制御部１３は、圧縮データＣＰおよび可能判定フラグのＤＲＡＭ５０における格納先を示す書込アドレスをも生成し、出力する。

また、ステップＳＰ１３からステップＳＰ１６に移行された場合、ステップＳＰ１６では、規定情報量で表現不可能と判定された２つの画素値情報群のうち、いずれか一方の画素値情報群を、規定情報量で表現することによって、圧縮処理後のデータを生成する。

なお、圧縮処理後のデータにおいて、規定情報量で表現できない画素値情報は、例えば、「０」として表現される。

ステップＳＰ１７では、可逆圧縮が不可能であったことを示す判定結果が、圧縮部１１から圧縮判定フラグ生成部１２に出力される。

次のステップＳＰ２０では、圧縮判定フラグ生成部１２において、可逆圧縮が不可能であったことを示す圧縮判定フラグ（圧縮不可能フラグ）「０」が生成され、記憶制御部１３に出力される。

ステップＳＰ２１では、記憶制御部１３によって、ブロック画像データＭＢおよび不可能判定フラグがＤＲＡＭコントローラ１４に出力される。また、記憶制御部１３は、ブロック画像データＭＢおよび不可能判定フラグのＤＲＡＭ５０における格納先を示す書込アドレスをも生成し、出力する。

［１−４．記憶制御について］
次に、記憶制御部１３で実行される記憶制御処理について詳述する。図９は、記憶部５におけるデータの記憶態様を示す図である。図１０は、記憶部５に記憶された各データに割り当てられたアドレスの一例を示す図である。図１１は、記憶部５におけるデータの他の記憶態様を示す図である。

記憶制御部１３は、可逆圧縮の可能なブロック画像データＭＢが入力された場合、当該ブロック画像データＭＢに基づいて生成された圧縮データＣＰを、記憶部５内の第１記憶領域に記憶させる。

一方、可逆圧縮の不可能なブロック画像データＭＢが入力された場合、記憶制御部１３は、当該ブロック画像データＭＢを２つに分けた上で、分割後の２つのデータを第１記憶領域と、第１記憶領域とは異なる第２記憶領域とに分けて記憶させる。

例えば、図９に示されるように、可逆圧縮できない２つのブロック画像データＭＢ２，ＭＢ５を含んだ８つのブロック画像データＭＢ０〜ＭＢ７が、データ記憶制御装置１にブロック画像データＭＢ０から順次に入力される場合を想定する。

この場合、可逆圧縮可能なブロック画像データＭＢ０，ＭＢ１，ＭＢ３，ＭＢ４，ＭＢ６，ＭＢ７については、記憶制御部１３は、対応する圧縮データＣＰ０，ＣＰ１，ＣＰ３，ＣＰ４，ＣＰ６，ＣＰ７を第１記憶領域ＭＲ１に記憶させる。

これに対して、可逆圧縮不可能なブロック画像データＭＢ２については、記憶制御部１３は、ブロック画像データＭＢ２のうち一部のデータ（一部データ）ＭＢ２Ａを第１記憶領域ＭＲ１に記憶させ、一部データＭＢ２Ａ以外の残りのデータ（残データ）ＭＢ２Ｂを、第２記憶領域ＭＲ２に記憶させる。

同様に、可逆圧縮不可能なブロック画像データＭＢ５については、記憶制御部１３は、ブロック画像データＭＢ５のうち一部のデータＭＢ５Ａを第１記憶領域ＭＲ１に記憶させ、一部データＭＢ５Ａ以外の残りのデータＭＢ５Ｂを、第２記憶領域ＭＲ２に記憶させる。

またブロック画像データＭＢ１，ＭＢ２を記憶部５に記憶させる場合には、記憶制御部１３は、第１記憶領域ＭＲ１に記憶させる一部データＭＢ２Ａ（ＭＢ５Ａ）のデータ量を、第１記憶領域ＭＲ１に記憶される他の圧縮データＣＰ（ＣＰ０，ＣＰ１，ＣＰ３等）のデータ量と等しくなるようにする。

例えば、図９に示されるように、ブロック画像データＭＢのデータ量が可逆圧縮によって１／２に圧縮される場合は、記憶制御部１３は、第１記憶領域ＭＲ１に記憶させる一部データＭＢ２Ａを、ブロック画像データＭＢの半分のデータとする。

これにより、第１記憶領域ＭＲ１には、データ量の等しいデータが記憶されることになるので、各データのアドレス管理が容易になる。

例えば、図１０に示されるように、データ記憶制御装置１から出力される圧縮データＣＰのデータ量が、第１記憶領域ＭＲ１において、６４個のアドレスで指定される記憶領域の容量以下であったとする。

この場合、圧縮データＣＰ０は、「０」から「６３」までのアドレスで指定される記憶領域に格納されることになり、圧縮データＣＰ１は、「６４」から「１２７」までのアドレスで指定される記憶領域に格納されることになる。また、ブロック画像データＭＢの一部データＭＢ２Ａは、「１２８」から「１９１」までのアドレスで指定される記憶領域に格納されることになる。

このように、第１記憶領域ＭＲ１では、各データを記憶する記憶領域の先頭アドレスが、同一間隔（等間隔）刻み（図１０では、「６４」刻み）のアドレスとなるため、各データの先頭アドレスを容易に特定することが可能になり、書き込みおよび読み出しの際のアドレスの指定が容易になる。すなわち、アドレス管理が容易になる。

なお、第１記憶領域ＭＲ１に記憶される他の圧縮データＣＰのデータ量は、圧縮部１１から入力される圧縮処理後のデータを用いて特定することができる。

また、記憶制御部１３は、圧縮判定フラグ生成部１２から入力された圧縮判定フラグをも、記憶部５に記憶させる。

圧縮判定フラグは、ブロック画像データＭＢを可逆圧縮できたか否かを示す１ビットのデータであるため、ブロック画像データＭＢ単位で記憶されることになる。圧縮判定フラグの記憶態様としては、例えば、図９に示されるように、ブロック画像データＭＢごとの圧縮判定フラグを一つにまとめて圧縮判定フラグデータＣＰＦとして記憶部５に記憶させればよい。また、圧縮判定フラグデータＣＰＦは、第１記憶領域ＭＲ１および第２記憶領域とは異なる領域に記憶させることが好ましい。

このように、圧縮判定フラグを記憶させることにより、第１記憶領域ＭＲ１に格納される各データのうち、どのデータが圧縮データＣＰであるのか、およびブロック画像データＭＢの一部データであるのかを、記憶部５に記憶されたデータから特定することが可能になる。圧縮判定フラグは、記憶部５に記憶されたデータから画像ＧＡを復元する際に利用される。

なお、図９では、ブロック画像データＭＢのデータ量が可逆圧縮によって１／２に圧縮される場合を例示したが、ブロック画像データＭＢのデータ量が可逆圧縮によって２／３に圧縮される場合は、図１１のようになる。すなわち、ブロック画像データＭＢ２（ＭＢ５）のうち、２／３のデータが、第１記憶領域ＭＲ１に記憶される一部データＭＢ２Ａ（ＭＢ５Ａ）となり、残りの１／３のデータが第２記憶領域ＭＲ２に記憶される残データＭＢ２Ｂ（ＭＢ５Ｂ）となる。

以上のように、本実施形態のデータ記憶制御装置１は、ブロック単位の画像データＭＢにデータ量を低減させる可逆圧縮を施す圧縮部１１と、可逆圧縮が可能か否かを判定する判定手段と、当該判定手段によって可逆圧縮が可能と判定された場合、可逆圧縮後のデータを圧縮データＣＰとして記憶部５に記憶させ、判定手段によって可逆圧縮が不可能と判定された場合、ブロック単位の画像データＭＢを記憶部５に記憶させる記憶制御を行う記憶制御部１３とを備えている。

このようなデータ記憶制御装置１によれば、ブロック単位の画像データＭＢの可逆圧縮が可能であった場合、圧縮データを記憶部５に記憶させ、可逆圧縮が不可能だった場合、ブロック単位の画像データＭＢを記憶部５に記憶させるので、データ劣化のないロスレスデータを生成しつつ、データ量を低減できる可能性が高くなる。

［１−５．データ読出制御装置について］
次に、上述のデータ記憶制御装置１を用いて記憶部５に記憶されたデータを読み出すデータ読出制御装置について説明する。図１２は、本実施形態に係るデータ読出制御装置１００の構成を示すブロック図である。

図１２に示されるように、データ読出制御装置１００は、バス１０６を介して、記憶部５としてのＤＲＡＭ５０に電気的に接続されている。

データ読出制御装置１００は、読出アドレス生成部１１１と、ＤＲＡＭコントローラ１１２と、フラグ格納部１１３と、伸張部１１４と、セレクタ（選択手段）１１５とを備えており、ＤＲＡＭ５０に記憶されたデータ（記憶データ）からブロック画像データＭＢを復元し、出力する。

読出アドレス生成部１１１は、ＤＲＡＭ５０に記憶されたデータのうち、読出対象のデータの格納先を示すアドレス（読出アドレス）を生成して、ＤＲＡＭコントローラ１１２に出力する。

ＤＲＡＭコントローラ１１２は、読出アドレスによって指定される格納先に記憶されたデータを、ＤＲＡＭ５０に出力させる。また、ＤＲＡＭコントローラ１１２は、ＤＲＡＭ５０から圧縮判定フラグデータＣＰＦを読み出した場合は、当該圧縮判定フラグデータＣＰＦをフラグ格納部１１３に出力する。また、ＤＲＡＭコントローラ１１２は、ＤＲＡＭ５０から圧縮データＣＰまたはブロック画像データＭＢ（詳細には、ブロック画像データＭＢの一部データおよび残データ）を読み出した場合は、当該圧縮データＣＰおよびブロック画像データＭＢを伸張部１１４およびセレクタ１１５に出力する。

このように、読出アドレス生成部１１１およびＤＲＡＭコントローラ１１２は、協働して動作し、ＤＲＡＭ５０に記憶されたデータを読み出す読出手段として機能する。

フラグ格納部１１３は、ＳＲＡＭまたはレジスタ等によって構成され、ＤＲＡＭ５０から読み出された圧縮判定フラグデータＣＰＦを記憶する。

伸張部１１４は、ＤＲＡＭ５０から読み出された圧縮データＣＰを伸張して、ブロック画像データＭＢを生成する。伸張手法としては、可逆圧縮の際に採用された可逆圧縮手法に対応する手法が採用される。例えば、上記可逆圧縮手法を用いて圧縮されたデータに対しては、逆の手順で伸張処理が行われる。伸張後のデータは、セレクタ１１５に入力される。

セレクタ１１５は、フラグ格納部１１３から入力される圧縮判定フラグに基づいて、伸張部１１４から入力されたデータおよびＤＲＡＭコントローラ１１２から入力されたデータのうち、いずれか一方のデータを選択して出力する。具体的には、セレクタ１１５は、可逆圧縮が可能であったことを示す判定フラグ「１」が入力された場合、伸張部１１４から入力されたデータを出力する。一方、セレクタ１１５は、可逆圧縮が不可能であったことを示す判定フラグ「０」が入力された場合、ＤＲＡＭコントローラ１１２から入力されたデータを出力する。なお、ＤＲＡＭコントローラ１１２から入力されるデータは、ブロック画像データＭＢを２つに分割したデータであることから、セレクタ１１５は、入力される２つのデータを合成して、ブロック画像データＭＢを生成した後に、当該ブロック画像データＭＢを出力することになる。

ここで、上述のような構成を有するデータ読出制御装置１００の動作について説明する。図１３は、データ読出制御装置１００の動作のフローチャートである。

図１３に示されるように、ブロック画像データＭＢを読み出す前に、まず、ステップＳＰ５１において、ＤＲＡＭ５０に記憶された圧縮判定フラグデータＣＰＦが取得される。

具体的には、読出アドレス生成部１１１は、圧縮判定フラグデータＣＰＦの格納先を示す読出アドレスを生成して、当該読出アドレスをＤＲＡＭコントローラ１１２に出力する。ＤＲＡＭコントローラ１１２は、当該読出アドレスの入力に応じて、圧縮判定フラグデータＣＰＦをＤＲＡＭ５０から読み出して、当該圧縮判定フラグデータＣＰＦをフラグ格納部１１３に記憶させる。

次のステップＳＰ５２では、データ読出制御装置１００から出力させるブロック画像データＭＢの圧縮データＣＰ或いは一部データおよび残データがＤＲＡＭ５０から読み出される。

具体的には、読出アドレス生成部１１１は、出力対象のブロック画像データＭＢに関する圧縮判定フラグをフラグ格納部１１３から取得し、出力対象のブロック画像データＭＢが可逆圧縮可能であったか否かを特定する。そして、可逆圧縮可能であった場合、読出アドレス生成部１１１は、ＤＲＡＭ５０の第１記憶領域ＭＲ１から圧縮データＣＰを読み出すために、読出アドレスを生成し、当該読出アドレスをＤＲＡＭコントローラ１１２に出力する。一方、可逆圧縮不可能であった場合、読出アドレス生成部１１１は、第１記憶領域ＭＲ１に記憶されている一部データを読み出すための読出アドレスを生成するとともに、第２記憶領域ＭＲ２に記憶されている残データを読み出すための読出アドレスを生成する。生成された２つの読出アドレスは、ＤＲＡＭコントローラ１１２に出力される。

ＤＲＡＭコントローラ１１２は、読出アドレスによって指定される格納先に記憶された圧縮データＣＰ或いは一部データおよび残データを、ＤＲＡＭ５０に出力させる。そして、ＤＲＡＭコントローラ１１２は、ＤＲＡＭ５０から出力された圧縮データＣＰ或いは一部データおよび残データを伸張部１１４およびセレクタ１１５に出力する。

ステップＳＰ５３では、伸張部１１４によって、圧縮データＣＰの伸張が行われる。

ステップＳＰ５４では、セレクタ１１５によって、ブロック画像データＭＢの出力制御が行われる。具体的には、圧縮判定フラグに基づいて、伸張部１１４から入力されたデータおよびＤＲＡＭコントローラ１１２から入力されたデータのうち、いずれか一方のデータが選択され、選択されたデータがブロック画像データＭＢとして出力される。

ステップＳＰ５５では、他のブロック画像データＭＢをさらに出力するか否かが判定される。他のブロック画像データＭＢをさらに出力する場合、動作工程は、ステップＳＰ５２に移行され、ステップＳＰ５２〜ステップＳＰ５５の各工程が繰り返し実行される。一方、他のブロック画像データＭＢを出力しない場合は、動作工程は、終了となる。

以上のように、データ読出制御装置１００は、ブロック単位の画像データＭＢの可逆圧縮が可能であったときに記憶される当該ブロック単位の画像データＭＢの圧縮データＣＰ、および可逆圧縮が不可能であったときに記憶されるブロック単位の画像データＭＢのうちのどちらか一方と、可逆圧縮が可能であったか否かを示す圧縮判定フラグとを記憶データとして記憶した記憶部５から記憶データを読出可能に構成される。そして、データ読出制御装置１００は、記憶データを読み出す読出手段と、記憶データに含まれる圧縮データＣＰを伸張可能な伸張部１１４と、可逆圧縮が可能であったことを示す圧縮判定フラグが記憶データに含まれている場合、伸張後のデータを出力し、可逆圧縮が不可能であったことを示す圧縮判定フラグが記憶データに含まれている場合、記憶データに含まれるブロック単位の画像データＭＢを出力するセレクタ１１５とを備えている。

このようなデータ読出制御装置１００によれば、データ記憶制御装置１を用いて記憶部５に記憶されたデータを読み出して、ブロック単位の画像データＭＢを出力することが可能になる。

＜２．変形例＞
以上、実施の形態について説明したが、この発明は、上記に説明した内容に限定されるものではない。

例えば、上記実施形態では、記憶部５としてＤＲＡＭ５０を例示したが、当該記憶部５はＳＲＡＭであってもよい。

また、上述のデータ記憶制御装置１は、記憶部５とともに、同一チップ内に搭載される態様であってもよい。データ記憶制御装置１と、記憶部５とを備える同一チップは、データ記憶装置とも称される。このように同一チップ内にデータ記憶制御装置１と、記憶部５とを搭載することによれば、データ記憶制御装置１と記憶部５との接続に要する配線を低減することができ、回路規模を小さくすることができる。

また、データ記憶制御装置１内の圧縮部１１で用いられる圧縮手法は、上記に例示した手法に限定されず、他の手法を用いてもよい。他の手法としては、例えば、ブロック画像ＭＧ内で基準画素を複数（例えば２つ）設けて、基準画素以外の通常画素の画素値を、複数の基準画素のうちのいずれか１つの基準画素の画素値から算出できるように、各通常画素において隣接画素間の画素値の差を算出し、当該画素値の差を規定情報量で表現する手法を例示することができる。

なお、ブロック画像データＭＢに対して、ＪＰＥＧ ＸＲ方式で画像符号化を行って、データ量を低減する手法も想起されるが、ＪＰＥＧ ＸＲ方式を採用すると回路規模が大きくなるとともに、画像符号化に要する演算量および処理時間が増大する。これに対して、上記圧縮手法を採用すれば、データ記憶制御装置１の回路規模を小さくすることが可能になるとともに、圧縮に要する演算量および処理時間を低減することができる。

また、上記実施形態では、データ記憶制御装置１に入力されるブロック画像ＭＧの大きさが８×８画素である場合を例示したが、これに限定されない。具体的には、ブロック画像の大きさは、４×４画素、１６×１６画素、および８×１６画素等のＮ画素×Ｍ画素（Ｎ、Ｍは自然数）の任意の大きさであればよい。

また、上記実施形態では、データ記憶制御装置１とデータ読出制御装置１００とを別個に説明したが、当該データ記憶制御装置１と当該データ読出制御装置１００とは、同一の装置内で搭載される態様であってもよい。

１ データ記憶制御装置
５ 記憶部
１１ 圧縮部
１２ 圧縮判定フラグ生成部
１３ 記憶制御部
１００ データ読出制御装置
１１１ 読出アドレス生成部
１１２ コントローラ
１１３ フラグ格納部
１１４ 伸張部
１１５ セレクタ
ＫＰ 基準画素
ＭＧ ブロック画像
ＭＢ ブロック画像データ
ＭＲ１ 第１記憶領域
ＭＲ２ 第２記憶領域
ＵＤ，ＬＤ 画素値情報群

Claims (16)

1. ブロック単位の画像データに、データ量を低減させる可逆圧縮を施す圧縮手段と、
   前記可逆圧縮が可能か否かを判定する判定手段と、
   前記判定手段によって可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる記憶制御を行う記憶制御手段と、
   を備えるデータ記憶制御装置。
2. 前記圧縮手段には、原画像データを分割して得られる前記ブロック単位の画像データが順次に入力され、
   前記圧縮手段は、順次に入力されるブロック単位の各画像データそれぞれに前記可逆圧縮を施し、
   前記判定手段は、前記各画像データについて前記可逆圧縮が可能か否かを判定し、
   前記記憶制御手段は、前記判定手段による前記各画像データについての判定結果に基づいて、前記各画像データについて前記記憶制御を行う請求項１に記載のデータ記憶制御装置。
3. 前記記憶制御手段は、
   前記判定手段によって可逆圧縮が可能と判定された場合、前記圧縮データを前記記憶部内の第１記憶領域に記憶させ、
   前記判定手段によって可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データのうち、前記圧縮データのデータ量と等しいデータ量の画像データを一部データとして前記第１記憶領域に記憶させ、前記ブロック単位の画像データのうち、前記一部データ以外の残りのデータを前記記憶部内の第２記憶領域に記憶させる前記記憶制御を行う請求項２に記載のデータ記憶制御装置。
4. 前記記憶制御手段は、前記第１記憶領域に記憶される前記圧縮データおよび前記一部データの格納先を示す各アドレスが、等間隔刻みとなるように前記圧縮データおよび前記一部データを記憶させる請求項３に記載のデータ記憶制御装置。
5. 前記判定手段の判定結果に基づいて、可逆圧縮が可能であったか否かを示す圧縮判定フラグを生成するフラグ生成手段、
   をさらに備え、
   前記記憶制御手段は、前記圧縮判定フラグを前記記憶部に記憶させる請求項１から請求項４のいずれかに記載のデータ記憶制御装置。
6. 前記圧縮手段は、
   ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出し、
   前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する請求項１から請求項５のいずれかに記載のデータ記憶制御装置。
7. 前記圧縮手段は、
   ブロック画像の角に位置する１の画素を基準画素とし、当該基準画素と同一行に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の列ごとに、各列に存在する各画素について、隣接画素間の画素値の差を算出し、
   前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する請求項１から請求項５のいずれかに記載のデータ記憶制御装置。
8. 前記圧縮手段は、
   ブロック画像の角に位置する１の画素を基準画素とし、当該基準画素と同一列に存在する各画素について、隣接画素間の画素値の差を算出するとともに、ブロック画像を構成する画素の行ごとに、各行に存在する各画素について、隣接画素間の画素値の差を算出し、
   前記基準画素の画素値を保持しつつ、算出された隣接画素間の画素値の差をそれぞれ、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する請求項１から請求項５のいずれかに記載のデータ記憶制御装置。
9. 前記判定手段は、
   前記各通常画素における画素値の差を、前記少ないビット数で全て表現できる場合、前記可逆圧縮が可能と判断する請求項６から請求項８のいずれかに記載のデータ記憶制御装置。
10. 請求項１から請求項９のいずれかに記載のデータ記憶制御装置と、
    当該データ記憶制御装置と電気的に接続された前記記憶部と、
    が同一チップ内に搭載されたデータ記憶装置。
11. ブロック単位の画像データの可逆圧縮が可能であったときに記憶される前記ブロック単位の画像データの圧縮データ、および前記可逆圧縮が不可能であったときに記憶される前記ブロック単位の画像データのうちのどちらか一方と、前記可逆圧縮が可能であったか否かを示す圧縮判定フラグとを記憶データとして記憶する記憶部から前記記憶データを読出可能なデータ読出制御装置であって、
    前記記憶データを読み出す読出手段と、
    前記記憶データに含まれる前記圧縮データを伸張可能な伸張手段と、
    前記可逆圧縮が可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記伸張後のデータを出力し、前記可逆圧縮が不可能であったことを示す圧縮判定フラグが前記記憶データに含まれている場合、前記記憶データに含まれる前記ブロック単位の画像データを出力する選択手段と、
    を備えるデータ読出制御装置。
12. ａ）ブロック単位の画像データにデータ量を低減させる可逆圧縮を施す工程と、
    ｂ）前記可逆圧縮が可能か否かを判定する工程と、
    ｃ）前記ｂ）工程において可逆圧縮が可能と判定された場合、前記可逆圧縮後のデータを圧縮データとして記憶部に記憶させ、前記ｂ）工程において可逆圧縮が不可能と判定された場合、前記ブロック単位の画像データを前記記憶部に記憶させる工程と、
    を備えるデータ記憶方法。
13. 請求項１から請求項５のいずれかに記載のデータ記憶制御装置の前記圧縮手段に用いられる圧縮回路であって、
    ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、
    前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段と、
    を備える圧縮回路。
14. 請求項１から請求項５のいずれかに記載のデータ記憶制御装置の前記圧縮手段において実行される圧縮方法であって、
    ａ）ブロック画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、
    ｂ）前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する工程と、
    を備える圧縮方法。
15. Ｎ画素×Ｍ画素（Ｎ、Ｍは自然数）の原画像の画像データを圧縮する圧縮回路であって、
    前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する算出手段と、
    前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する変換手段と、
    を備える圧縮回路。
16. Ｎ画素×Ｍ画素（Ｎ、Ｍは自然数）の原画像の画像データを圧縮する方法であって、
    ａ）前記原画像を構成する各画素の中から基準画素を定め、当該基準画素以外の各通常画素の画素値を、前記基準画素の画素値から特定されるように、通常画素ごとに隣接画素との画素値の差を算出する工程と、
    ｂ）前記通常画素ごとに算出された画素値の差を、前記基準画素の画素値を表現するビット数よりも少ないビット数で表現することによってデータ量を変換する工程と、
    を備える圧縮方法。

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