JP2013126338A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】出力電流又は出力電圧を目標値にまで速やかに変化させることが可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、制御信号を出力する制御部１１と、制御信号によりオンオフが制御されるスイッチ素子１２１を有し、スイッチ素子１２１に流れる電流に応じた出力電流Ｉｏ又は出力電圧Ｖｏを生成する電源部１２と、を備える。制御部１１は、基準電圧情報を出力するＣＰＵ１１１と、基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Ｖｒｅｆ０を生成する基準電圧生成部１１２と、電源部１２によって生成された出力電流Ｉｏ又は出力電圧Ｖｏに応じた比較電圧Ｖｓと、基準電圧Ｖｒｅｆ０と、を比較するコンパレータ１１６と、コンパレータ１１６の比較結果に応じた論理値の制御信号を生成する制御信号生成部１１５と、を有する。
【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関し、特に精度の高い電流又は電圧を速やかに生成するのに適した半導体装置及びその制御方法に関する。

スイッチング電源装置は電流又は電圧を出力する装置である。スイッチング電源装置から出力される電流（出力電流）又は電圧（出力電圧）は、外部から与えられる入力電圧、負荷、スイッチング素子のオンオフの周波数及びデューティ比（時比率）に基づいて決定される。スイッチング電源装置は、出力電流又は出力電圧をフィードバックし、その値に基づいてスイッチング素子のオンオフの周波数及びデューティ比を調整することにより、出力電流又は出力電圧を一定に維持している。

例えば、スイッチング素子のオンオフの周波数及びデューティ比が一定の状態において、入力電圧や負荷が変動した場合、スイッチング電源装置の出力電流又は出力電圧は変動してしまう。この場合、スイッチング電源装置は、この出力電流又は出力電圧の値に基づいてスイッチング素子のオンオフの周波数及びデューティ比を調整することにより、この出力電流又は出力電圧の変動を抑制し一定に維持する。

また、例えば、入力電圧や負荷が変動しない場合でも、出力電流又は出力電圧の目標値を変更したい場合がある。この場合にも、スイッチング電源装置は、スイッチング素子のオンオフの周波数及びデューティ比を調整することにより、出力電流又は出力電圧を調整している。

スイッチング電源装置は、精度の高い出力電流又は出力電圧を速やかに出力するために、現在の出力電流又は出力電圧を検出してから（或いは、出力電流又は出力電圧の目標値が変更されてから）、スイッチング素子のオンオフの周波数及びデューティ比が調整されるまで、の時間（応答時間）をできるだけ短くすることが求められている。換言すると、スイッチング電源装置は、出力電流又は出力電圧が速やかに目標値になるように、スイッチング素子のオンオフの周波数及びデューティ比をできるだけ速く調整すること、即ち、高速な応答性が求められている。

関連する技術が特許文献１、特許文献２及び特許文献３に開示されている。

特許文献１に開示されたスイッチング電源装置は、インバータ回路と、整流平滑回路と、のこぎり波発生回路と、アナログ／デジタル変換回路と、制御パルス発生手段と、パルス平滑化回路と、比較回路と、を備える。インバータ回路は、直流の入力電圧をパルス幅変調信号に対応したタイミングでスイッチング動作し、交流電圧を発生させるスイッチング素子を有する。整流平滑回路は、その交流電圧を整流平滑して出力電圧を得る。のこぎり波発生回路は、スイッチング周波数を設定し、のこぎり波電圧を発生する。アナログ／デジタル変換回路は、出力電圧を出力電圧デジタル値に変換する。制御パルス発生手段は、出力電圧デジタル値を基に所定の演算処理を行うことにより出力電圧を制御する。パルス平滑化回路は、制御パルス電圧を平滑する。比較回路は、平滑化電圧とのこぎり波電圧とを比較して、スイッチング素子の駆動パルス幅を決定する。それにより、このスイッチング電源装置では、出力電圧の分解能が高く高速な応答が可能であるとしている。

その他、特許文献２には、電気モータが駆動方向と逆方向に回転したときのモータドライバの破壊のおそれをなくす技術が開示されている。

特許文献３には、入力電圧を昇圧または降圧して出力する直流変換部と、直流変換部の出力電圧をパルス幅変調信号によって制御する制御部と、を備えた電源制御装置が開示されている。直流変換部は、出力電圧をモニタする電圧検出回路を有する。制御部は、電圧検出回路の電圧モニタ値をサンプリングするＡ／Ｄ変換器と、Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号によって一方のエッジの位置を制御し、電圧モニタ値に基づいて他方のエッジの位置を制御したパルス幅変調信号を生成するパルス発振器と、を有する。それにより、この電源制御装置は、出力電圧の変動に対する制御精度をより向上できるとしている。

特開２００９−９５０９１号公報 特開平１０−３３７０８２号公報 特開２０１０−２５９１４８号公報

特許文献１に開示されたスイッチング電源装置では、比較回路が、出力電圧に基づいて生成された平滑化電圧と、のこぎり波電圧と、を比較してスイッチング素子の駆動パルス幅を決定している。そのため、スイッチング素子は、のこぎり波電圧と同じ周波数でオンオフしているものと考えられる。したがって、このスイッチング電源装置は、出力電圧の値が目標値と大きな差がある場合でも、スイッチング素子をのこぎり波と同じ周波数でオンオフしながら、当該出力電圧を目標値まで変化させる必要がある。つまり、このスイッチング電源装置では、出力電圧の値が目標値と大きな差がある場合でも、当該出力電圧を目標値まで線形的に変化させることができない。そのため、このスイッチング電源装置では、出力電圧を目標値まで速やかに変化させることができないという問題があった。

本発明にかかる半導体装置は、制御信号を出力する制御部と、前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備え、前記制御部は、基準電圧情報を出力する演算処理部と、前記基準電圧情報を記憶し、記憶した情報に基づいて第１基準電圧を生成する基準電圧生成部と、前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第１基準電圧と、を比較する比較部と、前記比較部の比較結果に応じた論理値の前記制御信号を生成する制御信号生成部と、を有する。

また、本発明にかかる半導体装置の制御方法は、制御信号を出力する制御部と、前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備えた半導体装置の制御方法であって、前記制御部では、演算処理部から基準電圧の情報を出力し、前記基準電圧情報を記憶し、記憶した情報に基づいて第１基準電圧を生成し、前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第１基準電圧と、を比較し、前記比較部の比較結果に応じた論理値の前記制御信号を生成する。

上述のような回路構成により、出力電流又は出力電圧を目標値まで速やかに変化させることができる。

本発明により、出力電流又は出力電圧を目標値まで速やかに変化させることが可能な半導体装置及びその制御方法を提供することができる。

本発明の実施の形態１にかかるスイッチング電源装置の構成例を示す図である。 本発明の実施の形態１にかかる基準電圧生成部の具体的構成の一例を示す図である。 本発明の実施の形態１にかかる制御信号生成部の具体的構成の一例を示す図である。 本発明の実施の形態１にかかるスイッチング電源装置の動作を示す波形図である。 本発明の実施の形態１にかかるスイッチング電源装置の動作を示す波形図である。 本発明の実施の形態１にかかるスイッチング電源装置の効果を説明するための図である。 本発明の実施の形態２にかかるスイッチング電源装置の構成例を示す図である。 本発明の実施の形態２にかかる基準電圧生成部の具体的構成の一例を示す図である。 本発明の実施の形態２にかかる制御信号生成部の具体的構成の一例を示す図である。 本発明の実施の形態２にかかるスイッチング電源装置の動作を示す波形図である。 本発明の実施の形態２にかかるスイッチング電源装置の効果を説明するための図である。 本発明の実施の形態３にかかるスイッチング電源装置の構成例を示す図である。 本発明の実施の形態３にかかる制御信号生成部の具体的構成の一例を示す図である。 本発明の実施の形態３にかかるスイッチング電源装置の変形例を示す図である。 本発明の実施の形態４にかかるスイッチング電源装置の構成例を示す図である。 本発明の実施の形態４にかかるタイマの具体的構成の一例を示す図である。 本発明の実施の形態５にかかるスイッチング電源装置の構成例を示す図である。 本発明の実施の形態６にかかるスイッチング電源装置の構成例を示す図である。 本発明の実施の形態６にかかるスイッチング電源装置の動作を示す波形図である。 負荷の一例を示す図である。 従来技術のスイッチング電源装置の構成を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

実施の形態１
図１は、本発明の実施の形態１にかかるスイッチング電源装置（半導体装置）の構成例を示す図である。本実施の形態にかかるスイッチング電源装置は、出力電流又は出力電圧を目標値まで線形的に変化させることができるため、従来よりも、出力電流又は出力電圧を目標値まで速やかに変化させることができることを特徴とする。以下、具体的に説明する。

図１に示すスイッチング電源装置１は、入力電圧Ｖｉを制御信号に応じた電流Ｉｏ又は電圧Ｖｏに変換して出力する電源部１２と、電源部１２の出力電流Ｉｏ又は出力電圧Ｖｏに応じた周波数及びデューティ比の制御信号を出力する制御部１１と、を備える。なお、図１には、スイッチング電源装置１の出力電流Ｉｏ又は出力電圧Ｖｏが供給される負荷１３も図示されている。

（電源部１２）
電源部１２は、入力電圧Ｖｉを制御信号に応じた電流Ｉｏ又は電圧Ｖｏに変換して出力する部である。電源部１２は、スイッチ素子１２１と、ダイオード１２２と、コイル１２３と、容量素子１２４と、抵抗素子１２５と、を有する。本実施の形態では、スイッチ素子１２１がＰチャネルＭＯＳトランジスタである場合を例に説明する。

スイッチ素子１２１では、第１端子（ソース）が外部端子Ｓ１に接続され、第２端子（ドレイン）がノードＮ１に接続され、制御端子（ゲート）に後述する制御部１１からの制御信号が供給される。つまり、制御部１１からの制御信号により、スイッチ素子１２１のオンオフが制御される。なお、外部端子Ｓ１には、外部から入力電圧Ｖｉ（例えば、電源電圧ＶＤＤ）が供給される。

ダイオード１２２は、接地電圧端子ＧＮＤとノードＮ１との間に設けられる。具体的には、ダイオード１２２のアノードは、接地電圧端子ＧＮＤに接続され、ダイオード１２２のカソードは、ノードＮ１に接続される。なお、接地電圧端子ＧＮＤには、電源から接地電圧ＧＮＤが供給されている。

コイル１２３は、外部端子Ｓ２とノードＮ１との間に設けられる。具体的には、コイル１２３の一端は、外部端子Ｓ２に接続され、コイル１２３の他端は、ノードＮ１に接続される。なお、電源部１２は、外部端子Ｓ２から外部（負荷１３）に向けて電流Ｉｏ又は電圧Ｖｏを出力する。

容量素子１２４は、コイル１２３の一端（外部端子Ｓ２側）と抵抗素子１２５の一端（外部端子Ｓ３側）との間に設けられる。具体的には、容量素子１２４の一端は、コイル１２３の一端（外部端子Ｓ２側）に接続され、容量素子１２４の他端は、抵抗素子１２５の一端（外部端子Ｓ３側）に接続される。

抵抗素子１２５は、外部端子Ｓ３と接地電圧端子ＧＮＤとの間に設けられる。具体的には、抵抗素子１２５の一端は、外部端子Ｓ３に接続され、抵抗素子１２５の他端は、接地電圧端子ＧＮＤに接続される。

つまり、図１の例では、電源部１２はいわゆるバックコンバータ（降圧回路）である。

電源部１２の外部において、外部端子Ｓ２と外部端子Ｓ３との間には、負荷１３が設けられる。負荷１３は、電源部１２の外部端子Ｓ２から出力される電流Ｉｏ又は電圧Ｖｏによって駆動される。そして、電源部１２の外部端子Ｓ３には、電流Ｉｏ（負荷に流れる電流Ｉｏ）が流れる。なお、本実施の形態では、負荷１３が発光ダイオード（ＬＥＤ）である場合を例に説明する。

電源部１２の基本動作としては、まず、スイッチ素子１２１がオンすることにより、外部端子Ｓ１からスイッチ素子１２１及びコイル１２３を介して外部端子Ｓ２（負荷１３側）に向けて電流が流れる。このとき、コイル１２３には、電流エネルギーが蓄えられる。次に、スイッチ素子１２１がオフすることにより、外部端子Ｓ１からスイッチ素子１２１までの電流経路が遮断される。コイル１２３は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーを外部端子Ｓ２に向けて放出する。それにより、ダイオード１２２からコイル１２３を介して外部端子Ｓ２（負荷１３）に向けて電流が流れる。このような動作を繰り返すことで、電源部１２は、入力電圧Ｖｉを制御信号に応じた電流Ｉｏ又は電圧Ｖｏに変換して出力する

（制御部１１）
制御部１１は、電源部１２の出力電流Ｉｏ又は出力電圧Ｖｏに応じた周波数及びデューティ比の制御信号を出力する部である。本実施の形態では、制御部１１が、マイコンである場合を例に説明する。制御部１１は、演算処理部（以下、単にＣＰＵと称す）１１１と、基準電圧生成部１１２と、コンパレータ（第１コンパレータ）１１６と、制御信号生成部１１５と、その他の周辺回路１１４と、を有する。なお、コンパレータ１１６を比較部とも称する。

（ＣＰＵ１１１）
ＣＰＵ１１１は、外部から読み込んだプログラムや内部に記憶されたプログラムを実行する部である。ＣＰＵ１１１は、バス（少なくともアドレスバス及びデータバスを含む）１１３を介して、基準電圧生成部１１２、制御信号生成部１１５及びその他の周辺回路１１４に接続されている。ＣＰＵ１１１は、スイッチング電源装置１の出力電流Ｉｏ又は出力電圧Ｖｏの目標値（電流値に換算すると電流値Ｉａ。以下同じ）に応じた基準電圧情報を、バス１１３を介して基準電圧生成部１１２に対して出力する。この基準電圧情報とは、目標値Ｉａを示す電流Ｉｏに基づいて生成された電圧Ｖｓと等しい電圧値の情報（Ｖｒｅｆ０）のことである。また、ＣＰＵ１１１は、イネーブル信号を生成し、バス１１３を介して制御信号生成部１１５に対して出力する。

（基準電圧生成部１１２）
基準電圧生成部１１２は、ＣＰＵ１１１からの基準電圧情報を記憶し、記憶した情報（デジタル信号）に応じた基準電圧Ｖｒｅｆ０（アナログ信号）を生成する部である。基準電圧生成部１１２は、記憶部１１２１と、ＤＡ変換回路１１２２と、を有する。記憶部１１２１は、例えばレジスタによって構成されており、ＣＰＵ１１１からの基準電圧情報をクロック信号（不図示）に同期して取り込み記憶する。ＤＡ変換回路１１２２は、記憶部１１２１に記憶された情報（デジタル信号）をアナログ信号である基準電圧（第１基準電圧）Ｖｒｅｆ０に変換して出力する。

図２は、基準電圧生成部１１２の具体的構成の一例を示す図である。図２に示す基準電圧生成部１１２において、ＤＡ変換回路２１２２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列接続された複数の抵抗素子と、これら複数の抵抗素子間の複数のノードの電圧の何れかを、記憶部１１２１に記憶された情報（デジタル信号）に基づいて選択し、基準電圧Ｖｒｅｆ０として出力するセレクタと、を有する。

（コンパレータ１１６）
コンパレータ１１６は、抵抗素子１２５の一端（外部端子Ｓ３側）の電圧Ｖｓと、基準電圧生成部１１２によって生成された基準電圧Ｖｒｅｆ０と、を比較する回路である。なお、電圧Ｖｓは、負荷１３に流れる電流Ｉｏの電流値と、抵抗素子１２５の抵抗値と、に基づいて決定される。つまり、電圧Ｖｓは、電流Ｉｏに比例した電圧値を有する。電圧Ｖｓは、比較電圧Ｖｓとも称する。

例えば、電圧Ｖｓが基準電圧Ｖｒｅｆ０より大きい場合、コンパレータ１１６は、Ｈレベルの信号を出力する。一方、電圧Ｖｓが基準電圧Ｖｒｅｆ０より小さい場合、コンパレータ１１６は、Ｌレベルの信号を出力する。

（制御信号生成部１１５）
制御信号生成部１１５は、コンパレータ１１６の比較結果に応じた論理値の制御信号を出力する部である。さらに、制御信号生成部１１５には、ＣＰＵ１１１からのイネーブル信号が供給される。例えば、イネーブル信号がアクティブの場合、制御信号生成部１１５は、コンパレータ１１６の比較結果に応じた論理値の制御信号を出力する。一方、イネーブル信号がインアクティブの場合、制御信号生成部１１５は、コンパレータ１１６の比較結果に関わらず、電源部１２のスイッチ素子１２１をオフする論理値の制御信号を出力する。

イネーブル信号がアクティブの場合において、コンパレータ１１６の比較結果が、電圧Ｖｓが基準電圧Ｖｒｅｆ０より大きいことを示す場合、制御信号生成部１１５は、スイッチ素子１２１をオフする論理値の制御信号を出力する。一方、イネーブル信号がアクティブの場合において、コンパレータ１１６の比較結果が、電圧Ｖｓが基準電圧Ｖｒｅｆ０より小さいことを示す場合、制御信号生成部１１５は、スイッチ素子１２１をオンする論理値の制御信号を出力する。

図３は、制御信号生成部１１５の具体的構成の一例を示す図である。図３に示す制御信号生成部１１５は、否定論理積回路（以下、単にＮＡＮＤ回路と称す）１１５１と、否定回路（以下、単にＩＮＶ回路）１１５２と、を有する。ＮＡＮＤ回路１１５１は、ＣＰＵ１１１からのイネーブル信号と、コンパレータ１１６の比較結果をＩＮＶ回路１１５２で反転させた信号と、の否定論理積を制御信号として出力する。

例えば、イネーブル信号がアクティブ（Ｈレベル）の場合、ＮＡＮＤ回路１１５１は、コンパレータ１１６の比較結果をそのまま制御信号として出力する。つまり、コンパレータ１１６の比較結果がＨレベルの場合、ＮＡＮＤ回路１１５１はＨレベルの制御信号を出力する。それにより、スイッチ素子１２１はオフする。コンパレータ１１６の比較結果がＬレベルの場合、ＮＡＮＤ回路１１５１はＬレベルの制御信号を出力する。それにより、スイッチ素子１２１はオンする。

一方、イネーブル信号がインアクティブ（Ｌレベル）の場合、ＮＡＮＤ回路１１５１は、コンパレータ１１６の比較結果に関わらず、Ｈレベルの制御信号を出力する。それにより、スイッチ素子１２１はオフする。

（スイッチング電源装置１の動作）
続いて、図１に示すスイッチング電源装置１の動作について、図４を用いて説明する。図４は、図１に示すスイッチング電源装置１の動作を示す波形図である。

初期状態（時刻ｔ０）では、ＣＰＵ１１１は、インアクティブ（以下、Ｌレベル）のイネーブル信号を制御信号生成部１１５に出力している。そのため、制御信号生成部１１５は、コンパレータ１１６の比較結果に関わらず、スイッチ素子１２１をオフにする論理値（以下、Ｈレベル）の制御信号を出力している。スイッチ素子１２１がオフしているため、負荷１３に出力電流Ｉｏ又は出力電圧Ｖｏは供給されない。したがって、電圧Ｖｓは、接地電圧レベル（０Ｖ）を示している。

次に、ＣＰＵ１１１は、基準電圧情報を基準電圧生成部１１２に対して出力する（時刻ｔ１）。基準電圧生成部１１２は、基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Ｖｒｅｆ０を生成する。

次に、負荷１３を駆動するために、ＣＰＵ１１１は、アクティブ（以下、Ｈレベル）のイネーブル信号を制御信号生成部１１５に対して出力する（時刻ｔ２）。それにより、制御信号生成部１１５は、コンパレータ１１６の比較結果に応じた論理値の制御信号を出力し始める。時刻ｔ２では、電圧Ｖｓが基準電圧Ｖｒｅｆ０より低いため、コンパレータ１１６は、Ｌレベルの比較結果を出力する。それにより、制御信号生成部１１５は、Ｌレベルの制御信号を出力する。その結果、スイッチ素子１２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。

スイッチ素子１２１は、出力電流Ｉｏ又は出力電圧Ｖｏが目標値（電流値に換算すると電流値Ｉａ）に達するまで、オンする（時刻ｔ２〜ｔ３）。そして、出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）に達して電圧Ｖｓが基準電圧Ｖｒｅｆ０より大きくなると（時刻ｔ３）、コンパレータ１１６は、比較結果をＬレベルからＨレベルに切り替えて出力する。それにより、制御信号生成部１１５は、制御信号をＬレベルからＨレベルに切り替えて出力する。その結果、スイッチ素子１２１がオンからオフに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは下降し始める。

出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）に達して電圧Ｖｓが基準電圧Ｖｒｅｆ０より小さくなると（時刻ｔ４）、コンパレータ１１６は、比較結果をＨレベルからＬレベルに切り替えて出力する。それにより、制御信号生成部１１５は、制御信号をＨレベルからＬレベルに切り替えて出力する。その結果、スイッチ素子１２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。

このような動作を繰り返すことで、スイッチング電源装置１は、出力電流Ｉｏ又は出力電圧Ｖｏを目標値（Ｉａ）まで変化させ、安定させることができる。なお、実際の動作では、時刻ｔ３から時刻ｔ４までの間隔、出力電流Ｉｏの目標値Ｉａからのずれは、コンパレータ１１６や制御信号生成部１１５等のディレイ、スイッチ素子１２１のオンオフ速度、入力電圧、負荷変動などによって決定する。

ここで、図４でも明らかなように、スイッチング電源装置１は、出力電流Ｉｏの値が目標値Ｉａと大きな差がある場合でも、スイッチ素子１２１をオンし続けることにより、当該出力電流Ｉｏを目標値Ｉａまで線形的に速やかに変化させることができる。より具体的には、スイッチング電源装置１は、出力電流Ｉｏの値が目標値Ｉａと大きな差がある場合でも、スイッチ素子１２１をオンし続けることにより、出力電流Ｉｏを受動回路の定数で決まる最大の傾斜角｛（Ｖｉ−Ｖｏ）／Ｌ｝×ｔで速やかに変化（上昇）させることができる。なお、Ｌはコイル１２３のインダクタンスを示し、ｔは時間を示す。

このように、本実施の形態にかかるスイッチング電源装置１は、出力電流Ｉｏ又は出力電圧Ｖｏを目標値まで線形的に変化させることができるため、従来よりも、出力電流Ｉｏ又は出力電圧Ｖｏを目標値まで速やかに変化させることができる。

一例として、目標値がＩａ１に設定された出力電流Ｉｏの波形と、目標値がＩａ２（Ｉａ１＞Ｉａ２）に設定された出力電流Ｉｏの波形と、を図５に示しておく。

なお、出力電流Ｉｏ又は出力電圧Ｖｏの目標値（Ｉａ）を変更する場合には、ＣＰＵ１１１が、新たな目標値に関する基準電圧情報を、一度だけ基準電圧生成部１１２に出力すれば良い。

また、本実施の形態にかかるスイッチング電源装置１では、ＣＰＵ１１１は、目標値に関する基準電圧情報を一度だけ出力し、かつ、起動／停止を制御するイネーブル信号を出力するだけで良い。つまり、ＣＰＵ１１１は、出力電流Ｉｏ又は出力電圧Ｖｏの生成に関するそれ以外の制御に関与しない。出力電流Ｉｏ又は出力電圧Ｖｏを精度良く安定させることを目的としてＣＰＵ１１１の制御を高速化する必要が無いため、ＣＰＵ１１１によって消費される電力が抑制される。また、原理的に負荷１３を過電流等から保護することも可能である。

（本願発明と従来技術との比較）
図６は、本発明にかかるスイッチング電源装置１、及び、特許文献１に開示されたスイッチング電源装置、のそれぞれの動作を示す波形図である。つまり、図６に示す波形図は、図４に示す波形図に、従来技術の波形図を追加したものである。

特許文献１に開示されたスイッチング電源装置では、比較回路が、出力電圧に基づいて生成された平滑化電圧と、のこぎり波電圧と、を比較してスイッチング素子の駆動パルス幅を決定している。そのため、スイッチング素子は、のこぎり波電圧と同じ周波数でオンオフしているものと考えられる。したがって、図６からも明らかなように、このスイッチング電源装置は、出力電流Ｉｏの値が目標値（Ｉａ）と大きな差がある場合でも、スイッチング素子をのこぎり波電圧と同じ周波数でオンオフしながら、当該出力電流Ｉｏを目標値まで変化させる必要がある。つまり、このスイッチング電源装置では、出力電流Ｉｏの値が目標値（Ｉａ）と大きな差がある場合でも、当該出力電流Ｉｏを目標値まで線形的に変化させることができない。そのため、このスイッチング電源装置では、出力電流Ｉｏを目標値まで速やかに変化させることができない。

一方、本発明にかかるスイッチング電源装置１は、出力電流Ｉｏの値が目標値Ｉａと大きな差がある場合でも、スイッチ素子１２１をオンし続けることにより、当該出力電流Ｉｏを目標値Ｉａまで線形的に速やかに変化させることができる。

図２１は、特許文献１に開示されたスイッチング電源装置の一部を示す図である。図２１に示すように、このスイッチング電源装置では、Ａ／Ｄ変換回路７０１が出力電圧Ｖｏｕｔをデジタル値に変換し、制御パルス発生手段７０２がこのデジタル値から所定の制御パルス電圧Ｖａを生成し、パルス平滑化回路７０３が制御パルス電圧Ｖａを平滑化した平滑化電圧Ｖｘを出力する。そのため、出力電圧Ｖｏｕｔから平滑化電圧Ｖｘが生成されるまでに比較的長い時間を要する。出力電圧を高速に立ち上げるためには、駆動パルスＶｇを生成するための平滑化電圧Ｖｘを高速に立ち上げる必要があるが、仮に、スイッチング周期１周期で立ち上げを行う場合、のこぎり波電圧Ｖｙの周波数が５００ＫＨｚである場合、２ｕｓ以内に、Ａ／Ｄ変換回路７０１による変換、制御パルス発生手段７０２による制御パルス電圧Ｖａの生成、及び、パルス平滑化回路７０３による平滑化、が実行されなければならない。特許文献１に開示されたスイッチング電源装置の場合、オンデューティの分解能を向上させるために、平滑化の時定数をある程度確保する必要があると考えられる。したがって、このスイッチング電源装置では、通常のアナログのフィードバック方式の場合と同様に、比較的緩やかに平滑化電圧Ｖｘが変化していくものと考えられる。このことからも、このスイッチング電源装置は、出力電流Ｉｏの値が目標値（Ｉａ）と大きな差がある場合でも、スイッチング素子をのこぎり波電圧と同じ周波数でオンオフしながら、比較的緩やかに、当該出力電流Ｉｏを目標値まで変化させることが推測できる。

実施の形態２
図７は、本発明の実施の形態２にかかるスイッチング電源装置２の構成例を示す図である。図７に示すスイッチング電源装置２では、図１に示すスイッチング電源装置１と比較して、基準電圧の数が異なる。以下、具体的に説明する。

図７に示すスイッチング電源装置２は、電源部２２と、制御部２１と、を備える。図７には、負荷２３も図示されている。電源部２２、制御部２１及び負荷２３は、それぞれ、図１の電源部１２、制御部１１及び負荷１３に対応する。

（電源部２２）
電源部２２は、図１に示す電源部１２と同じ回路構成である。なお、電源部２２に設けられたスイッチ素子２２１、ダイオード２２２、コイル２２３、容量素子２２４及び抵抗素子２２５は、それぞれ、電源部１２に設けられたスイッチ素子１２１、ダイオード１２２、コイル１２３、容量素子１２４及び抵抗素子１２５に対応する。また、負荷２３も、図１に示す負荷１３と同じ回路構成である。

（制御部２１）
制御部２１は、ＣＰＵ２１１と、基準電圧生成部２１２と、コンパレータ（第１コンパレータ）２１６と、コンパレータ（第２コンパレータ）２１７と、制御信号生成部２１５と、その他の周辺回路２１４と、を有する。ＣＰＵ２１１は、図１のＣＰＵ１１１に対応する。基準電圧生成部２１２は、図１の基準電圧生成部１１２に対応する。コンパレータ２１６，２１７は、図１のコンパレータ１１６に対応する。制御信号生成部２１５は、図１の制御信号生成部１１５に対応する。周辺回路２１４は、図１の周辺回路１１４に対応する。バス２１３は、図１のバス１１３に対応する。なお、コンパレータ２１６とコンパレータ２１７とにより比較部とも称する。

（ＣＰＵ２１１）
ＣＰＵ２１１は、外部から読み込んだプログラムや内部に記憶されたプログラムを実行する部である。ＣＰＵ２１１は、バス２１３を介して、基準電圧生成部２１２、制御信号生成部２１５及びその他の周辺回路２１４に接続されている。ＣＰＵ２１１は、スイッチング電源装置２の出力電流Ｉｏ又は出力電圧Ｖｏの目標値（電流値に換算すると電流値Ｉａ。以下同じ）に応じた２つの基準電圧情報を、バス２１３を介して基準電圧生成部２１２に対して出力する。この２つの基準電圧情報とは、目標値Ｉａを示す電流Ｉｏに基づいて生成された電圧Ｖｓの下限値及び上限値の情報（Ｖｒｅｆ１，Ｖｒｅｆ２）である。なお、Ｖｒｅｆ１＜Ｖｒｅｆ２である。また、ＣＰＵ２１１は、イネーブル信号を生成し、バス２１３を介して制御信号生成部２１５に対して出力する。

（基準電圧生成部２１２）
基準電圧生成部２１２は、ＣＰＵ２１１からの２つの基準電圧情報を記憶し、記憶した情報（デジタル信号）に応じた基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２（アナログ信号）を生成する部である。基準電圧生成部２１２は、記憶部２１２１，２１２３と、ＤＡ変換回路２１２２，２１２４と、を有する。記憶部２１２１は、一方の基準電圧情報をクロック信号（不図示）に同期して取り込み記憶する。記憶部２１２３は、他方の基準電圧情報をクロック信号（不図示）に同期して取り込み記憶する。ＤＡ変換回路２１２２は、記憶部２１２１に記憶された情報（デジタル信号）をアナログ信号である基準電圧（第１基準電圧）Ｖｒｅｆ１に変換して出力する。ＤＡ変換回路２１２４は、記憶部２１２３に記憶された情報（デジタル信号）をアナログ信号である基準電圧（第２基準電圧）Ｖｒｅｆ２に変換して出力する。

図８は、基準電圧生成部２１２の具体的構成の一例を示す図である。図８に示す基準電圧生成部２１２において、ＤＡ変換回路２１２２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列接続された複数の抵抗素子と、これら複数の抵抗素子間の複数のノードの電圧の何れかを、記憶部２１２１に記憶された情報（デジタル信号）に基づいて選択し、基準電圧Ｖｒｅｆ１として出力するセレクタと、を有する。また、ＤＡ変換回路２１２４は、同じく、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列接続された複数の抵抗素子と、これら複数の抵抗素子間の複数のノードの電圧の何れかを、記憶部２１２３に記憶された情報（デジタル信号）に基づいて選択し、基準電圧Ｖｒｅｆ２として出力するセレクタと、を有する。

（コンパレータ２１６，２１７）
コンパレータ２１６は、電圧Ｖｓと基準電圧Ｖｒｅｆ１とを比較する回路である。例えば、電圧Ｖｓが基準電圧Ｖｒｅｆ１以上である場合、コンパレータ２１６は、Ｈレベルの信号を出力する。一方、電圧Ｖｓが基準電圧Ｖｒｅｆ１より小さい場合、コンパレータ２１６は、Ｌレベルの信号を出力する。このようにして、コンパレータ２１６は、電圧Ｖｓが下限値（Ｖｒｅｆ１）を下回っていないかを判定している。

コンパレータ２１７は、電圧Ｖｓと基準電圧Ｖｒｅｆ２とを比較する回路である。例えば、電圧Ｖｓが基準電圧Ｖｒｅｆ２より大きい場合、コンパレータ２１７は、Ｈレベルの信号を出力する。一方、電圧Ｖｓが基準電圧Ｖｒｅｆ２以下である場合、コンパレータ２１７は、Ｌレベルの信号を出力する。このようにして、コンパレータ２１７は、電圧Ｖｓが上限値（Ｖｒｅｆ２）を上回っていないかを判定している。

要するに、コンパレータ２１６，２１７（即ち、比較部）は、電圧Ｖｓが基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の範囲内であるか否かを判定している。

（制御信号生成部２１５）
制御信号生成部２１５は、コンパレータ２１６，２１７の比較結果に応じた論理値の制御信号を出力する部である。さらに、制御信号生成部２１５には、ＣＰＵ２１１からのイネーブル信号が供給される。例えば、イネーブル信号がアクティブの場合、制御信号生成部２１５は、コンパレータ２１６，２１７のそれぞれの比較結果に応じた論理値の制御信号を出力する。一方、イネーブル信号がインアクティブの場合、制御信号生成部２１５は、コンパレータ２１６の比較結果に関わらず、電源部２２のスイッチ素子２２１をオフする論理値の制御信号を出力する。

イネーブル信号がアクティブの場合において、コンパレータ２１６の比較結果が、電圧Ｖｓが基準電圧Ｖｒｅｆ１より小さいことを示す場合（即ち、電圧Ｖｓが下限値を下回っている場合）、制御信号生成部２１５は、スイッチ素子２２１をオンする論理値の制御信号を出力する。一方、イネーブル信号がアクティブの場合において、コンパレータ２１７の比較結果が、電圧Ｖｓが基準電圧Ｖｒｅｆ２より大きいことを示す場合（即ち、電圧Ｖｓが上限値を上回っている場合）、制御信号生成部２１５は、スイッチ素子２２１をオフする論理値の制御信号を出力する。

図９は、制御信号生成部２１５の具体的構成の一例を示す図である。図９に示す制御信号生成部２１５は、ＮＡＮＤ回路２１５１と、ラッチ回路２１５３と、ＩＮＶ回路２１５４と、を有する。

ラッチ回路２１５３では、セット端子Ｓに、コンパレータ２１６の比較結果をＩＮＶ回路２１５４で反転させた信号が入力され、リセット端子Ｒに、コンパレータ２１７の比較結果が入力され、出力端子Ｑから出力信号が出力される。ラッチ回路２１５３は、コンパレータ２１６の比較結果の立ち下がり（ＨレベルからＬレベルの変化）に同期して、Ｈレベルの信号を出力し、コンパレータ２１７の比較結果の立ち上がり（ＬレベルからＨレベルの変化）に同期して、Ｌレベルの信号を出力する。ＮＡＮＤ回路２１５１は、ＣＰＵ２１１からのイネーブル信号と、ラッチ回路２１５３の出力信号と、の否定論理積を制御信号として出力する。

例えば、イネーブル信号がアクティブ（Ｈレベル）の場合、ＮＡＮＤ回路２１５１は、ラッチ回路２１５３の出力信号を反転させた信号を制御信号として出力する。つまり、コンパレータ２１６の比較結果が立ち下がると、ラッチ回路２１５３からＨレベルの信号が出力されるため、ＮＡＮＤ回路２１５１はＬレベルの制御信号を出力する。それにより、スイッチ素子２２１はオンする。コンパレータ２１７の比較結果が立ち上がると、ラッチ回路２１５３からＬレベルの信号が出力されるため、ＮＡＮＤ回路２１５１はＨレベルの制御信号を出力する。それにより、スイッチ素子２２１はオフする。

一方、イネーブル信号がインアクティブ（Ｌレベル）の場合、ＮＡＮＤ回路２１５１は、コンパレータ２１６，２１７の比較結果に関わらず、Ｈレベルの制御信号を出力する。それにより、スイッチ素子２２１はオフする。

（スイッチング電源装置２の動作）
続いて、図７に示すスイッチング電源装置２の動作について、図１０を用いて説明する。図１０は、図７に示すスイッチング電源装置２の動作を示す波形図である。

初期状態（時刻ｔ０）では、ＣＰＵ２１１は、インアクティブ（以下、Ｌレベル）のイネーブル信号を制御信号生成部２１５に出力している。そのため、制御信号生成部２１５は、コンパレータ２１６，２１７の比較結果に関わらず、スイッチ素子２２１をオフにする論理値（以下、Ｈレベル）の制御信号を出力している。スイッチ素子２２１がオフしているため、負荷２３に出力電流Ｉｏ又は出力電圧Ｖｏは供給されない。したがって、電圧Ｖｓは、接地電圧レベル（０Ｖ）を示している。

次に、ＣＰＵ２１１は、２つの基準電圧情報を基準電圧生成部２１２に対して出力する（時刻ｔ１）。基準電圧生成部２１２は、２つの基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を生成する。

次に、負荷２３を駆動するために、ＣＰＵ２１１は、アクティブ（以下、Ｈレベル）のイネーブル信号を制御信号生成部２１５に対して出力する（時刻ｔ２）。それにより、制御信号生成部２１５は、コンパレータ２１６，２１７の比較結果に応じた論理値の制御信号を出力し始める。時刻ｔ２では、電圧Ｖｓが基準電圧Ｖｒｅｆ１より低いため、コンパレータ２１６は、Ｌレベルの比較結果を出力する。（このとき、コンパレータ２１７もＬレベルの比較結果を出力する。）それにより、制御信号生成部２１５は、Ｌレベルの制御信号を出力する。その結果、スイッチ素子２２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。

スイッチ素子２２１は、出力電流Ｉｏ又は出力電圧Ｖｏが目標値（電流値に換算すると電流値Ｉａ）より大きくなるまでオンする（時刻ｔ２〜ｔ３）。出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）より大きくなり、電圧Ｖｓが上限値Ｖｒｅｆ２に達すると（時刻ｔ３）、コンパレータ２１７は、比較結果をＬレベルからＨレベルに切り替えて出力する。（このとき、コンパレータ２１６はすでに比較結果をＬレベルからＨレベルに切り替えて出力している。）それにより、制御信号生成部２１５は、制御信号をＬレベルからＨレベルに切り替えて出力する。その結果、スイッチ素子２２１がオンからオフに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは下降し始める。

出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）より小さくなり、電圧Ｖｓが下限値Ｖｒｅｆ１に達すると（時刻ｔ４）、コンパレータ２１６は、比較結果をＨレベルからＬレベルに切り替えて出力する。それにより、制御信号生成部２１５は、制御信号をＨレベルからＬレベルに切り替えて出力する。その結果、スイッチ素子２２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。

このような動作を繰り返すことで、スイッチング電源装置２は、出力電流Ｉｏ又は出力電圧Ｖｏの平均値を目標値（Ｉａ）まで変化させ、安定させることができる。なお、入力電圧、負荷、コンパレータのディレイ、及び、スイッチ素子のオンオフ速度が動作中に変化しなければ、下限値Ｖｒｅｆ１と上限値Ｖｒｅｆ２の中間値が目標値（Ｉａ）と一致する。

このように、本実施の形態にかかるスイッチング電源装置２は、実施の形態１の場合と同等の効果を奏することができる。さらに、本実施の形態にかかるスイッチング電源装置２は、以下に示すような有利な効果がある。

図１に示すスイッチング電源装置１は、電圧Ｖｓを１つの基準電圧Ｖｒｅｆ０に近づける制御を行っていた。この構成では、入力電圧や負荷が変動した場合、電圧Ｖｓが基準電圧Ｖｒｅｆ０から大きく乖離してしまう可能性がある。一方、図７に示すスイッチング電源装置２は、電圧Ｖｓを２つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の範囲内に収める制御を行っている。そのため、電圧Ｖｓは、スイッチ素子のディレイ等を考慮しなければ、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の平均値から、上限値Ｖｒｅｆ２及び下限値Ｖｒｅｆ１までしか乖離しない。したがって、図７に示すスイッチング電源装置１は、出力電流Ｉｏ（又は出力電圧Ｖｏ）をより安定させることができる。ただし、図１に示すスイッチング電源装置１は、コンパレータ１１６を一つ備えればよいため、回路規模の増大を抑制できる。

さらに、本実施の形態にかかるスイッチング電源装置２は、波形の傾きと基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２で決まるスイッチ素子のオンオフの周波数を制御することができる。

（本願発明と従来技術との比較）
図１１は、本発明にかかるスイッチング電源装置２、及び、特許文献１に開示されたスイッチング電源装置、のそれぞれの動作を示す波形図である。つまり、図１１に示す波形図は、図１０に示す波形図に、従来技術の波形図を追加したものである。具体的内容については、図６を用いて既に述べているため、その説明を省略する。

実施の形態３
図１２は、本発明の実施の形態３にかかるスイッチング電源装置３の構成例を示す図である。図１２に示すスイッチング電源装置３では、図７に示すスイッチング電源装置２と比較して、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２と、電圧Ｖｓと、のそれぞれ比較を一つのコンパレータで行っている点が異なる。以下、具体的に説明する。

図１２に示すスイッチング電源装置３は、電源部３２と、制御部３１と、を備える。図１２には、負荷３３も図示されている。電源部３２、制御部３１及び負荷３３は、それぞれ、図７の電源部２２、制御部２１及び負荷２３に対応する。

（電源部３２）
電源部３２は、図７に示す電源部２２と同じ回路構成である。なお、電源部３２に設けられたスイッチ素子３２１、ダイオード３２２、コイル３２３、容量素子３２４及び抵抗素子３２５は、それぞれ、電源部２２に設けられたスイッチ素子２２１、ダイオード２２２、コイル２２３、容量素子２２４及び抵抗素子２２５に対応する。また、負荷３３も、図７に示す負荷２３と同じ回路構成である。

（制御部３１）
制御部３１は、ＣＰＵ３１１と、基準電圧生成部３１２と、コンパレータ３１６と、制御信号生成部３１５と、その他の周辺回路３１４と、を有する。ＣＰＵ３１１は、図７のＣＰＵ２１１に対応する。基準電圧生成部３１２は、図７の基準電圧生成部２１２に対応する。コンパレータ３１６は、図７のコンパレータ２１６，２１７に対応する。制御信号生成部３１５は、図７の制御信号生成部２１５に対応する。周辺回路３１４は、図７の周辺回路２１４に対応する。バス３１３は、図７のバス２１３に対応する。

（ＣＰＵ３１１）
ＣＰＵ３１１、バス３１３及び周辺回路３１４は、それぞれ、図７に示すＣＰＵ２１１、バス２１３及び周辺回路２１４と同じ構成であるため、説明を省略する。

（基準電圧生成部３１２）
基準電圧生成部３１２は、ＣＰＵ３１１からの２つの基準電圧情報を記憶し、記憶した情報（デジタル信号）に応じた基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２（アナログ信号）を生成する。そして、基準電圧生成部３１２は、生成した基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を、後述する切替信号に基づいて選択的に出力する。

基準電圧生成部３１２は、記憶部３１２１，３１２３と、ＤＡ変換回路３１２２，３１２４と、セレクタ３１２５と、を有する。記憶部３１２１，３１２３及びＤＡ変換回路３１２２，３１２４は、それぞれ、記憶部２１２１，２１２３及びＤＡ変換回路２１２２，２１２４と同じ回路構成であるため、説明を省略する。セレクタ３１２５は、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を、後述する切替信号に基づいて選択的に出力する。例えば、切替信号がＬレベルの場合、セレクタ３１２５は、電圧Ｖｓの下限値である基準電圧Ｖｒｅｆ１を選択して出力する。一方、切替信号がＨレベルの場合、セレクタ３１２５は、電圧Ｖｓの上限値である基準電圧Ｖｒｅｆ２を選択して出力する。

（コンパレータ３１６）
コンパレータ３１６は、電圧Ｖｓと、基準電圧生成部３１２から選択出力された基準電圧（Ｖｒｅｆ１，Ｖｒｅｆ２の何れか）と、を比較する回路である。例えば、電圧Ｖｓが基準電圧（Ｖｒｅｆ１，Ｖｒｅｆ２の何れか）より大きい場合、コンパレータ３１６は、Ｈレベルの信号を出力する。一方、電圧Ｖｓが基準電圧（Ｖｒｅｆ１，Ｖｒｅｆ２の何れか）より小さい場合、コンパレータ３１６は、Ｌレベルの信号を出力する。詳しくは後述するが、結果的に、コンパレータ３１６は、電圧Ｖｓが基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の範囲内であるか否かを判定している。

（制御信号生成部３１５）
制御信号生成部３１５は、コンパレータ３１６の比較結果に応じた論理値の制御信号及び切替信号を出力する部である。さらに、制御信号生成部３１５には、ＣＰＵ３１１からのイネーブル信号が供給される。例えば、イネーブル信号がアクティブの場合、制御信号生成部３１５は、コンパレータ３１６の比較結果に応じた論理値の制御信号及び切替信号を出力する。一方、イネーブル信号がインアクティブの場合、制御信号生成部３１５は、コンパレータ３１６の比較結果に関わらず、電源部３２のスイッチ素子３２１をオフする論理値の制御信号を出力する。

イネーブル信号がアクティブの場合において、コンパレータ３１６の比較結果が、電圧Ｖｓが基準電圧Ｖｒｅｆ１より小さいことを示す場合、制御信号生成部３１５は、スイッチ素子３２１をオンする論理値の制御信号と、基準電圧生成部３１２から基準電圧Ｖｒｅｆ２が選択出力される論理値の切替信号と、を出力する。一方、イネーブル信号がアクティブの場合において、コンパレータ３１６の比較結果が、電圧Ｖｓが基準電圧Ｖｒｅｆ２より大きいことを示す場合、制御信号生成部３１５は、スイッチ素子３２１をオフする論理値の制御信号と、基準電圧生成部３１２から基準電圧Ｖｒｅｆ１が選択出力される論理値の切替信号と、を出力する。

図１３は、制御信号生成部３１５の具体的構成の一例を示す図である。図１３に示す制御信号生成部３１５は、ＮＡＮＤ回路３１５１と、ラッチ回路３１５３と、論理積回路（以下、単にＡＮＤ回路と称す）３１５４，３１５５と、ＩＮＶ回路３１５６，３１５７と、を有する。

ＡＮＤ回路３１５５は、コンパレータ３１６の比較結果と、ラッチ回路３１５３の出力と、の論理積を出力する。ＡＮＤ回路３１５４は、コンパレータ３１６の比較結果をＩＮＶ回路３１５７で反転させた信号と、ラッチ回路３１５３の出力をＩＮＶ回路３１５６で反転させた信号と、の論理積を出力する。ラッチ回路３１５３では、セット端子Ｓに、ＡＮＤ回路３１５４の出力が入力され、リセット端子Ｒに、ＡＮＤ回路３１５５の出力が入力され、出力端子Ｑから出力信号が出力される。なお、ラッチ回路３１５３の出力は、切替信号として用いられる。ＮＡＮＤ回路３１５１は、ＣＰＵ３１１からのイネーブル信号と、ラッチ回路３１５３の出力信号と、の否定論理積を制御信号として出力する。

例えば、イネーブル信号がアクティブ（Ｈレベル）の場合、ＮＡＮＤ回路３１５１は、ラッチ回路３１５３の出力信号を反転させた信号を制御信号として出力する。このとき、ラッチ回路３１５３は、当該出力信号を切替信号として出力する。具体的には、切替信号がＬレベルの場合において（即ち、コンパレータ３１６が電圧Ｖｓと基準電圧Ｖｒｅｆ１とを比較している場合において）、コンパレータ３１６の比較結果が立ち下がると、ラッチ回路３１５３からＨレベルの信号が出力されるため、ＮＡＮＤ回路３１５１はＬレベルの制御信号を出力する。それにより、スイッチ素子３２１はオンする。このとき、切替信号はＬレベルからＨレベルに切り替わる。切替信号がＨレベルの場合において（即ち、コンパレータ３１６が電圧Ｖｓと基準電圧Ｖｒｅｆ２とを比較している場合において）、コンパレータ３１６の比較結果が立ち上がると、ラッチ回路３１５３からＬレベルの信号が出力されるため、ＮＡＮＤ回路３１５１はＨレベルの制御信号を出力する。それにより、スイッチ素子３２１はオフする。このとき、切替信号はＨレベルからＬレベルに切り替わる。

一方、イネーブル信号がインアクティブ（Ｌレベル）の場合、ＮＡＮＤ回路３１５１は、コンパレータ３１６の比較結果に関わらず、Ｈレベルの制御信号を出力する。それにより、スイッチ素子３２１はオフする。

（スイッチング電源装置３の動作）
続いて、図１２に示すスイッチング電源装置３の動作について、図１０を参照して説明する。なお、図１０は、図７に示すスイッチング電源装置２の動作を示す波形図であるが、基本的な動作は同じであるため参照している。

初期状態（時刻ｔ０）では、ＣＰＵ３１１は、インアクティブ（以下、Ｌレベル）のイネーブル信号を制御信号生成部３１５に出力している。そのため、制御信号生成部３１５は、コンパレータ３１６の比較結果に関わらず、スイッチ素子３２１をオフにする論理値（以下、Ｈレベル）の制御信号を出力している。スイッチ素子３２１がオフしているため、負荷３３に出力電流Ｉｏ又は出力電圧Ｖｏは供給されない。したがって、電圧Ｖｓは、接地電圧レベル（０Ｖ）を示している。

次に、ＣＰＵ３１１は、２つの基準電圧情報を基準電圧生成部３１２に対して出力する（時刻ｔ１）。基準電圧生成部３１２は、２つ基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を生成した後、切替信号に基づいて選択された何れか一方の基準電圧をコンパレータ３１６に対して出力する。ここでは、切替信号がＬレベルであるため、基準電圧生成部３１２は、基準電圧Ｖｒｅｆ１（下限値）を選択出力する。

次に、負荷３３を駆動するために、ＣＰＵ３１１は、アクティブ（以下、Ｈレベル）のイネーブル信号を制御信号生成部３１５に対して出力する（時刻ｔ２）。それにより、制御信号生成部３１５は、コンパレータ３１６の比較結果に応じた論理値の制御信号を出力し始める。時刻ｔ２では、電圧Ｖｓが基準電圧Ｖｒｅｆ１より低いため、コンパレータ３１６は、Ｌレベルの比較結果を出力する。それにより、制御信号生成部３１５は、Ｌレベルの制御信号を出力する。その結果、スイッチ素子３２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。なお、このとき、切替信号はＬレベルからＨレベルに切り替わるため、基準電圧生成部３１２は、基準電圧Ｖｒｅｆ２（上限値）を選択出力する。

スイッチ素子３２１は、出力電流Ｉｏ又は出力電圧Ｖｏが目標値（電流値に換算すると電流値Ｉａ）より大きくなるまでオンする（時刻ｔ２〜ｔ３）。出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）より大きくなり、電圧Ｖｓが上限値Ｖｒｅｆ２に達すると（時刻ｔ３）、コンパレータ３１６は、比較結果をＬレベルからＨレベルに切り替えて出力する。それにより、制御信号生成部３１５は、制御信号をＬレベルからＨレベルに切り替えて出力する。その結果、スイッチ素子３２１がオンからオフに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは下降し始める。なお、このとき、切替信号はＨレベルからＬレベルに切り替わるため、基準電圧生成部３１２は、基準電圧Ｖｒｅｆ１（下限値）を選択出力する。

出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）より小さくなり、電圧Ｖｓが下限値Ｖｒｅｆ１に達すると（時刻ｔ４）、コンパレータ３１６は、比較結果をＨレベルからＬレベルに切り替えて出力する。それにより、制御信号生成部３１５は、制御信号をＨレベルからＬレベルに切り替えて出力する。その結果、スイッチ素子３２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。なお、このとき、切替信号はＬレベルからＨレベルに切り替わるため、基準電圧生成部３１２は、基準電圧Ｖｒｅｆ２（上限値）を選択出力する。

このような動作を繰り返すことで、スイッチング電源装置３は、出力電流Ｉｏ又は出力電圧Ｖｏの平均値を目標値（Ｉａ）まで変化させ、安定させることができる。

このように、本実施の形態にかかるスイッチング電源装置３は、実施の形態２の場合と同等の効果を奏することができる。さらに、本実施の形態にかかるスイッチング電源装置３は、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２と、電圧Ｖｓと、の比較を一つのコンパレータで行っているため、回路規模の増大を抑制することができる。

（スイッチング電源装置３の変形例）
図１４は、図１２に示すスイッチング電源装置３の変形例をスイッチング電源装置３ａとして示す図である。図１４に示すスイッチング電源装置３ａでは、図１２に示すスイッチング電源装置３と比較して、基準電圧生成部の構成が異なる。

スイッチング電源装置３ａは、制御部３１ａにおいて、基準電圧生成部３１２に代えて、基準電圧生成部３１２ａを有する。スイッチング電源装置３ａのその他の回路構成及び動作は、図１２に示すスイッチング電源装置３と同じであるため、以下では、基準電圧生成部３１２ａについてのみ説明する。

基準電圧生成部３１２ａは、記憶部３１２１，３１２３と、セレクタ３１２６と、ＤＡ変換回路３１２７と、を有する。セレクタ３１２６は、記憶部３１２１，３１２３に記憶された情報（基準電圧情報）を、切替信号に基づいて選択的に出力する。例えば、切替信号がＬレベルの場合、セレクタ３１２６は、基準電圧Ｖｒｅｆ１の情報を選択して出力する。一方、切替信号がＨレベルの場合、セレクタ３１２６は、基準電圧Ｖｒｅｆ２の情報を選択して出力する。そして、ＤＡ変換回路３１２７は、セレクタ３１２６から出力された基準電圧情報（デジタル信号）に応じた基準電圧（アナログ信号）を出力する。

このような回路構成により、ＤＡ変換回路を一つにすることができるため、回路規模の増大をさらに抑制することができる。

実施の形態４
図１５は、本発明の実施の形態４にかかるスイッチング電源装置４の構成例を示す図である。図１５に示すスイッチング電源装置４は、図７に示すスイッチング電源装置２と比較して、タイマをさらに備える。以下、具体的に説明する。

図１５に示すスイッチング電源装置４は、電源部４２と、制御部４１と、を備える。図１５には、負荷４３も図示されている。電源部４２、制御部４１及び負荷４３は、それぞれ、図７の電源部２２、制御部２１及び負荷２３に対応する。

（電源部４２）
電源部４２は、図７に示す電源部２２と同じ回路構成である。なお、電源部４２に設けられたスイッチ素子４２１、ダイオード４２２、コイル４２３、容量素子４２４及び抵抗素子４２５は、それぞれ、図７に示すスイッチ素子２２１、ダイオード２２２、コイル２２３、容量素子２２４及び抵抗素子２２５に対応する。また、負荷４３も、図７に示す負荷２３と同じ回路構成である。

（制御部４１）
制御部４１は、タイマ４１８が追加される以外は、図７に示す制御部２１と同じ回路構成である。なお、ＣＰＵ４１１、基準電圧生成部４１２、コンパレータ４１６，４１７、制御信号生成部４１５、バス４１３及び周辺回路４１４は、それぞれ、図７に示すＣＰＵ２１１、基準電圧生成部２１２、コンパレータ２１６，２１７、制御信号生成部２１５、バス２１３及び周辺回路２１４に対応する。

タイマ４１８は、ＣＰＵ４１１からバス４１３を介して与えられた設定値に応じた周波数及びデューティ比のパルス信号を生成し、ＣＰＵ４１１からのイネーブル信号に代えて制御信号生成部４１５に対して出力する。

図７に示すスイッチング電源装置２は、ＬＥＤ（負荷）に流れる電流を直流的に制御することにより、当該ＬＥＤの明るさを調整していた。即ち、図７に示すスイッチング電源装置２は、電流調光を行っていた。一方、図１５に示すスイッチング電源装置４は、タイマ４１８のパルス信号を用いて、ＬＥＤ（負荷）への電流の供給、遮断を高速に繰り返すことにより、当該ＬＥＤの明るさを調整する。即ち、図１５に示すスイッチング電源装置４は、ＰＷＭ調光を行う。

図１６は、タイマ４１８の具体的構成の一例を示す図である。図１６に示すタイマ４１８は、カウンタ４１８１と、コンパレータ４１８２，４１８３と、レジスタ４１８４，４１８５と、出力回路４１８６と、を有する。

カウンタ４１８１は、クロック信号に同期してカウント値を一つずつアップさせる。レジスタ４１８４は、ＣＰＵ４１１から与えられたデューティ比の情報（設定値）を記憶する。レジスタ４１８５は、ＣＰＵ４１１から与えられた周波数の情報（設定値）を記憶する。コンパレータ４１８２は、カウンタ４１８１のカウント値と、レジスタ４１８４に記憶されたデューティ比の情報（設定値）と、を比較する。コンパレータ４１８３は、カウンタ４１８１のカウント値と、レジスタ４１８５に記憶された周波数の情報（設定値）と、を比較する。そして、出力回路４１８６は、コンパレータ４１８２，４１８３のそれぞれの比較結果に基づいて、所望の周波数及びデューティ比のパルス信号を出力する。

本実施の形態にかかるスイッチング電源装置４の場合でも、実施の形態２の場合と同等の効果を奏することができる。なお、当然ながら、タイマによるＰＷＭ調光は、図１に示すスイッチング電源装置１等に対しても適用可能である。

実施の形態５
図１７は、本発明の実施の形態５にかかるスイッチング電源装置５の構成例を示す図である。図１７に示すスイッチング電源装置５では、図７に示すスイッチング電源装置２と比較して、負荷にかかる電圧をＣＰＵにフィードバックしている点が異なる。以下、具体的に説明する。

図１７に示すスイッチング電源装置５は、電源部５２と、制御部５１と、を備える。図１７には、負荷５３も図示されている。電源部５２、制御部５１及び負荷５３は、それぞれ、図７の電源部２２、制御部２１及び負荷２３に対応する。

（電源部５２）
電源部５２は、抵抗素子５２６，５２７が追加される以外は、図７に示す電源部２２と同じ回路構成である。なお、電源部５２に設けられたスイッチ素子５２１、ダイオード５２２、コイル５２３、容量素子５２４及び抵抗素子５２５は、それぞれ、電源部２２に設けられたスイッチ素子２２１、ダイオード２２２、コイル２２３、容量素子２２４及び抵抗素子２２５に対応する。また、負荷５３も、図７に示す負荷２３と同じ回路構成である。

抵抗素子５２６，５２７は、コイル５２３の一端（外部端子Ｓ２側）と接地電圧端子ＧＮＤとの間に直列に設けられる。抵抗素子５２６，５２７間のノードの電圧は、負荷であるＬＥＤの製造ばらつき等に応じて変動する。

（制御部５１）
制御部５１は、ＡＤ変換回路５１８が追加される以外は、図７に示す制御部２１と同じ回路構成である。なお、ＣＰＵ５１１、基準電圧生成部５１２、コンパレータ５１６，５１７、制御信号生成部５１５、バス５１３及び周辺回路５１４は、それぞれ、図７に示すＣＰＵ２１１、基準電圧生成部２１２、コンパレータ２１６，２１７、制御信号生成部２１５、バス２１３及び周辺回路２１４に対応する。

ＡＤ変換回路５１８は、抵抗素子５２６，５２７間のノードの電圧（アナログ信号）をデジタル信号に変換して出力する。このデジタル信号は、バス５１３を介してＣＰＵ５１１に供給される。ＣＰＵ５１１は、例えば、このデジタル信号に基づいて、負荷であるＬＥＤの製造ばらつきを判定し、それに応じた基準電圧情報を出力する。それにより、製造ばらつきに関わらずＬＥＤの明るさを一定に保つこと等ができる。なお、さらに出力電流ＩｏをＣＰＵ５１１にフィードバックする構成としても良い。

実施の形態６
図１８は、本発明の実施の形態６にかかるスイッチング電源装置６の構成例を示す図である。図１８に示すスイッチング電源装置６は、図１に示すスイッチング電源装置１と比較して、タイマ（パルス出力部）６１８及び比較結果検出部６１９をさらに備える。以下、具体的に説明する。

図１８に示すスイッチング電源装置６は、電源部６２と、制御部６１と、を備える。図１８には、負荷６３も図示されている。電源部６２、制御部６１及び負荷６３は、それぞれ、図１の電源部１２、制御部１１及び負荷１３に対応する。

（電源部６２）
電源部６２は、図１に示す電源部１２と同じ回路構成である。なお、電源部６２に設けられたスイッチ素子６２１、ダイオード６２２、コイル６２３、容量素子６２４及び抵抗素子６２５は、それぞれ、図１に示すスイッチ素子１２１、ダイオード１２２、コイル１２３、容量素子１２４及び抵抗素子１２５に対応する。また、負荷６３も、図１に示す負荷１３と同じ回路構成である。

（制御部６１）
制御部６１は、ＣＰＵ６１１と、基準電圧生成部６１２と、コンパレータ６１６と、制御信号生成部６１５と、周辺回路６１４と、タイマ６１８と、比較結果検出部６１９と、を有する。ＣＰＵ６１１、基準電圧生成部６１２、コンパレータ６１６及び周辺回路６１４は、それぞれ、図１に示すＣＰＵ１１１、基準電圧生成部１１２、コンパレータ１１６及び周辺回路１１４と同じ回路構成である。

（制御信号生成部６１５）
制御信号生成部６１５は、図１の制御信号生成部１１５に対応する。本実施の形態では、制御信号生成部６１５は、フリップフロップ（以下、単にＤＦＦと称す）６１５１を有する。ＤＦＦ６１５１では、入力端子Ｄに、コンパレータ６１６の比較結果が入力され、クロック端子ＣＬＫに、後述するワンショットパルス生成部６１８５からのワンショットパルス信号が入力され、出力端子Ｑから制御信号が出力される。

（比較結果検出部６１９）
比較結果検出部６１９は、コンパレータ６１６の比較結果が変化したことを検出する部である。具体的には、比較結果検出部６１９は、コンパレータ６１６の比較結果がＨレベルからＬレベル又はＬレベルからＨレベルに変化したことに同期して、所定のパルス幅のトリガ信号（ワンショットパルス信号）を出力する。

（タイマ６１８）
タイマ６１８は、カウンタ６１８１と、コンパレータ６１８２と、レジスタ６１８３と、カウンタ制御部６１８４と、ワンショットパルス生成部６１８５と、を有する。

カウンタ制御部６１８４は、比較結果検出部６１９の検出結果に基づき、カウンタ６１８４のカウントアップ動作を開始させるための制御信号を出力する。具体的には、カウンタ制御部６１８４は、コンパレータ６１６の比較結果が変化したことに同期して、カウンタ６１８４のカウントアップ動作を開始させるための制御信号を出力する。なお、カウンタ６１８４のカウント値は、レジスタ６１８２の設定値（後述）に達すると"０"にリセットされる。

レジスタ６１８３は、ＣＰＵ６１１から与えられた設定値を記憶する。なお、この設定値は、出力電流Ｉｏ又は出力電圧Ｖｏの上限値及び下限値を決定するものである。コンパレータ６１８２は、カウンタ６１８１のカウント値と、レジスタ６１８３に記憶された設定値と、を比較する。

ワンショットパルス生成部６１８５は、コンパレータ６１８２の比較結果に基づいて、ワンショットパルス信号を出力する。具体的には、ワンショットパルス生成部６１８５は、カウンタ６１８１のカウント値と、レジスタ６１８３に記憶された設定値と、が一致したことに同期して、ワンショットパルス信号を出力する。このワンショットパルス信号は、上記したように、制御信号生成部６１５に設けられたＤＦＦ６１５１のクロック端子ＣＬＫに供給される。

なお、図１の場合のように、ＣＰＵ６１１からのイネーブル信号がさらに制御信号生成回路６１５に供給される構成にも適宜変更可能である。

（スイッチング電源装置６の動作）
続いて、図１８に示すスイッチング電源装置６の動作について、図１９を用いて説明する。図１９は、図１８に示すスイッチング電源装置６の動作を示す波形図である。

初期状態（時刻ｔ０）では、ＤＦＦ６１５１の出力は、例えば、ＣＰＵ６１１によりＨレベルに設定されている。スイッチ素子６２１がオフするため、負荷６３に出力電流Ｉｏ又は出力電圧Ｖｏは供給されない。したがって、電圧Ｖｓは、接地電圧レベル（０Ｖ）を示している。

次に、ＣＰＵ６１１は、基準電圧情報を基準電圧生成部６１２に対して出力する（時刻ｔ１）。基準電圧生成部６１２は、基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Ｖｒｅｆ０を生成する。このとき、電圧Ｖｓが基準電圧Ｖｒｅｆ０より低いため、コンパレータ６１６は、Ｌレベルの比較結果を出力する。

次に、負荷６３を駆動するために、ＣＰＵ６１１は、図１８には特に示していないが、タイマ６１８５に設けられたワンショットパルス生成部６１８５からワンショットパルス信号を出力させる（時刻ｔ２）。それにより、ＤＦＦ６１５１は、このワンショットパルス信号の立ち上がりに同期して、コンパレータ６１６の比較結果（Ｌレベル）を取り込んで出力する。その結果、スイッチ素子６２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電圧Ｖｏは上昇し始める。

出力電流Ｉｏ又は出力電圧Ｖｏが目標値（Ｉａ）に達して電圧Ｖｓが基準電圧Ｖｒｅｆ０より大きくなると（時刻ｔ３）、コンパレータ６１６は、比較結果をＬレベルからＨレベルに切り替えて出力する。それにより、比較結果検出部６１９は、トリガ信号を出力する。それに応じて、カウンタ制御部６１８４は、カウンタ６１８１のカウントアップ動作を開始させる。

スイッチ素子６２１は、出力電流Ｉｏ又は出力電圧Ｖｏが目標値（電流値に換算すると電流値Ｉａ）に達しても、カウント値が設定値（出力電流Ｉｏ又は出力電圧Ｖｏの上限値に相当）に達するまでは、オンし続ける（時刻ｔ２〜ｔ４）。

カウント値が設定値に達すると、ワンショットパルス生成部６１８５は、ワンショットパルス信号を出力する（時刻ｔ４）。それにより、ＤＦＦ６１５１は、このワンショットパルス信号の立ち上がりに同期して、コンパレータ６１６の比較結果（Ｈレベル）を取り込んで出力する。その結果、スイッチ素子６２１がオンからオフに切り替わり、出力電流Ｉｏ又は出力電流Ｖｏは下降し始める。なお、カウント値は"０"にリセットされる。

出力電流Ｉｏ又は出力電流Ｖｏが目標値（Ｉａ）に達して電圧Ｖｓが基準電圧Ｖｒｅｆ０より小さくなると（時刻ｔ５）、コンパレータ６１６は、比較結果をＨレベルからＬレベルに切り替えて出力する。それにより、比較結果検出部６１９は、トリガ信号を出力する。それに応じて、カウンタ制御部６１８４は、カウンタ６１８１のカウントアップ動作を開始させる。

スイッチ素子６２１は、出力電流Ｉｏ又は出力電圧Ｖｏが目標値に達しても、カウント値が設定値（出力電流Ｉｏ又は出力電圧Ｖｏの下限値に相当）に達するまでは、オフし続ける（時刻ｔ４〜ｔ６）。

カウント値が設定値に達すると、ワンショットパルス生成部６１８５は、ワンショットパルス信号を出力する（時刻ｔ６）。それにより、ＤＦＦ６１５１は、このワンショットパルス信号の立ち上がりに同期して、コンパレータ６１６の比較結果（Ｌレベル）を取り込んで出力する。その結果、スイッチ素子６２１がオフからオンに切り替わり、出力電流Ｉｏ又は出力電流Ｖｏは上昇し始める。なお、カウント値は"０"にリセットされる。

このような動作を繰り返すことで、スイッチング電源装置６は、出力電流Ｉｏ又は出力電圧Ｖｏの平均値を目標値（Ｉａ）まで変化させ、安定させることができる。

図１に示すスイッチング電源装置１では、コンパレータ１１６や制御信号生成部１１５等のディレイ、及び、スイッチ素子１２１のオンオフ速度等によって、敏感にスイッチ素子１２１のオンオフが切り替わるため、スイッチング周波数が不要に高くなりすぎる可能性がある。また、素子のバラツキ等により周波数が変化する可能性がある。しかしながら、図１８に示すスイッチング電源装置６では、コンパレータ６１６の比較結果が変化しても、すぐにはスイッチ素子６２１のオンオフが切り替わらず、タイマ６１８により所定の時間経過後に切り替わる構成となっている。そのため、スイッチング周波数が不要に高くなること、バラツキ等により周波数が変化すること、を防止することができる。

なお、図１８に示すスイッチング電源装置６の構成は、一例にすぎないため、同様の機能を有する他の構成に適宜変更可能である。例えば、タイマ６１８は、それ自体にコンパレータ６１６の比較結果が変化したことを検出する機能を有しても良い。その場合、比較結果検出部６１９は不要である。

さらに、タイマ６１８は、コンパレータ６１８の比較結果が変化したことを検出してから所定時間経過後にワンショットパルス信号する機能を有していれば、他の構成にも適宜変更可能である。

また、制御信号生成部６１５は、ＤＦＦ６１５１を有する場合に限られない。制御信号生成部６１５は、タイマ６１８からのワンショットパルス信号に同期して、コンパレータ６１６の比較結果に応じた論理値の制御信号を生成する機能を有していれば、他の構成にも適宜変更可能である。

以上のように、上記実施の形態１〜５にかかるスイッチング電源装置は、出力電流又は出力電圧を目標値まで線形的に変化させることができるため、従来よりも、出力電流又は出力電圧を目標値まで速やかに変化させることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ＣＰＵからのイネーブル信号、又は、タイマからのパルス信号が、制御信号生成部に供給される場合を例に説明したが、これに限られない。別の回路からのイネーブル信号（又はパルス信号）が、制御信号生成部に供給されても良い。

また、図３、図９、図１３に示された制御信号生成部の構成は一例に過ぎず、同等の機能を有する他の構成に変更可能である。制御信号生成部以外の他の回路においても同様である。

また、負荷は、一つのＬＥＤに限られない。負荷は、複数のＬＥＤが直列接続されたものであっても良い（図２０参照）。あるいは、負荷は、直列接続された複数のＬＥＤが並列に複数設けられたものであっても良い（図２０参照）。さらには、負荷は、ＬＥＤに限られず、他の種類の負荷であっても良い。

また、上記実施の形態では、一つの制御部に対し一つの電源部が設けられた場合を例に説明したが、これに限られない。一つの制御部に対し複数の電源部が設けられた構成にも適宜変更可能である。

なお、特許文献２の構成では、スイッチング手段のオンオフの制御が、本願発明の場合とまったく異なる。また、特許文献３の構成では、ＣＰＵが、スイッチング回路のオンオフの制御に常に関与する。そのため、特許文献３の構成では、出力電圧を精度良く安定させたい場合、ＣＰＵの制御を高速化しなければならず、消費電力が増大してしまう。一方、本願発明の構成では、ＣＰＵが、スイッチ素子のオンオフの制御に関与しないため、そのような問題は生じない。

１，２，３，３ａ，４，５，６ スイッチング電源装置
１１，２１，３１，３１ａ，４１，５１，６１ 制御部
１２，２２，３２，４２，５２，６２ 電源部
１３，２３，３３，４３，５３，６３ 負荷
１１１，２１１，３１１，４１１，５１１，６１１ 演算処理部
１１２，２１２，３１２，３１２ａ，４１２，５１２，６１２ 基準電圧生成部
１１３，２１３，３１３，４１３，５１３，６１３ バス
１１４，２１４，３１４，４１４，５１４，６１４ 周辺回路
１１５，２１５，３１５，４１５，５１５，６１５ 制御信号生成部
１１６，２１６，２１７，３１６，４１６，４１７，５１６，５１７，６１６ コンパレータ
１２１，２２１，３２１，４２１，５２１，６２１ スイッチ素子
１２２，２２２，３２２，４２２，５２２，６２２ ダイオード
１２３，２２３，３２３，４２３，５２３，６２３ コイル
１２４，２２４，３２４，４２４，５２４，６２４ 容量素子
１２５，２２５，３２５，４２５，５２５，６２５ 抵抗素子
４１８ タイマ
５１８ ＡＤ変換回路
５２６，５２７ 抵抗素子
６１８ タイマ
６１９ 比較結果検出部
１１５１，２１５１，３１５１ ＮＡＮＤ回路
１１５２，２１５４，３１５６，３１５７ ＩＮＶ回路
１１２１，２１２１，２１２３，３１２１，３１２３ 記憶部
１１２２，２１２２，２１２４ ＤＡ変換回路
３１２２，３１２４，３１２７ ＤＡ変換回路
２１５３，３１５３ ラッチ回路
３１２５，３１２６ セレクタ
３１５４，３１５５ ＡＮＤ回路
４１８１ カウンタ
４１８２，４１８３ コンパレータ
４１８４，４１８５ レジスタ
４１８６ 出力回路
６１５１ フリップフロップ
６１８１ カウンタ
６１８２ コンパレータ
６１８３ レジスタ
６１８４ カウンタ制御部
６１８５ ワンショットパルス生成部

Claims (15)

1. 制御信号を出力する制御部と、
   前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備え、
   前記制御部は、
   基準電圧情報を出力する演算処理部と、
   前記基準電圧情報を記憶し、記憶した情報に基づいて第１基準電圧を生成する基準電圧生成部と、
   前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第１基準電圧と、を比較する比較部と、
   前記比較部の比較結果に応じた論理値の前記制御信号を生成する制御信号生成部と、を有する半導体装置。
2. 前記電源部は、前記スイッチ素子がオンの場合に前記出力電流又は出力電圧を上昇させ、前記スイッチ素子がオフの場合に前記出力電流又は出力電圧を降下させるバックコンバータであることを特徴とする請求項１に記載の半導体装置。
3. 前記制御信号生成部は、
   前記比較部の比較結果が、前記比較電圧が前記第１基準電圧より低いことを示す場合、前記スイッチ素子をオンにする論理値の前記制御信号を出力し、前記比較部の比較結果が、前記比較電圧が前記第１基準電圧より高いことを示す場合、前記スイッチ素子をオフにする論理値の前記制御信号を出力する、請求項１又は２に記載の半導体装置。
4. 前記制御部は、
   前記比較部の比較結果が変化してから所定時間経過後にワンショットパルス信号を出力するパルス出力部をさらに備え、
   前記制御信号生成部は、
   前記ワンショットパルス信号に同期して、前記比較部の比較結果に応じた論理値の前記制御信号を生成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記基準電圧生成部は、記憶した情報に基づいて前記第１基準電圧よりも高い第２基準電圧をさらに生成し、
   前記比較部は、前記比較電圧と、前記第２基準電圧と、をさらに比較し、
   前記制御信号生成部は、前記比較部の２つの比較結果に応じた論理値の前記制御信号を生成することを特徴とする請求項１に記載の半導体装置。
6. 前記電源部は、前記スイッチ素子がオンの場合に前記出力電流又は出力電圧を上昇させ、前記スイッチ素子がオフの場合に前記出力電流又は出力電圧を降下させるバックコンバータであることを特徴とする請求項５に記載の半導体装置。
7. 前記制御信号生成部は、
   前記比較部の比較結果が、前記比較電圧が前記第１基準電圧より低いことを示す場合、前記スイッチ素子をオンにする論理値の前記制御信号を出力し、前記比較部の比較結果が、前記比較電圧が前記第２基準電圧より高いことを示す場合、前記スイッチ素子をオフにする論理値の前記制御信号を出力する、請求項５又は６に記載の半導体装置。
8. 前記比較部は、
   前記比較電圧と、前記第１基準電圧と、を比較する第１コンパレータと、
   前記比較電圧と、前記第２基準電圧と、を比較する第２コンパレータと、を有する請求項５〜７のいずれか一項に記載の半導体装置。
9. 前記基準電圧生成部は、
   前記第１及び前記第２基準電圧のうち何れかを切替信号に基づいて選択出力するためのセレクタを有し、
   前記比較部は、
   前記比較電圧と、前記基準電圧生成部から選択的に出力された基準電圧と、を比較する第１コンパレータを有し、
   前記制御信号生成部は、
   前記比較部の比較結果が、前記比較電圧が前記第１基準電圧より低いことを示す場合、前記基準電圧生成部から前記第２基準電圧が選択出力される論理値の前記切替信号をさらに出力し、前記比較部の比較結果が、前記比較電圧が前記第２基準電圧より高いことを示す場合、前記基準電圧生成部から前記第１基準電圧が選択出力される論理値の前記切替信号をさらに出力することを特徴とする請求項５〜７のいずれか一項に記載の半導体装置。
10. 前記演算処理部は、イネーブル信号をさらに出力し、
    前記制御信号生成部は、前記イネーブル信号がインアクティブの場合、前記比較部の比較結果に関わらず、前記スイッチ素子をオフにする論理値の前記制御信号を出力することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記制御信号生成部は、前記イネーブル信号がアクティブの場合、前記比較部の比較結果に応じた論理値の前記制御信号を出力することを特徴とする請求項１０に記載の半導体装置。
12. 前記制御部は、
    前記演算処理部からの設定情報に基づいて設定されたデューティ比のパルス信号を出力するタイマをさらに備え、
    前記制御信号生成部は、前記パルス信号のデューティ比の割合で、前記比較部の比較結果に応じた論理値の前記制御信号を出力することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
13. 前記制御部は、
    前記出力電流又は出力電圧を負荷に供給することによって当該負荷にかかる電圧を、デジタル信号に変換するＡＤ変換回路をさらに備え、
    前記演算処理部は、前記デジタル信号に応じた前記基準電圧情報を出力することを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置。
14. 前記比較電圧は、前記出力電流又は出力電圧を負荷に供給することによって当該負荷に流れる電流の電流値と、当該負荷に直列に接続された抵抗素子の抵抗値と、によって決定されることを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置。
15. 制御信号を出力する制御部と、
    前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備えた半導体装置の制御方法であって、
    前記制御部では、
    演算処理部から基準電圧情報を出力し、
    前記基準電圧情報を記憶し、記憶した情報に基づいて第１基準電圧を生成し、
    前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第１基準電圧と、を比較し、
    前記比較部の比較結果に応じた論理値の前記制御信号を生成する、半導体装置の制御方法。

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