JP2013102224A - コネクタ付き低ｅｓｒ電気化学コンデンサ - Google Patents

Abstract

【課題】手付け半田を用いずに、またＥＳＲの禁止的な増加を伴わずにＰＣＢ上に装着することができる高電力電気化学ＤＬＣを提供すること。
【解決手段】ＰＣＢ上に装着するように電気化学二重層コンデンサ（ＤＬＣ）が構成される。第１のコネクタ要素がＤＬＣコンデンサの各個別端子リードに配置される。第２のコネクタ要素が、ＰＣＢ上に実装され、かつＤＬＣリードとの電気的結合接触のためにいくつかの並列コネクタ素子を実装場所に含む。このコネクタ構成は、ＰＣＢ上に装着されたときのコンデンサのＥＳＲの最少の増加をもたらす。
【選択図】図１

Description

電気化学コンデンサまたは二重層コンデンサ（ＤＬＣ）は「スーパーコンデンサ」とも称され、特に高電圧、高電力、および高容量密度の特性の特有の組合せを提供するために従来技術で広く受け入れられてきた。ＤＬＣは、セラミックコンデンサ、タンタルコンデンサ、フィルムコンデンサなどの誘電体コンデンサと電池との優れた折衷物である。ＤＬＣは、ＧＳＭ、ＧＰＲＳ Ｅｄｇｅ、およびＰＣＳをベースとしたシステムなどで、一般に数ミリ秒間に数アンペアの電流を必要とする高電力、高パルスの用途に広く使用されている。ＤＬＣは一般に、高瞬時電流の要件を満たすために電池との組合せで使用され、電池が、総エネルギーの大部分をシステムに供給し、また高電流パルスが必要とされないときにＤＬＣに細流充電を行なう。

ＤＬＣは一般に、２つの制約を受ける。すなわち、非常に短い持続時間の電流パルスを供給するために使用される場合の、高いＥＳＲ（等価直列抵抗）および高い容量損失である。コンデンサが短い電流パルスを供給するときに認められる瞬時電圧降下は、素子のＥＳＲに起因し、またそれに正比例する。パルスの持続時間全体にわたって継続する電圧降下は、利用可能な電荷、すなわち静電容量の関数になる。この組合せが総電圧降下をもたらし、これはいくつかの用途に素子を容認できなくすることがある。ある遮断電圧未満では回路が動作しなくなるので、回路内の電圧降下は重大である。デバイスのＥＳＲは、ある固有の値未満に低減させることができず、したがって総電圧降下を最小にするには高容量が必要とされる。容量がこのような大きい値であると、対応するＥＳＲが高くても総電圧降下が低くなる。電圧降下が低いと、伝導電磁妨害および放射電磁妨害が最少にもなる。

従来の誘電体コンデンサは一般に、当業者によく知られた比較的高速の「ピックアンドプレース（ｐｉｃｋ ａｎｄ ｐｌａｃｅ）」工程を用いてＰＣＢ上に実装される。次いで素子は、赤外線リフローソルダリング技法、気相ソルダリング技法、またはウェーブソルダリング技法にかけられて、実装工程が完了する。一方、ＤＬＣは、半田ごてガン、抵抗ソルダリング装置、またはパルスソルダリング装置のどれかを使用する手付け半田方法によって、ＰＣＢに実装される。この手半田段階は、ＤＬＣを必要とする電子部品の効率的な製造にとって明らかな障害である。従来技術の通常の知識では、従来のリフローソルダリング工程および自動化ソルダリング工程によりリード内に高い熱応力が誘起されないようにするため、また実装済みの素子のＥＳＲを許容レベルに維持するために手付け半田段階が必要であると考えられている。ＤＬＣを装着するために使用できるかもしれない従来のコネクタ構成は、そのソケット／コネクタに使用される線およびトレース（ｔｒａｃｅ）のために、ＥＳＲへの容認できない寄与を付加する。

したがって、手付け半田を用いずに、またＥＳＲの禁止的な増加を伴わずにＰＣＢ上に装着することができる高電力電気化学ＤＬＣが、従来技術で必要とされている。本発明は、この必要性に対する解決策を提供する。

本発明の目的および利点は、一部には以下の説明の中で述べられ、あるいはその説明から明らかになり、あるいは本発明の実施によって知ることができる。

本発明の態様によれば、ＤＬＣコンデンサは、そのそれぞれの端子リードのところに第１のコネクタ要素を用いて構成される。この第１のコネクタ要素は、従来の技法を使用してＰＣＢ上に実装された、対応する第２のコネクタ要素と結合する。このコネクタ構成は、第１と第２のコネクタ要素が結合するように、ＤＬＣがＰＣＢ上に容易に押し付けられることを可能にする。ＤＬＣをＰＣＢ上に電気的に装着するのに手付けまたはその他の半田付け技法を必要とせず、また、このコネクタ構成はＥＳＲを顕著に増加させない。

具体的な一実施形態では、各ＤＬＣ端子に配置された第１のコネクタ要素は、単一の比較的幅広いフランジ様のリードを備える。他の実施形態では、複数の個別コネクタ素子を、コンデンサの１つの共通電極リードからの各ＤＬＣ端子に並列に配置することができる。このＤＬＣリード（単一リード、または複数の並列リード）は、ピンまたはブレードの形状を有する雄形コネクタ素子として配置することができる。ＤＬＣリードは、ＰＣＢ上に実装された第２のコネクタ要素の、相補的な形状にされた並列コネクタ素子と、各コンデンサリードの共通リードで結合する。例えば、第２のコネクタ要素は、従来のピックアンドプレイスソルダリング技法を使用してＰＣＢ上に実装されたハウジングを含むことができ、このハウジングがその中のコネクタ素子スロットの数を定め、このスロットにＤＬＣリードが収容される。この構成によって、個別の各ＤＬＣリードにおける（ＰＣＢに接続されたときの）全体の総抵抗Ｒ_ｔは、個別の各コネクタ素子の並列抵抗（Ｒ_１、Ｒ_２、Ｒ_３、．．．）の関数となり、次式で示される。

Ｒ_ｔ＝（１／Ｒ_１＋１／Ｒ_２＋１／Ｒ_３＋．．．）−１
ＤＬＣリードの寸法、ならびに第２のコネクタ要素の並列個別コネクタ素子の数およびタイプを変えることによって、各リードにおける総抵抗は精密に制御することができる。ＤＬＣリードおよび個別のコネクタ素子の数、寸法、および形状は、ＤＬＣ端子リードにおける平均ＥＳＲ増加が、５ミリΩ未満になるように、より好ましくは３ミリΩ未満になるように選択される。

第２のコネクタ要素は、本発明での用途のために専用に設計することができる。例えば、第２のコネクタ要素は、ＤＬＣの端子リードに対応する実装場所でＰＣＢ上に実装される、専用に設計されたハウジングを含むことができる。しかし、望ましい実施形態では、ＰＣＢ上に配置される第２のコネクタ要素は、一連のコネクタ素子スロットがその面全体に配置された、従来のカードエッジコネクタであればよい。ＤＬＣケースの寸法、およびＤＬＣリードの間隔に応じて、例えば、２４、２７、またはその他のマルチポジション（ｍｕｌｔｉｐｌｅ ｐｏｓｉｔｉｏｎ）カードエッジコネクタを使用することができる。この実施形態では、コネクタ素子は、カードエッジコネクタのすべてのスロットに挿入する必要がなく、ＤＬＣリードと結合されるスロットのみに挿入すればよい。例えば、カードエッジコネクタ上の外側寄りの５つまたは３つのポジションのみが使用され、中間のポジションが未使用になっているということもある。これら中間のポジションはコネクタ素子を必要としない。

ＤＬＣリードは、第２のコネクタ要素にある所望の数の並列コネクタ素子と接続するように、ある幅および厚さを有する。具体的な一実施形態では、各ＤＬＣリードは、第２のコネクタ要素のハウジング内に装着された５つの並列コネクタ素子と結合するように配置される。上述したように、このハウジングは、従来のマルチポジションカードエッジコネクタであればよい。

第２のコネクタ要素は、従来のピックアンドプレース技法を使用して、ＰＣＢ上に実装することができる。そのコネクタ素子は、半田末端、またはワイヤラップ末端を有することができる。様々な実装構造および実装形状が可能である。例えば、低背構造の場合、第２のコネクタ要素を、そのコネクタ素子によりＤＬＣがＰＣＢに対して平行な方向になるように実装することが望ましいことがある。カードエッジコネクタに関して、この構造はしばしば「平行ボードツーボード実装（ｐａｒａｌｌｅｌ ｂｏａｒｄ−ｔｏ−ｂｏａｒｄ ｍｏｕｎｔｉｎｇ）」と呼ばれる。しかし、このような平行の方向はまた、ＤＬＣリードの構成によっても実現することができる。例えば、ＤＬＣリードは、垂直の「ドーターカードツーマザーボード（ｄａｕｇｈｔｅｒ ｃａｒｄ ｔｏ ｍｏｔｈｅｒｂｏａｒｄ）構成」の形で実装されたカードエッジコネクタと接続するように、直角のオフセットを有することができる。

ＤＬＣは、ＤＬＣリードが押し付けられて第２のコネクタ要素のコネクタ素子と電気的に接触するように、（例えば、手または自動化技法によって）ＰＣＢ上に設置される。ＤＬＣリードは、ケースから第２のコネクタ要素の挿入中心線に突き出るのが望ましい。この目的のためにＤＬＣリードは、特にＤＬＣケースがＰＣＢ表面とじかに接触して装着される場合、オフセットを必要とすることがある。さらにＤＬＣをＰＣＢ上に固定するために、接着剤、または保持クリップなどの機械的デバイス、あるいはその他機械的デバイスが使用されることがある。例えば、一実施形態では、接着層がＤＬＣケースとＰＣＢの間に配置される。

どんな数のコネクタ構成も、各ＤＬＣ端子におけるＥＳＲ寄与を最少化する望ましい設計基準を満足させながら、ＤＬＣコンデンサをＰＣＢに装着するための本発明の範囲内および精神内にあることを理解されたい。

本発明のその他の特徴および態様は、図面に示された１つまたは複数の実施形態を参照して以下でより詳細に説明される。

本発明の最良の形態を含み、当業者を対象とする全面的で権能を付与する（ｅｎａｂｌｉｎｇ）本発明の開示は、添付の図を参照する本明細書の残りの部分でより詳細に説明される。

本発明の態様による、ＤＬＣコンデンサをＰＣＢに装着するための適切なコネクタ構成の斜視図である。 ＰＣＢ上に装着された配置での、図１のＤＬＣを示す斜視図である。 ＰＣＢ上に実装された図１のＰＣＢコネクタ要素の切断図である。 図３ＡのＰＣＢコネクタ要素の前面図である。

本明細書および図面での繰り返し使用の参照文字は、本発明の同じまたは類似の、特徴または要素を表すものである。

次に、本発明の様々な実施形態を詳細に参照し、その１つまたは複数の例を以下に説明する。各例は、本発明の限定としてではなく、説明として提供される。実際のところ、本発明の範囲および精神から逸脱することなく様々な修正および変形を本発明に加えることができることは、当業者には明らかになるであろう。例えば、一実施例の一部として示され、または説明された特徴は、別の実施形態に使用されてさらなる実施形態をもたらすことができる。したがって、本発明はそのような修正および変形を包含するものである。

本発明の態様によれば、固有のコネクタ構成が、二重層電気化学コンデンサをプリント回路基板（ＰＣＢ）に装着するために提供される。ＤＬＣは当業者には知られており、このコンデンサの詳細な説明は、本発明を理解するのに必要でない。上述したように、ＤＬＣコンデンサ（「電気化学コンデンサ」または「スーパーコンデンサ」とも称される）は、高電圧、高電力、および高容量密度の特有の組合せを提供するために電子技術で広く受け入れられてきた。ＤＬＣは一般に、ＧＳＭ、ＧＰＲＳ、およびＰＣＳをベースとしたシステムなど高電力、高パルスの用途に使用されている。米国サウスカロライナ州、Ｍｙｒｔｌｅ ＢｅａｃｈのＡＶＸ Ｃｏｒｐｏｒａｔｉｏｎは、ＢＥＳＴＣＡＰ Ｕｌｔｒａ−ｌｏｗ ＥＳＲスーパーコンデンサと呼ばれるＤＬＣコンデンサの商品ラインアップを提供している。このＢＥＳＴＣＡＰコンデンサは、１５ｍＦから５６０ｍＦまでの容量範囲を備え、３．６Ｖから１２Ｖまでの６つの電圧定格を含んでいる。ＡＶＸ ＣｏｒｐｏｒａｔｉｏｎのＢＥＳＴＣＡＰコンデンサのいずれか１つでも、またはそのどの組合せでも本発明を実施するために利用することができる。ＤＬＣコンデンサはまた、ＮＥＣ、ＣＡＰ−ＸＸ、Ｃｏｏｐｅｒ、およびＮｅｓｓを含む、その他の様々な会社から入手することもできる。

本明細書で用いられているように、「ＤＬＣコンデンサ」という用語は、どんな種類の電気化学コンデンサも包含するものとされており、このコンデンサでは、電荷移動が電子およびイオンによって行なわれ、その陰イオンおよび陽イオンが電解質に含まれ、この電解質は液体（通常、水溶液または有機溶液）または固体であってよい。固体電解質は通常、導電性ポリマーである。ＤＬＣは、電極〜電解質の境界面全体にわたって形成される電荷分離を利用する。ＤＬＣは２つのタイプの電荷キャリア、すなわち電解質側のイオン種、および電極側の電子種を含む。本質的に、電気化学ＤＬＣは、電解質に浸漬された２つの電極から成る。この電極が荷電されているときに、電解質のイオンが電界の影響を受けて反対電荷の電極に向かって移動する。電極は通常、活性炭である。荷電された状態では、陰イオンおよび陽イオンは、活性炭電極内の過剰電荷と釣り合うように、各電極に隣接して位置する。したがって、炭素と電解質の間の界面全体にわたって、反対極性の過剰電荷からなる２つの層がある。これは「電気化学二重層」と呼ばれる。

前に論じたように、従来のＤＬＣの制約は等価直列抵抗（ＥＳＲ）であり、これは、コンデンサが短電流パルスを供給するときに瞬時の電圧降下をもたらす。本発明によるコネクタ構成は、デバイスのＥＳＲ定格を不利に増大せずに、ＤＬＣをＰＣＢ上に迅速かつ効率的に装着する固有の方法を提供する。

図１から図３Ｂ全般を参照すると、ＤＬＣコンデンサ１０が示されている。コンデンサ１０は、陽極を画定するセルケース（ｃｅｌｌ ｃａｓｅ）１２を含む。このＤＬＣは、セルケース１２の縁部１４に沿って２本の端子リード１６を含む。

ＤＬＣ １０は、端子リード１６に配置され全体が１８で示された第１のコネクタ要素を含む。この第１のコネクタ要素１８は、任意の種類の雄形または雌形のコネクタ素子を備えてよい。図示の実施形態では、コネクタ要素１８は、ケース１２の縁部１４から突き出る、単一のブレードまたはフランジ様のリード２０によって画定されている。リード２０は、ピン、バイオネットなどの様々な形状および寸法、あるいは他の任意の従来のコネクタ構造を有してもよいことを理解されたい。その他の実施形態では、リード２０は、各端子リード１６に配置される複数の個別並列コネクタ素子によって画定することができる。

ＤＬＣリード２０が図１に示したようにそれぞれ単一のブレードまたはフランジである具体的な一実施形態では、このリードは、ＰＣＢ ２２上に実装された第２のコネクタ要素２８の、所望の数の並列コネクタ素子と結合するように、ある厚さと幅を有することができる。以下でより詳細に論じるように、第２のコネクタ要素２８は、例えば０．２ｍｍの業界標準厚さ、あるいはその他の業界標準厚さのコネクタの受入れ用に設計されたカードエッジコネクタであってもよい。この実施形態では、ＤＬＣリードは、０．２ｍｍの厚さと、カードエッジコネクタ内の所望の数のコネクタ素子と結合するように選択された幅とを有する。例えば、このリードは、カードエッジコネクタ内の５つのコネクタ素子と結合するものである場合には、約２．５ｍｍの幅があればよく、あるいは２つまたは３つのコネクタ素子と結合するものである場合には、約１．４ｍｍの幅があればよい。しかし、各ＤＬＣ端子におけるＥＳＲの増加が所望の最小限になる限り、その他の構成の並列コネクタが本発明の範囲内および精神内にあることを理解されたい。

具体的に図１および図２を参照すると、第２のコネクタ要素２８が、従来のピックアンドプレース技法を使用してＰＣＢ ２２の上面２４に実装される。要素２８は、適切な従来の任意の方法を使用してＰＣＢ ２２に固定される。図示の実施形態では、第２のコネクタ要素２８は絶縁ハウジング３８を含み、このハウジングは、ＤＬＣ １０の端子リードに位置および寸法が対応する端子パッド２６を含む所望の実装場所で、ＰＣＢ ２２上に直接実装される。ハウジング３８は、従来のピックアンドプレース技法および半田技法を使用して第２のコネクタ要素２８をＰＣＢ ２２上に実装するために、その長手方向の各端部に取付板４２を含んでもよい。要素２８は、それぞれのコネクタ素子の半田末端、またはワイヤラップ構造を含むことができる。上記で論じたように、第２のコネクタ要素２８は、ＤＬＣ端子のところのリード２０と結合する並列コネクタ素子３０を有する、カードエッジコネクタであってもよい。この目的のために、任意の数のコネクタデバイスまたはコネクタ要素が利用できることを理解されたい。

カードエッジコネクタの場合のように、ハウジング３８は、ハウジングの１つの面の両端間の位置に画定される複数の個別スロット４０を画定することができ、その面はＤＬＣリード２０を受け入れる方向に向けられる。そのソケットは、ある形状と寸法を有する複数の個別コネクタ素子３０を含み、したがってその複数の素子が、端子リード１６それぞれにあるＤＬＣリード２０と電気的に結合する。例えば、図に示した実施形態では、コネクタ素子３０は、かかり３４をその端部にもつ傾きをつけたアーム３２によって画定される。アーム３２は、ＤＬＣリード２０がその中へ突き出るＶ字形またはＵ字形のスロットを画定する。各リード２０は、複数の素子３０の両端間にまたがる。図示の実施形態では、各リード２０は５つのコネクタ素子３０にまたがる。図３に示したように、各コネクタ素子３０は、基板２２上の端子パッド２６に半田付けされる末端３６を含むことができる。

ハウジング３８は、特に第２のコネクタ要素２８がカードエッジコネクタである場合に、その面全体にわたって各スロット４０を含むことができる。この場合、コネクタ素子３０は、ＤＬＣリード２０と結合接触するのに必要なソケットだけに配置すればよい。例えば、ハウジング３８は、２７または２４のスロット位置を含むことができ、各端部にある外側寄りの５つのスロット４０だけがＤＬＣリード２０と結合するために使用される。

好ましくは、ＤＬＣリードは、第２のコネクタ要素２８のスロット４０の挿入中心線に突き出るような方向に向けられる。この目的のために、特にＤＬＣをＰＣＢ ２２にじかに接触して装着することが望まれる場合、ＤＬＣケース２０の厚さ、およびその他の変数に応じて、あるオフセットをもたせてリード２０を形成することが必要になることがある。

適切などんな種類のコネクタ構成でも本発明の精神の範囲内で利用できること、および図に示された構成が１つの適切な構成の一例であることを、当業者は理解されたい。

本発明者らは、個別の並列コネクタ素子を各ＤＬＣ端子に設けると、デバイスの総ＥＳＲ増加を最少にしながら、十分な接触強度および接触表面積がもたらされることを見出した。この結合コネクタ要素は、いかなる種類の半田付けも用いないで、ＰＣＢ ２２上へのＤＬＣ １０の安定した電気的装着を可能にする。ＤＬＣ端子１６、および付随するリード２０は、自動化リフローソルダリング工程の高い熱応力を受けることがない。ＤＬＣ １０の電力定格および容量定格に応じ、ＤＬＣリードおよび個別コネクタ素子の数、寸法、および構造を変えて、端子リードにおける最少の許容ＥＳＲ増加を実現することができる。具体的な望ましい実施形態では、そのリード／コネクタ構造による総ＥＳＲ増加は５ミリΩ未満であり、好ましくは３ミリΩ未満である。

ＤＬＣ １０が、その電子構成要素のあらゆる動作環境においてＰＣＢ ２２に取り付けられた状態に留まることを確実にするために、追加の手段を利用してＤＬＣケース１２をＰＣＢ ２２に固定することができる。例えば、図１を参照すると、粘着物４６をケース１２の底面とＰＣＢ ２２の間に配置することができる。この粘着物は、ＤＬＣ １０の装着の前に剥ぎ取られる取り外しライナー４８によって保護することができる。粘着物は、図１に示すように所望の実装場所の位置でＰＣＢ ２２上に設けられても、あるいはＤＬＣケース１２の下面に設けられてもよい。別の実施形態では、ＤＬＣ １０をＰＣＢ ２２に対してさらに固定するために、従来の機械的取付けデバイスを利用することができ、このようなデバイスは、クリップ、ねじ、雄／雌係合デバイスなどを含み得る。

図２は、第２のコネクタ要素のハウジング３８全体にじかに接触しているＤＬＣケース１２を示す。他の実施形態では、ケース１２がハウジング３８から間隔をおくことができ、コネクタ素子２０が各要素間の隙間を橋絡する。この実施形態は、要素ハウジング３８に対してある角度でＤＬＣコネクタ素子を挿入することを可能にし、これは低背コネクタ構成の場合に必要なことがある。

テストデータＥＳＲの増加値を求めるために、ＡＶＸ ＣｏｒｐｏｒａｔｉｏｎのＢＥＳＴＣＡＰ ＤＬＣコンデンサを利用し、コンデンサの２つの端子リードそれぞれに５並列コネクタ構成を用いて試験を行なった。試験したコンデンサは、部品番号ＢＺ０５、定格５．５Ｖであった。このコンデンサには、厚さ０．２ｍｍ、幅２．５ｍｍのブレード型リードが各端子に配置された。１つのカードエッジコネクタが、各ＤＬＣリードによって５つのコネクタ素子がコネクタの長手方向の各端部で係合されるように、ＰＣＢ上に配置された。最初の試験では、カードエッジコネクタは、２４ポジションコネクタであった（ハウジングの中間の１４ポジションはコネクタ素子を含まず、使用されなかった）。２番目の試験では、カードエッジコネクタは２７ポジションコネクタで、ハウジングの中間の１７ポジションは使用されなかった。

５個の異なるコンデンサが、各コネクタ構成を用いて試験された。各コンデンサは１０回試験された。各試験は、非接続状態（ＰＣＢに電気的に結合されない）でコンデンサのＥＳＲを測定することから成った。次いでコンデンサは、ＰＣＢ上でコネクタハウジングと結合され、結合された構成でのＥＳＲが求められた。２つの測定間のＥＳＲ値の相違は、そのコネクタ構成に起因すると考えられる。この手順は、各コンデンサについて合計１０回実施された。

２４ポジションコネクタを用いて試験されたコンデンサの場合、ＥＳＲの平均増加は１．９ミリΩ（標準偏差１．７）であった。２７ポジションコネクタを用いて試験されたコンデンサの場合、ＥＳＲの平均増加は２．１ミリΩ（標準偏差１．８）であった。

本発明をその具体的な実施形態に関して詳細に説明してきたが、以上の説明を理解すれば、当業者は、これらの実施形態の変更形態、変形形態および等価物を容易に思い付くことができることを理解されたい。したがって、本発明の範囲は、添付の特許請求の範囲によるもの、およびそのあらゆる等価物の範囲であると査定されるべきである。

Claims (1)

1. ＰＣＢ上に装着するように構成されたＤＬＣコンデンサであって、前記ＤＬＣコンデンサの各個別端子リードに配置され、半田付けを用いずにＰＣＢ上の第２のコネクタ要素に電気的に結合するための形状および構造を有する、第１のコネクタ要素を含むことを特徴とするＤＬＣコンデンサ。

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