JP2013089188A

JP2013089188A - Power supply circuit

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Publication number: JP2013089188A
Application number: JP2011232099A
Authority: JP
Inventors: Haruo Yamakoshi; 陽夫山越; Hideo Hara; 英夫原
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2011-10-21
Filing date: 2011-10-21
Publication date: 2013-05-13
Anticipated expiration: 2031-10-21
Also published as: JP5931398B2

Abstract

PROBLEM TO BE SOLVED: To provide a power supply circuit capable of improving output behavior in starting or a low-voltage operation.SOLUTION: A power supply circuit 1 includes: an output transistor P1 connected between the application end of an input voltage VIN and the application end of an output voltage VREG; an error amplification unit X1 that amplifies a difference between a feedback voltage VFB according to the output voltage VREG and a predetermined reference voltage VB to generate an error voltage Va; a resistance unit X2 connected between the application end of the input voltage VIN and a gate of the output transistor P1; a current control unit X3 that controls a current value of a current Ia flowing to the resistance unit X2 according to the error voltage Va; and a resistance control unit X4 that controls a resistance value of the resistance unit X2 according to the error voltage Va.

Description

本発明は、電源回路に関するものである。 The present invention relates to a power supply circuit.

従来より、入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタの導通度（オン抵抗値）を制御することで入力電圧から所望の出力電圧を生成するシリーズレギュレータが知られている。 Conventionally, there has been known a series regulator that generates a desired output voltage from an input voltage by controlling the conductivity (on-resistance value) of an output transistor connected between the input voltage application terminal and the output voltage application terminal. It has been.

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。 As an example of the related art related to the above, Patent Document 1 can be cited.

特開２０１１−９５８３８号公報JP 2011-95838 A

しかしながら、従来のシリーズレギュレータでは、入力電圧が定常値よりも低い状態において、出力トランジスタのゲート・ソース間電圧を十分に高めることができなくなるおそれがあった。そのため、シリーズレギュレータの起動時においては、出力電圧の立ち上がり速度が遅いという問題があり、また、シリーズレギュレータの低電圧動作時においては、出力電流の増大に伴って出力電圧が大きく低下するという問題があった。 However, the conventional series regulator may not be able to sufficiently increase the gate-source voltage of the output transistor when the input voltage is lower than the steady value. For this reason, there is a problem that the rising speed of the output voltage is slow at the start-up of the series regulator, and there is a problem that the output voltage greatly decreases as the output current increases during the low-voltage operation of the series regulator. there were.

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、起動時や低電圧動作時の出力挙動を改善することが可能な電源回路を提供することを目的とする。 In view of the above-described problems found by the inventors of the present application, an object of the present invention is to provide a power supply circuit capable of improving output behavior at the time of start-up and low-voltage operation.

上記目的を達成するために、本発明に係る電源回路は、入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタと、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅部と、前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された抵抗部と、前記誤差電圧に応じて前記抵抗部に流れる電流の電流値を制御する電流制御部と、前記誤差電圧に応じて前記抵抗部の抵抗値を制御する抵抗制御部と、を有する構成（第１の構成）とされている。 In order to achieve the above object, a power supply circuit according to the present invention includes an output transistor connected between an input voltage application terminal and an output voltage application terminal, a feedback voltage corresponding to the output voltage, and a predetermined reference. An error amplifier for amplifying a difference from the voltage to generate an error voltage; a resistor connected between an input voltage application terminal and a gate of the output transistor; and the resistor according to the error voltage The current control unit controls the current value of the current flowing through the resistor, and the resistance control unit controls the resistance value of the resistor unit according to the error voltage (first configuration).

なお、上記第１の構成から成る電源回路において、前記出力トランジスタは、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］である構成（第２の構成）にするとよい。 In the power supply circuit having the first configuration, the output transistor may be configured as a PMOSFET (P-channel type metal oxide semiconductor field effect transistor) (second configuration).

また、上記第２の構成から成る電源回路において、前記誤差増幅部は、前記帰還電圧と前記基準電圧との差分が大きいほど前記誤差電圧の電圧値を高くし、前記電流制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部に流れる電流の電流値を大きくし、前記抵抗制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部の抵抗値を高くする構成（第３の構成）にするとよい。 In the power supply circuit having the second configuration, the error amplifying unit increases the voltage value of the error voltage as the difference between the feedback voltage and the reference voltage increases, and the current control unit The higher the voltage value is, the larger the current value of the current flowing through the resistance unit is, and the resistance control unit is configured to increase the resistance value of the resistance unit as the error voltage value is higher (third configuration). ).

また、上記第３の構成から成る電源回路において、前記抵抗部は、ゲートとドレインがいずれも前記出力トランジスタのゲートに接続された第１ＰＭＯＳＦＥＴと；ソースが前記入力電圧の印加端に接続されて、ドレインが前記第１ＰＭＯＳＦＥＴのソースに接続された第２ＰＭＯＳＦＥＴと；を含み、前記抵抗制御部は、前記第２ＰＭＯＳＦＥＴのゲート電圧を制御する構成（第４の構成）にするとよい。 Further, in the power supply circuit having the third configuration, the resistor section includes a first PMOSFET in which a gate and a drain are both connected to a gate of the output transistor; a source is connected to an input voltage application terminal, A second PMOSFET having a drain connected to a source of the first PMOSFET, and the resistance control unit may be configured to control a gate voltage of the second PMOSFET (fourth configuration).

また、上記第４の構成から成る電源回路において、前記誤差増幅部は、前記入力電圧よりも低い電源電圧の供給を受けて動作する構成（第５の構成）にするとよい。 In the power supply circuit having the fourth configuration, the error amplifying unit may be configured to operate by receiving a power supply voltage lower than the input voltage (fifth configuration).

また、上記第５の構成から成る電源回路において、前記電流制御部は、ゲートが前記誤差電圧の印加端に接続されて、ソースが接地端に接続された第１ＮＭＯＳＦＥＴと；ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記出力トランジスタのゲートに接続された第２ＮＭＯＳＦＥＴと；を含む構成（第６の構成）にするとよい。 Further, in the power supply circuit having the fifth configuration, the current control unit includes a first NMOSFET having a gate connected to the error voltage application terminal and a source connected to a ground terminal; And a second NMOSFET having a source connected to a drain of the first NMOSFET and a drain connected to a gate of the output transistor (sixth configuration).

また、上記第６の構成から成る電源回路において、前記抵抗制御部は、ゲートが前記誤差電圧の印加端に接続されて、ドレインが接地端に接続された第３ＰＭＯＳＦＥＴと；第１端が前記第３ＰＭＯＳＦＥＴのソースに接続された第１抵抗と；ゲートが前記電源電圧の印加端に接続されて、ソースが前記第１抵抗の第２端に接続されて、ドレインが前記第２ＰＭＯＳＦＥＴのゲートに接続された第３ＮＭＯＳＦＥＴと；前記入力電圧の印加端と前記第２ＰＭＯＳＦＥＴのゲートとの間に接続された第２抵抗と；を含む構成（第７の構成）にするとよい。 Further, in the power supply circuit having the sixth configuration, the resistance control section includes a third PMOSFET having a gate connected to the error voltage application terminal and a drain connected to a ground terminal; A first resistor connected to the source of the 3PMOSFET; a gate connected to the application end of the power supply voltage, a source connected to the second end of the first resistor, and a drain connected to the gate of the second PMOSFET The third NMOSFET may include a second resistor connected between the input voltage application terminal and the gate of the second PMOSFET (seventh configuration).

また、上記第７の構成から成る電源回路は、前記入力電圧が立ち上がるときに前記入力電圧の印加端と前記出力トランジスタのゲートとの間を導通するプルアップ部を有する構成（第８の構成）にするとよい。 The power supply circuit having the seventh configuration includes a pull-up portion that conducts between the application terminal of the input voltage and the gate of the output transistor when the input voltage rises (eighth configuration). It is good to.

また、上記第８の構成から成る電源回路において、前記プルアップ部は、前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された第４ＰＭＯＳＦＥＴと；前記入力電圧の印加端と前記第４ＰＭＯＳＦＥＴのゲートとの間に接続された第３抵抗と；前記第４ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたキャパシタと；アノードが前記第４ＰＭＯＳＦＥＴのゲートに接続されて、カソードが前記入力電圧の印加端に接続されたツェナダイオードと；を含む構成（第９の構成）にするとよい。 In the power supply circuit having the eighth configuration, the pull-up unit includes a fourth PMOSFET connected between the input voltage application terminal and the output transistor gate; and the input voltage application terminal and the input voltage application circuit. A third resistor connected between the gate of the fourth PMOSFET; a capacitor connected between the gate of the fourth PMOSFET and a ground terminal; an anode connected to the gate of the fourth PMOSFET; and a cathode connected to the input And a Zener diode connected to the voltage application end (a ninth configuration).

本発明に係る電源回路であれば、起動時や低電圧動作時の出力挙動を改善することが可能となる。 With the power supply circuit according to the present invention, it is possible to improve the output behavior during start-up or low-voltage operation.

電源回路の第１実施形態を示す回路図Circuit diagram showing the first embodiment of the power supply circuit 電源回路の入出力特性図Input / output characteristics of power circuit 電源回路の第２実施形態を示す回路図Circuit diagram showing a second embodiment of the power supply circuit 起動時における出力電圧ＶＲＥＧの出力挙動を示す図The figure which shows the output behavior of output voltage VREG at the time of starting 低電圧動作時における出力電圧ＶＲＥＧの出力挙動を示す図The figure which shows the output behavior of output voltage VREG at the time of low voltage operation スタンバイ時における出力電圧ＶＲＥＧの異常出力を示す図The figure which shows the abnormal output of output voltage VREG at the time of standby 電源回路の第３実施形態を示す回路図Circuit diagram showing a third embodiment of the power supply circuit スタンバイ時における出力電圧ＶＲＥＧの正常出力を示す図The figure which shows the normal output of the output voltage VREG at the time of standby

＜第１実施形態＞
図１は、電源回路の第１実施形態を示す回路図である。第１実施形態の電源回路１は、入力電圧ＶＩＮ（例えば１２Ｖ）を降圧して出力電圧ＶＲＥＧ（例えば５Ｖ）を生成するシリーズレギュレータであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ４と、抵抗Ｒ１及びＲ２と、キャパシタＣ１及びＣ２と、ツェナダイオードＤ１と、電流源ＣＳ１と、を有する。なお、電源回路１の用途としては、例えば半導体装置の内部電源回路を挙げることができる。 <First Embodiment>
FIG. 1 is a circuit diagram showing a first embodiment of a power supply circuit. The power supply circuit 1 according to the first embodiment is a series regulator that steps down an input voltage VIN (for example, 12V) to generate an output voltage VREG (for example, 5V), and includes P-channel MOS field effect transistors P1 to P4, N-channel Type MOS field effect transistors N1 to N4, resistors R1 and R2, capacitors C1 and C2, a Zener diode D1, and a current source CS1. As an application of the power supply circuit 1, for example, an internal power supply circuit of a semiconductor device can be cited.

トランジスタＰ１のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ１のドレインは、出力電圧ＶＲＥＧの印加端に接続されている。トランジスタＰ１のゲートとソースとの間には、ツェナダイオードＤ１とキャパシタＣ２が並列に接続されている。アノードがトランジスタＰ１のゲートに接続されて、カソードがトランジスタＰ１のソースに接続されている。出力電圧ＶＲＥＧの印加端と接地端との間には、抵抗Ｒ１及びＲ２が直列に接続されている。また、出力電圧ＶＲＥＧの印加端と接地端との間には、キャパシタＣ１が接続されている。 The source of the transistor P1 is connected to the application terminal for the input voltage VIN. The drain of the transistor P1 is connected to the application terminal for the output voltage VREG. A Zener diode D1 and a capacitor C2 are connected in parallel between the gate and source of the transistor P1. The anode is connected to the gate of the transistor P1, and the cathode is connected to the source of the transistor P1. Resistors R1 and R2 are connected in series between the application terminal of the output voltage VREG and the ground terminal. A capacitor C1 is connected between the application terminal of the output voltage VREG and the ground terminal.

トランジスタＰ２のゲートは、基準電圧ＶＢＧ（例えば１．２Ｖ）の印加端に接続されている。トランジスタＰ３のゲートは、帰還電圧ＶＦＢ（出力電圧ＶＲＥＧの分圧電圧）の印加端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。トランジスタＰ２及びＰ３のソースは、いずれも電流源ＣＳ１を介して電源電圧ＶＺ（例えば５Ｖ）の印加端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ２のドレインに接続されている。トランジスタＮ４のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＮ３及びＮ４のゲートは、いずれもトランジスタＮ３のドレインに接続されている。トランジスタＮ３及びＮ４のソースはいずれも接地端に接続されている。なお、上記の基準電圧ＶＢＧや電源電圧ＶＺは、別途の電源回路によって入力電圧ＶＩＮから生成される。 The gate of the transistor P2 is connected to an application terminal for a reference voltage VBG (for example, 1.2 V). The gate of the transistor P3 is connected to an application terminal (a connection node between the resistor R1 and the resistor R2) of a feedback voltage VFB (a divided voltage of the output voltage VREG). The sources of the transistors P2 and P3 are both connected to the application terminal of the power supply voltage VZ (for example, 5V) via the current source CS1. The drain of the transistor N3 is connected to the drain of the transistor P2. The drain of the transistor N4 is connected to the drain of the transistor P3. The gates of the transistors N3 and N4 are both connected to the drain of the transistor N3. The sources of the transistors N3 and N4 are both connected to the ground terminal. The reference voltage VBG and the power supply voltage VZ are generated from the input voltage VIN by a separate power supply circuit.

トランジスタＰ４のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ４のゲート及びドレインは、いずれもトランジスタＰ１のゲートに接続されている。 The source of the transistor P4 is connected to the application terminal for the input voltage VIN. The gate and drain of the transistor P4 are both connected to the gate of the transistor P1.

トランジスタＮ１のゲートは、誤差電圧Ｖａの印加端（トランジスタＰ３とトランジスタＮ４との接続ノード）に接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ２のゲートは、電源電圧ＶＺの印加端に接続されている。トランジスタＮ２のソースは、トランジスタＮ１のドレインに接続されている。トランジスタＮ２のドレインは、トランジスタＰ１のゲートに接続されている。 The gate of the transistor N1 is connected to the application terminal of the error voltage Va (a connection node between the transistor P3 and the transistor N4). The source of the transistor N1 is connected to the ground terminal. The gate of the transistor N2 is connected to the application terminal of the power supply voltage VZ. The source of the transistor N2 is connected to the drain of the transistor N1. The drain of the transistor N2 is connected to the gate of the transistor P1.

上記構成から成る電源回路１において、トランジスタＰ１は、入力電圧ＶＩＮの印加端と出力電圧ＶＲＥＧの印加端との間に接続された出力トランジスタに相当する。なお、ツェナダイオードＤ１は、トランジスタＰ１のゲート・ソース間電圧を所定の上限値にクランプする保護素子である。また、キャパシタＣ２は、トランジスタＰ１のゲート・ソース間電圧を安定させるために設けられている。 In the power supply circuit 1 configured as described above, the transistor P1 corresponds to an output transistor connected between the application terminal of the input voltage VIN and the application terminal of the output voltage VREG. The Zener diode D1 is a protection element that clamps the gate-source voltage of the transistor P1 to a predetermined upper limit value. The capacitor C2 is provided to stabilize the gate-source voltage of the transistor P1.

トランジスタＰ２及びＰ３、トランジスタＮ３及びＮ４、並びに、電流源ＣＳ１は、出力電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＢＧとの差分を増幅して誤差電圧Ｖａを生成する誤差増幅部Ｘ１を形成する。この誤差増幅部Ｘ１は、入力電圧ＶＩＮよりも低い電源電圧ＶＺの供給を受けて動作する構成であり、誤差増幅部Ｘ１を形成する回路要素（Ｐ２、Ｐ３、Ｎ３、Ｎ４、ＣＳ１）に入力電圧ＶＩＮが直接印加されることはない。従って、誤差増幅部Ｘ１を形成する回路要素（Ｐ２、Ｐ３、Ｎ３、Ｎ４、ＣＳ１）として、入力電圧ＶＩＮの印加に耐え得る高耐圧素子を用いる必要はない。 The transistors P2 and P3, the transistors N3 and N4, and the current source CS1 include an error amplifying unit X1 that amplifies a difference between the feedback voltage VFB corresponding to the output voltage VREG and a predetermined reference voltage VBG to generate an error voltage Va. Form. The error amplifying unit X1 is configured to operate by receiving a power supply voltage VZ lower than the input voltage VIN, and the input voltage is applied to circuit elements (P2, P3, N3, N4, CS1) forming the error amplifying unit X1. VIN is not applied directly. Therefore, it is not necessary to use a high voltage element that can withstand the application of the input voltage VIN as the circuit elements (P2, P3, N3, N4, CS1) forming the error amplifying unit X1.

トランジスタＰ４は、入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間に接続された抵抗部Ｘ２を形成する。トランジスタＰ４のソース・ドレイン間には、トランジスタＰ４に流れる電流ＩａとトランジスタＰ４のオン抵抗値Ｒｏｎとの乗算結果に相当する電圧降下（＝Ｉａ×Ｒｏｎ）が発生する。 The transistor P4 forms a resistance part X2 connected between the application terminal of the input voltage VIN and the gate of the transistor P1. A voltage drop (= Ia × Ron) corresponding to the multiplication result of the current Ia flowing through the transistor P4 and the on-resistance value Ron of the transistor P4 occurs between the source and drain of the transistor P4.

トランジスタＮ１及びＮ２は、誤差電圧Ｖａに応じて抵抗部Ｘ２に流れる電流Ｉａの電流値を制御する電流制御部Ｘ３に相当する。なお、トランジスタＮ１のドレインに印加される電圧は、トランジスタＮ２を介してほぼ電源電圧ＶＺ（正確には電源電圧ＶＺよりもトランジスタＮ２のゲート・ソース間電圧Ｖｇｓ（Ｎ２）分だけ低い電圧）にバイアスされており、トランジスタＮ１のドレインに入力電圧ＶＩＮが直接印加されることはない。従って、トランジスタＮ１として入力電圧ＶＩＮの印加に耐え得る高耐圧素子を用いる必要はない。 The transistors N1 and N2 correspond to the current control unit X3 that controls the current value of the current Ia flowing through the resistance unit X2 according to the error voltage Va. Note that the voltage applied to the drain of the transistor N1 is biased to approximately the power supply voltage VZ (more precisely, a voltage lower than the power supply voltage VZ by the gate-source voltage Vgs (N2)) through the transistor N2. Therefore, the input voltage VIN is not directly applied to the drain of the transistor N1. Therefore, it is not necessary to use a high voltage element that can withstand the application of the input voltage VIN as the transistor N1.

上記構成から成る電源回路１の動作について説明する。出力電圧ＶＲＥＧが目標値から大きく乖離しているときには、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が大きくなり、誤差電圧Ｖａの電圧値が高くなる。誤差電圧Ｖａの電圧値が高くなると、トランジスタＮ１の導通度が高くなるので、抵抗部Ｘ２に流れる電流Ｉａの電流値が大きくなる。電流Ｉａが大きくなると、抵抗部Ｘ２で生じる電圧降下が大きくなるので、トランジスタＰ１のゲート・ソース間に生じる電位差が大きくなる。その結果、トランジスタＰ１の導通度が高くなり、出力電圧ＶＲＥＧの上昇が促進される。 The operation of the power supply circuit 1 having the above configuration will be described. When the output voltage VREG greatly deviates from the target value, the difference between the feedback voltage VFB and the reference voltage VBG becomes large, and the voltage value of the error voltage Va becomes high. As the voltage value of the error voltage Va increases, the conductivity of the transistor N1 increases, so that the current value of the current Ia flowing through the resistor portion X2 increases. When the current Ia is increased, the voltage drop generated in the resistance portion X2 is increased, so that the potential difference generated between the gate and the source of the transistor P1 is increased. As a result, the conductivity of the transistor P1 is increased and the increase of the output voltage VREG is promoted.

その後、出力電圧ＶＲＥＧが目標値に近付くにつれて、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が小さくなり、誤差電圧Ｖａの電圧値が低くなる。誤差電圧Ｖａの電圧値が低くなると、トランジスタＮ１の導通度が低くなるので、抵抗部Ｘ２に流れる電流Ｉａの電流値が小さくなる。電流Ｉａが小さくなると、抵抗部Ｘ２で生じる電圧降下が小さくなるので、ランジスタＰ１のゲート・ソース間に生じる電位差が小さくなる。その結果、トランジスタＰ１の導通度が低くなり、出力電圧ＶＲＥＧの上昇が抑制される。 Thereafter, as the output voltage VREG approaches the target value, the difference between the feedback voltage VFB and the reference voltage VBG decreases, and the voltage value of the error voltage Va decreases. When the voltage value of the error voltage Va is decreased, the conductivity of the transistor N1 is decreased, so that the current value of the current Ia flowing through the resistor portion X2 is decreased. When the current Ia is reduced, the voltage drop generated in the resistance portion X2 is reduced, so that the potential difference generated between the gate and the source of the transistor P1 is reduced. As a result, the conductivity of the transistor P1 is lowered, and the increase in the output voltage VREG is suppressed.

このように、電源回路１では、出力電圧ＶＲＥＧの帰還制御に基づいて、トランジスタＰ１の導通度（オン抵抗値）を制御することにより、入力電圧ＶＩＮから所望の出力電圧ＶＲＥＧを生成することができる（図２を参照）。 As described above, the power supply circuit 1 can generate the desired output voltage VREG from the input voltage VIN by controlling the conductivity (on-resistance value) of the transistor P1 based on the feedback control of the output voltage VREG. (See FIG. 2).

＜第２実施形態＞
先に説明した第１実施形態の電源回路１では、従来のシリーズレギュレータと同様、入力電圧ＶＩＮが定常値（例えば１２Ｖ）よりも低い状態（電源回路１の起動時や低電圧動作時）において、トランジスタＰ１のゲート・ソース間電圧を十分に高めることができなくなるおそれがある。 Second Embodiment
In the power supply circuit 1 of the first embodiment described above, in the state where the input voltage VIN is lower than a steady value (for example, 12 V) (when the power supply circuit 1 is started up or at low voltage operation), as in the conventional series regulator. There is a possibility that the gate-source voltage of the transistor P1 cannot be sufficiently increased.

なお、トランジスタＰ４のオン抵抗値Ｒｏｎを高めに設定しておけば、電源回路１の起動時や低電圧動作時においても、トランジスタＰ１のゲート・ソース間電圧を高めることは可能である。しかし、トランジスタＰ４のオン抵抗値Ｒｏｎを高めに設定すると、帰還ループの位相余裕がなくなって出力発振を生じる危険性が増大してしまう。 If the on-resistance value Ron of the transistor P4 is set high, it is possible to increase the gate-source voltage of the transistor P1 even when the power supply circuit 1 is activated or operated at a low voltage. However, if the ON resistance value Ron of the transistor P4 is set high, the phase margin of the feedback loop is lost and the risk of causing output oscillation increases.

従って、出力発振を招くことなく、電源回路１の起動時や低電圧動作時における出力挙動を改善するためには、抵抗部Ｘ２の抵抗値を固定的に設定するのではなく、必要に応じて可変制御することが重要となる。 Therefore, in order to improve the output behavior when starting up the power supply circuit 1 or operating at a low voltage without causing output oscillation, the resistance value of the resistor unit X2 is not fixedly set, but as required. Variable control is important.

図３は、電源回路の第２実施形態を示す回路図である。第２実施形態の電源回路１は、先述の第１実施形態に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５と、抵抗Ｒ３及びＲ４と、を有する点に特徴がある。そこで、第１実施形態と同様の構成部分については、図１と同一符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分についてのみ、重点的な説明を行う。 FIG. 3 is a circuit diagram showing a second embodiment of the power supply circuit. The power supply circuit 1 of the second embodiment includes P-channel MOS field effect transistors P4 to P6, an N-channel MOS field effect transistor N5, and resistors R3 and R4 in addition to the first embodiment described above. There is a feature in the point. Therefore, the same components as those in the first embodiment are denoted by the same reference numerals as those in FIG. 1, and redundant descriptions are omitted. Hereinafter, only the characteristic portions in the second embodiment will be described.

トランジスタＰ４のソースは、入力電圧ＶＩＮの印加端に直接接続されるのではなく、トランジスタＰ５のドレインに接続されている。トランジスタＰ５のソースは、入力電圧ＶＩＮの印加端に接続されている。このように、第２実施形態の電源回路１では、入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間に直列接続されたトランジスタＰ４及びＰ５によって抵抗部Ｘ２が形成されている。従って、抵抗部Ｘ２の抵抗値は、トランジスタＰ４のオン抵抗値（固定値）とトランジスタＰ５のオン抵抗値（可変値）との直列合成値となる。 The source of the transistor P4 is not directly connected to the application terminal of the input voltage VIN, but is connected to the drain of the transistor P5. The source of the transistor P5 is connected to the application terminal for the input voltage VIN. As described above, in the power supply circuit 1 of the second embodiment, the resistor portion X2 is formed by the transistors P4 and P5 connected in series between the application terminal of the input voltage VIN and the gate of the transistor P1. Therefore, the resistance value of the resistance unit X2 is a series composite value of the on-resistance value (fixed value) of the transistor P4 and the on-resistance value (variable value) of the transistor P5.

トランジスタＰ６のゲートは、誤差電圧Ｖａの印加端に接続されている。トランジスタＰ６のドレインは、接地端に接続されている。トランジスタＰ６のソースは、抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、トランジスタＮ５のソースに接続されている。トランジスタＮ５のゲートは、電源電圧ＶＺの印加端に接続されている。トランジスタＮ５のドレインは、トランジスタＰ５のゲートに接続される一方、抵抗Ｒ４を介して入力電圧ＶＩＮの印加端にも接続されている。なお、トランジスタＰ６、トランジスタＮ５、並びに、抵抗Ｒ３及びＲ４は、誤差電圧Ｖａに応じてトランジスタＰ５のゲート電圧を制御することによって抵抗部Ｘ２の抵抗値を可変制御する抵抗制御部Ｘ４を形成する。 The gate of the transistor P6 is connected to the application terminal for the error voltage Va. The drain of the transistor P6 is connected to the ground terminal. The source of the transistor P6 is connected to the first end of the resistor R3. The second end of the resistor R3 is connected to the source of the transistor N5. The gate of the transistor N5 is connected to the application terminal of the power supply voltage VZ. The drain of the transistor N5 is connected to the gate of the transistor P5, and is also connected to the application terminal of the input voltage VIN via the resistor R4. The transistor P6, the transistor N5, and the resistors R3 and R4 form a resistance control unit X4 that variably controls the resistance value of the resistance unit X2 by controlling the gate voltage of the transistor P5 according to the error voltage Va.

上記構成から成る抵抗制御部Ｘ４の動作について説明する。出力電圧ＶＲＥＧが目標値から大きく乖離しているときには、帰還電圧ＶＦＢと基準電圧ＶＢＧとの差分が大きくなり、誤差電圧Ｖａの電圧値が高くなる。誤差電圧Ｖａの電圧値が高くなると、トランジスタＰ６の導通度が低くなるので、抵抗Ｒ４に流れる電流Ｉｂの電流値が小さくなる。電流Ｉｂが小さくなると、抵抗Ｒ４で生じる電圧降下が小さくなるので、トランジスタＰ５のゲート・ソース間に生じる電位差が小さくなる。その結果、トランジスタＰ５の導通度が低くなり、抵抗部Ｘ２の抵抗値（トランジスタＰ４のオン抵抗値（固定値）とトランジスタＰ５のオン抵抗値（可変値）との直列合成値）が高くなる。 The operation of the resistance control unit X4 having the above configuration will be described. When the output voltage VREG greatly deviates from the target value, the difference between the feedback voltage VFB and the reference voltage VBG becomes large, and the voltage value of the error voltage Va becomes high. As the voltage value of the error voltage Va increases, the conductivity of the transistor P6 decreases, and the current value of the current Ib flowing through the resistor R4 decreases. When the current Ib is reduced, the voltage drop generated by the resistor R4 is reduced, so that the potential difference generated between the gate and the source of the transistor P5 is reduced. As a result, the conductivity of the transistor P5 is lowered, and the resistance value of the resistor portion X2 (the combined value of the on-resistance value (fixed value) of the transistor P4 and the on-resistance value (variable value) of the transistor P5) is increased.

その後、出力電圧ＶＲＥＧが目標値に近付くにつれて、帰還電圧ＶＦＢと基準電圧ＶＢＧの差分が小さくなり、誤差電圧Ｖａの電圧値が低くなる。誤差電圧Ｖａの電圧値が低くなると、トランジスタＰ６の導通度が高くなるので、抵抗Ｒ４に流れる電流Ｉｂの電流値が大きくなる。電流Ｉｂが大きくなると、抵抗Ｒ４で生じる電圧降下が大きくなるので、トランジスタＰ５のゲート・ソース間に生じる電位差が大きくなる。その結果、トランジスタＰ５の導通度が高くなり、抵抗部Ｘ２の抵抗値が低くなる。 Thereafter, as the output voltage VREG approaches the target value, the difference between the feedback voltage VFB and the reference voltage VBG decreases, and the voltage value of the error voltage Va decreases. When the voltage value of the error voltage Va decreases, the conductivity of the transistor P6 increases, and thus the current value of the current Ib flowing through the resistor R4 increases. When the current Ib increases, the voltage drop generated by the resistor R4 increases, so that the potential difference generated between the gate and source of the transistor P5 increases. As a result, the conductivity of the transistor P5 increases, and the resistance value of the resistance unit X2 decreases.

このように、抵抗部Ｘ２の抵抗値を固定的に設定するのではなく、必要に応じて可変制御する構成であれば、出力発振を招くことなくトランジスタＰ１のゲート・ソース間電圧を高めることが可能となり、延いては、電源回路１の起動時や低電圧動作時における出力挙動を改善することが可能となる。 Thus, if the resistance value of the resistance unit X2 is not fixedly set but is variably controlled as necessary, the gate-source voltage of the transistor P1 can be increased without causing output oscillation. As a result, it is possible to improve the output behavior at the time of starting the power supply circuit 1 or operating at a low voltage.

図４は、電源回路１の起動時における出力電圧ＶＲＥＧの出力挙動を示す図であり、入力電圧ＶＩＮと出力電圧ＶＲＥＧの波形が縦に並べて描写されている。なお、出力電圧ＶＲＥＧについて、実線は第２実施形態の波形であり、破線は第１実施形態の波形である。図４で示したように、抵抗制御部Ｘ４を設けたことにより、電源回路１の起動時における出力電圧ＶＲＥＧの立ち上がり速度を改善することが可能となる。 FIG. 4 is a diagram illustrating the output behavior of the output voltage VREG when the power supply circuit 1 is activated, and the waveforms of the input voltage VIN and the output voltage VREG are depicted side by side. For the output voltage VREG, the solid line is the waveform of the second embodiment, and the broken line is the waveform of the first embodiment. As shown in FIG. 4, by providing the resistance control unit X4, it is possible to improve the rising speed of the output voltage VREG when the power supply circuit 1 is started.

図５は、電源回路１の低電圧動作時における出力電圧ＶＲＥＧの出力挙動を示す図であり、横軸を出力電流Ｉｏとし、縦軸を出力電圧ＶＲＥＧとしている。なお、図中の実線は第２実施形態の出力挙動を示しており、破線は第１実施形態の出力挙動を示している。図５で示したように、抵抗制御部Ｘ４を設けたことにより、電源回路１の低電圧動作時において出力電流Ｉｏが増大したときであっても、出力電圧ＶＲＥＧの低下を抑制することが可能となる。 FIG. 5 is a diagram illustrating the output behavior of the output voltage VREG during the low-voltage operation of the power supply circuit 1. The horizontal axis is the output current Io, and the vertical axis is the output voltage VREG. In addition, the continuous line in the figure has shown the output behavior of 2nd Embodiment, and the broken line has shown the output behavior of 1st Embodiment. As shown in FIG. 5, by providing the resistance control unit X4, it is possible to suppress a decrease in the output voltage VREG even when the output current Io increases during the low voltage operation of the power supply circuit 1. It becomes.

＜第３実施形態＞
先述の第１実施形態や第２実施形態では、電源回路１がレディ状態（入力電圧ＶＩＮの供給を受けて出力電圧ＶＲＥＧを出力する状態）であることを前提として、電源回路１の起動時や低電圧動作時における出力挙動の改善策を説明したが、第３実施形態では、電源回路１がスタンバイ状態（入力電圧ＶＩＮの供給を受けている状態でありながら出力電圧ＶＲＥＧを出力させない状態）であるときに生じ得る問題点とその解決策について、詳細な説明を行う。 <Third Embodiment>
In the first and second embodiments described above, assuming that the power supply circuit 1 is in a ready state (a state in which the supply of the input voltage VIN is output and the output voltage VREG is output), In the third embodiment, the power supply circuit 1 is in a standby state (a state in which the output voltage VREG is not output while being supplied with the input voltage VIN). A detailed explanation of problems that may occur at a given time and solutions to them will be given.

図６は、スタンバイ時における出力電圧ＶＲＥＧの異常出力を示す図であり、上から順に、入力電圧ＶＩＮ、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）、及び、出力電圧ＶＲＥＧの波形が描写されている。 FIG. 6 is a diagram illustrating an abnormal output of the output voltage VREG during standby. From the top, the waveforms of the input voltage VIN, the gate-source voltage Vgs (P1) of the transistor P1, and the output voltage VREG are depicted. ing.

入力電圧ＶＩＮの投入に際して、トランジスタＰ１のゲート電圧が入力電圧ＶＩＮの急峻な立ち上がりに追従できなかった場合、図６で示したように、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）が意図せずに大きくなる。このような状態に陥ると、電源回路１がスタンバイ状態（誤差増幅部Ｘ１が誤差電圧Ｖａを出力しておらずトランジスタＮ１が完全にオフされている状態）であっても、トランジスタＰ１がオンとなって出力電圧ＶＲＥＧが上昇してしまう。 When the input voltage VIN is turned on, if the gate voltage of the transistor P1 cannot follow the steep rise of the input voltage VIN, the gate-source voltage Vgs (P1) of the transistor P1 is intended as shown in FIG. Without growing. In such a state, even if the power supply circuit 1 is in a standby state (the state where the error amplifier X1 does not output the error voltage Va and the transistor N1 is completely turned off), the transistor P1 is turned on. As a result, the output voltage VREG rises.

従って、電源回路１を確実にスタンバイ状態とするためには、入力電圧ＶＩＮの急峻な立ち上がりに追従してトランジスタＰ１のゲート電圧を速やかに引き上げてやることが重要である。 Therefore, in order to reliably bring the power supply circuit 1 into the standby state, it is important to quickly raise the gate voltage of the transistor P1 following the steep rise of the input voltage VIN.

図７は、電源回路の第３実施形態を示す回路図である。第３実施形態の電源回路１は、先述の第２実施形態に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ７と、抵抗Ｒ５と、キャパシタＣ３と、ツェナダイオードＤ２と、を有する点に特徴がある。そこで、第２実施形態と同様の構成部分については、図３と同一符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分についてのみ、重点的な説明を行う。 FIG. 7 is a circuit diagram showing a third embodiment of the power supply circuit. The power supply circuit 1 according to the third embodiment is characterized in that, in addition to the second embodiment described above, a P-channel MOS field effect transistor P7, a resistor R5, a capacitor C3, and a Zener diode D2 are provided. . Therefore, the same components as those in the second embodiment are denoted by the same reference numerals as those in FIG. 3, and redundant descriptions are omitted. Hereinafter, only the characteristic portions in the third embodiment will be described.

トランジスタＰ７のソースは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＰ７のドレインは、トランジスタＰ１のゲートに接続されている。抵抗Ｒ５の第１端は入力電圧ＶＩＮの印加端に接続されている。抵抗Ｒ５の第２端とキャパシタＣ３の第１端は、いずれもトランジスタＰ７のゲートに接続されている。キャパシタＣ３の第２端は、接地端に接続されている。ツェナダイオードＤ２のアノードは、トランジスタＰ７のゲートに接続されている。ツェナダイオードＤ２のカソードは、入力電圧ＶＩＮの印加端に接続されている。 The source of the transistor P7 is connected to the application terminal for the input voltage VIN. The drain of the transistor P7 is connected to the gate of the transistor P1. The first end of the resistor R5 is connected to the application end of the input voltage VIN. The second end of the resistor R5 and the first end of the capacitor C3 are both connected to the gate of the transistor P7. A second terminal of the capacitor C3 is connected to the ground terminal. The anode of the Zener diode D2 is connected to the gate of the transistor P7. The cathode of the Zener diode D2 is connected to the application terminal for the input voltage VIN.

なお、第３実施形態で追加されたトランジスタＰ７、抵抗Ｒ５、キャパシタＣ３、及びツェナダイオードＤ２は、入力電圧ＶＩＮが急峻に立ち上がるときに入力電圧ＶＩＮの印加端とトランジスタＰ１のゲートとの間を導通するプルアップ部Ｘ５を形成する。 The transistor P7, the resistor R5, the capacitor C3, and the Zener diode D2 added in the third embodiment are electrically connected between the application terminal of the input voltage VIN and the gate of the transistor P1 when the input voltage VIN rises sharply. A pull-up portion X5 is formed.

上記構成から成るプルアップ部Ｘ５の動作について、図８を参照しながら詳細に説明する。図８は、スタンバイ時における出力電圧ＶＲＥＧの正常出力を示す図であり、上から順に、入力電圧ＶＩＮ、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）、及び、出力電圧ＶＲＥＧの波形が描写されている。なお、図中の実線は第３実施形態の波形を示しており、破線は第１実施形態または第２実施形態の波形を示している。 The operation of the pull-up unit X5 having the above configuration will be described in detail with reference to FIG. FIG. 8 is a diagram illustrating a normal output of the output voltage VREG during standby. In order from the top, the input voltage VIN, the gate-source voltage Vgs (P1) of the transistor P1, and the gate-source voltage Vgs ( P7) and the waveform of the output voltage VREG are depicted. In addition, the continuous line in a figure has shown the waveform of 3rd Embodiment, and the broken line has shown the waveform of 1st Embodiment or 2nd Embodiment.

入力電圧ＶＩＮの投入に際して、入力電圧ＶＩＮが急峻に立ち上がると、トランジスタＰ７のゲート電圧（キャパシタＣ３の充電電圧）がこれに追従せず、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）が大きくなるので、トランジスタＰ７の導通度が高くなる。トランジスタＰ７の導通度が高くなると、トランジスタＰ１のゲートが入力電圧ＶＩＮの印加端にプルアップされた状態（トランジスタＰ１のゲート・ソース間がショートされた状態）となる。その結果、トランジスタＰ１のゲート電圧が入力電圧ＶＩＮの急峻な立ち上がりに追従して速やかに立ち上がるので、トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）がゼロ値（またはゼロ値近傍）に維持される。トランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）が発生しなければ、出力電圧ＶＲＥＧの意図しない上昇も生じないので、電源回路１を確実にスタンバイ状態とすることができる。 When the input voltage VIN rises sharply when the input voltage VIN is applied, the gate voltage of the transistor P7 (charge voltage of the capacitor C3) does not follow this, and the gate-source voltage Vgs (P7) of the transistor P7 increases. Therefore, the conductivity of the transistor P7 is increased. When the conductivity of the transistor P7 increases, the gate of the transistor P1 is pulled up to the application terminal of the input voltage VIN (the gate and the source of the transistor P1 are short-circuited). As a result, the gate voltage of the transistor P1 quickly rises following the steep rise of the input voltage VIN, so that the gate-source voltage Vgs (P1) of the transistor P1 is maintained at a zero value (or near the zero value). . If the gate-source voltage Vgs (P1) of the transistor P1 does not occur, the output voltage VREG does not increase unintentionally, so that the power supply circuit 1 can be surely set in the standby state.

なお、プルアップ部Ｘ５は、入力電圧ＶＩＮの急峻な立ち上がりに際して瞬間的に動作するものあり、レディ状態における出力電圧ＶＲＥＧの速やかな立ち上げ動作（図４を参照）に支障を及ぼすことはない。 Note that the pull-up portion X5 operates instantaneously when the input voltage VIN suddenly rises, and does not interfere with the rapid rise operation (see FIG. 4) of the output voltage VREG in the ready state.

また、入力電圧ＶＩＮの投入に際して、入力電圧ＶＩＮが緩やかに上昇する場合には、トランジスタＰ７のゲート・ソース間電圧Ｖｇｓ（Ｐ７）が生じないので、プルアップ部Ｘ５は動作しない。 Further, when the input voltage VIN rises slowly when the input voltage VIN is applied, the gate-source voltage Vgs (P7) of the transistor P7 does not occur, and the pull-up portion X5 does not operate.

また、上記の第３実施形態では、第２実施形態にプルアップ部Ｘ５を追加した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第１実施形態にプルアップ部Ｘ５を追加した構成としても構わない。 In the third embodiment, the description has been given by taking the configuration in which the pull-up portion X5 is added to the second embodiment as an example. However, the configuration of the present invention is not limited to this, and the first embodiment The pull-up unit X5 may be added to the embodiment.

＜その他の変形例＞
なお、上記の実施形態では、半導体装置の内部電源回路に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるシリーズレギュレータ型の電源回路全般に広く適用することが可能である。 <Other variations>
In the above embodiment, the configuration in which the present invention is applied to the internal power supply circuit of the semiconductor device has been described as an example. However, the application target of the present invention is not limited to this, and other uses are described. It can be widely applied to all series regulator type power supply circuits used in

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 Various technical features disclosed in the present specification can be variously modified within the scope of the technical creation in addition to the above-described embodiment. That is, the above-described embodiment is to be considered in all respects as illustrative and not restrictive, and the technical scope of the present invention is indicated not by the description of the above-described embodiment but by the scope of the claims. It should be understood that all modifications that fall within the meaning and range equivalent to the terms of the claims are included.

本発明に係る電源回路は、例えば、半導体装置の内部電源回路として利用することが可能である。 The power supply circuit according to the present invention can be used as an internal power supply circuit of a semiconductor device, for example.

１電源回路
Ｐ１〜Ｐ７Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ５Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ５抵抗
Ｃ１〜Ｃ３キャパシタ
Ｄ１、Ｄ２ツェナダイオード
ＣＳ１電流源
Ｘ１誤差増幅部
Ｘ２抵抗部
Ｘ３電流制御部
Ｘ４抵抗制御部
Ｘ５プルアップ部 DESCRIPTION OF SYMBOLS 1 Power supply circuit P1-P7 P channel type MOS field effect transistor N1-N5 N channel type MOS field effect transistor R1-R5 Resistance C1-C3 Capacitor D1, D2 Zener diode CS1 Current source X1 Error amplification part X2 Resistance part X3 Current control part X4 Resistance control unit X5 Pull-up unit

Claims

An output transistor connected between an input voltage application terminal and an output voltage application terminal;
An error amplifying unit for amplifying a difference between a feedback voltage corresponding to the output voltage and a predetermined reference voltage to generate an error voltage;
A resistance unit connected between the application terminal of the input voltage and the gate of the output transistor;
A current control unit that controls a current value of a current flowing through the resistance unit according to the error voltage;
A resistance control unit for controlling a resistance value of the resistance unit according to the error voltage;
A power supply circuit comprising:

The power supply circuit according to claim 1, wherein the output transistor is a PMOSFET.

The error amplification unit increases the voltage value of the error voltage as the difference between the feedback voltage and the reference voltage increases.
The current control unit increases the current value of the current flowing through the resistance unit as the voltage value of the error voltage is higher,
The power supply circuit according to claim 2, wherein the resistance control unit increases the resistance value of the resistance unit as the voltage value of the error voltage increases.

The resistance portion is
A first PMOSFET whose gate and drain are both connected to the gate of the output transistor;
A second PMOSFET having a source connected to the input voltage application end and a drain connected to the source of the first PMOSFET;
Including
The power supply circuit according to claim 3, wherein the resistance control unit controls a gate voltage of the second PMOSFET.

The power supply circuit according to claim 4, wherein the error amplifying unit operates by receiving a power supply voltage lower than the input voltage.

The current controller is
A first NMOSFET having a gate connected to the error voltage application terminal and a source connected to the ground terminal;
A second NMOSFET having a gate connected to the power supply voltage application end, a source connected to the drain of the first NMOSFET, and a drain connected to the gate of the output transistor;
The power supply circuit according to claim 5, comprising:

The resistance control unit is
A third PMOSFET having a gate connected to the error voltage application terminal and a drain connected to the ground terminal;
A first resistor having a first end connected to a source of the third PMOSFET;
A third NMOSFET having a gate connected to the supply voltage application end, a source connected to the second end of the first resistor, and a drain connected to the gate of the second PMOSFET;
A second resistor connected between the application terminal of the input voltage and the gate of the second PMOSFET;
The power supply circuit according to claim 6, comprising:

The power supply circuit according to claim 7, further comprising a pull-up portion that conducts between the application terminal of the input voltage and the gate of the output transistor when the input voltage rises.

The pull-up part is
A fourth PMOSFET connected between the application terminal of the input voltage and the gate of the output transistor;
A third resistor connected between the application terminal of the input voltage and the gate of the fourth PMOSFET;
A capacitor connected between a gate and a ground terminal of the fourth PMOSFET;
A Zener diode having an anode connected to the gate of the fourth PMOSFET and a cathode connected to the input voltage application terminal;
The power supply circuit according to claim 8, comprising: