JP2013074017A - Semiconductor device and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
半導体装置は、基板と、基板上に形成された多層配線層と、を有する。多層配線層は、層間絶縁膜を有する。半導体装置は、その層間絶縁膜に起因する応力によって、反る場合がある。 The semiconductor device includes a substrate and a multilayer wiring layer formed on the substrate. The multilayer wiring layer has an interlayer insulating film. The semiconductor device may warp due to stress caused by the interlayer insulating film.
特許文献1には、層間絶縁膜に起因する応力緩和のために、層間絶縁膜として常圧CVD酸化膜とP−SiON(プラズマ酸窒化膜)との積層膜を設けた半導体装置が記載されている。 Patent Document 1 describes a semiconductor device in which a laminated film of an atmospheric pressure CVD oxide film and a P-SiON (plasma oxynitride film) is provided as an interlayer insulating film to relieve stress caused by the interlayer insulating film. Yes.
本願発明者は、以下のことを認識した。
層間絶縁膜の密度を疎にすることにより、半導体装置の反りの方向をコントロールできる。しかし、層間絶縁膜を疎膜にすると、層間絶縁膜が吸湿することにより、その応力が経時変化し、半導体装置の反りも経時変化を起こす。
The inventor of the present application has recognized the following.
By making the density of the interlayer insulating film sparse, the direction of warpage of the semiconductor device can be controlled. However, when the interlayer insulating film is a sparse film, the interlayer insulating film absorbs moisture, so that the stress changes with time, and the warpage of the semiconductor device also changes with time.
このように、半導体装置の反りを抑制し、且つ、その反りの経時変化を抑制することは困難だった。 As described above, it is difficult to suppress the warpage of the semiconductor device and to suppress the change with time of the warpage.
本発明は、基板と、
前記基板上に形成された多層配線層と、
を有し、
前記多層配線層は、配線と、前記配線を覆う層間絶縁膜と、をそれぞれ有する複数層の配線層を有し、
少なくとも何れか1つの前記層間絶縁膜は、
前記基板を第1方向に反らせる応力を前記基板に与える第1絶縁膜と、
前記第1絶縁膜よりも表層側に形成され、前記第1絶縁膜よりも吸湿性が低く、前記基板を前記第1方向に対する反対方向に反らせる応力を前記基板に与える第2絶縁膜と、
を有することを特徴とする半導体装置を提供する。
The present invention comprises a substrate;
A multilayer wiring layer formed on the substrate;
Have
The multilayer wiring layer has a plurality of wiring layers each having a wiring and an interlayer insulating film covering the wiring,
At least one of the interlayer insulating films is
A first insulating film that applies stress to the substrate to warp the substrate in a first direction;
A second insulating film formed on a surface layer side of the first insulating film, having a lower hygroscopicity than the first insulating film, and applying a stress to the substrate in a direction opposite to the first direction;
A semiconductor device is provided.
この半導体装置によれば、少なくとも何れか1つの層間絶縁膜は、基板を第1方向に反らせる応力を基板に与える第1絶縁膜と、第1絶縁膜よりも表層側に形成され、基板を第1方向に対する反対方向に反らせる応力を基板に与える第2絶縁膜と、を有する。よって、第1絶縁膜に起因する応力と、第2絶縁膜に起因する応力と、を相殺させることにより、半導体装置の反りを抑制することができる。
また、第2絶縁膜は、第1絶縁膜よりも吸湿性が低いため、第2絶縁膜の吸湿を抑制できる。しかも、第2絶縁膜は、第1絶縁膜よりも表層側に形成されているので、第2絶縁膜によって、第1絶縁膜の吸湿も抑制できる。このため、第2絶縁膜に起因する応力が経時変化してしまうことを抑制できるとともに、第1絶縁膜に起因する応力が経時変化してしまうことも抑制できる。よって、半導体装置の反りの経時変化を抑制することができる。
このように、半導体装置の反りを抑制し、且つ、その反りの経時変化を抑制することができる。
According to this semiconductor device, at least one of the interlayer insulating films is formed on the surface layer side of the first insulating film and the first insulating film that gives the substrate a stress that warps the substrate in the first direction. And a second insulating film that applies stress to the substrate in a direction opposite to the one direction. Therefore, warpage of the semiconductor device can be suppressed by canceling out the stress caused by the first insulating film and the stress caused by the second insulating film.
Further, since the second insulating film has lower hygroscopicity than the first insulating film, it is possible to suppress moisture absorption of the second insulating film. Moreover, since the second insulating film is formed on the surface layer side of the first insulating film, the second insulating film can also suppress moisture absorption of the first insulating film. For this reason, it can suppress that the stress resulting from a 2nd insulating film changes with time, and can also suppress that the stress resulting from a 1st insulating film changes with time. Therefore, it is possible to suppress the change with time of the warpage of the semiconductor device.
As described above, the warpage of the semiconductor device can be suppressed, and the change with time of the warpage can be suppressed.
また、本発明は、配線と、前記配線を覆う層間絶縁膜と、をそれぞれ有する複数層の配線層を含む多層配線層を基板上に形成する工程を有し、
少なくとも何れか1つの前記層間絶縁膜を形成する工程が、
前記基板を第1方向に反らせる応力を前記基板に与える第1絶縁膜を形成する工程と、
前記第1絶縁膜よりも表層側に、前記第1絶縁膜よりも吸湿性が低く、前記基板を前記第1方向に対する反対方向に反らせる応力を前記基板に与える第2絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法を提供する。
Further, the present invention includes a step of forming a multilayer wiring layer including a plurality of wiring layers each having a wiring and an interlayer insulating film covering the wiring on a substrate,
Forming at least one of the interlayer insulating films,
Forming a first insulating film that imparts stress to the substrate to warp the substrate in a first direction;
Forming a second insulating film on the surface layer side of the first insulating film, the second insulating film being less hygroscopic than the first insulating film and applying stress to the substrate in a direction opposite to the first direction; ,
A method for manufacturing a semiconductor device is provided.
本発明によれば、半導体装置の反りを抑制し、且つ、その反りの経時変化を抑制することができる。 ADVANTAGE OF THE INVENTION According to this invention, the curvature of a semiconductor device can be suppressed and the time-dependent change of the curvature can be suppressed.
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same components are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
〔第1の実施形態〕
図1及び図2は第1の実施形態に係る半導体装置の断面図である。図1は図2に示される多層配線層4の少なくとも何れか1つの配線層の構造を示す図である。
[First Embodiment]
1 and 2 are cross-sectional views of the semiconductor device according to the first embodiment. FIG. 1 is a diagram showing the structure of at least one wiring layer of the multilayer wiring layer 4 shown in FIG.
上述のように、半導体装置は、その層間絶縁膜に起因する応力によって、反る場合がある。この場合、層間絶縁膜の膜厚が厚いほど、反りが顕著となる。 As described above, the semiconductor device may warp due to the stress caused by the interlayer insulating film. In this case, the warp becomes more prominent as the interlayer insulating film is thicker.
ここで、本発明者の検討により、絶縁膜を厚く成膜しても、その膜質を疎にすることによって、半導体装置の反りをコントロールできることが分かった。しかし、絶縁膜を疎にすると、絶縁膜の吸湿により反りの経時変化が顕著に表れることも分かった。そこで、本発明者は、疎な絶縁膜の吸湿を抑制することにより、半導体装置の反りの経時変化を抑制できることに想到した。 Here, it has been found by the inventors that even if the insulating film is formed thick, the warp of the semiconductor device can be controlled by reducing the film quality. However, it has also been found that when the insulating film is made sparse, the change with time of the warp appears remarkably due to moisture absorption of the insulating film. Therefore, the present inventor has conceived that the change with time of the warpage of the semiconductor device can be suppressed by suppressing the moisture absorption of the sparse insulating film.
本実施形態に係る半導体装置は、基板(半導体基板1(以下、単に基板1))と、基板1上に形成された多層配線層4と、を有する。多層配線層4は、配線と、配線を覆う層間絶縁膜と、をそれぞれ有する複数層の配線層を有する。少なくとも何れか1つの層間絶縁膜(例えば、層間絶縁膜27、30)は、第1絶縁膜41と第2絶縁膜42とを有する。第1絶縁膜41は、基板1を第1方向(例えば下に凸)に反らせる応力を基板1に与える。第2絶縁膜42は、第1絶縁膜41よりも表層側に形成され、第1絶縁膜41よりも吸湿性が低く、基板1を第1方向に対する反対方向(例えば上に凸)に反らせる応力を基板1に与える。以下、詳細に説明する。
The semiconductor device according to the present embodiment includes a substrate (semiconductor substrate 1 (hereinafter simply referred to as substrate 1)) and a multilayer wiring layer 4 formed on the substrate 1. The multilayer wiring layer 4 has a plurality of wiring layers each having a wiring and an interlayer insulating film covering the wiring. At least one of the interlayer insulating films (for example, the
図2に示すように、本実施形態に係る半導体装置は、素子分離膜2が形成された半導体基板(基板)1と、半導体基板1の素子形成領域に形成されたMOSトランジスタ3と、素子分離膜2上及びMOSトランジスタ3上に形成された多層配線層4と、多層配線層4上に形成された保護絶縁膜5と、を有する。
As shown in FIG. 2, the semiconductor device according to this embodiment includes a semiconductor substrate (substrate) 1 on which an
素子分離膜2は、STI法を用いて形成されたものであっても良いし、LOCOS法を用いて形成されたものであっても良い。
The
MOSトランジスタ3は、ゲート絶縁膜と、ゲート電極と、ゲート電極の側壁に形成されたサイドウォールと、半導体基板1に形成された不純物領域(ソース及びドレイン)と、ソース及びドレインのエクステンション領域と、を有する。 The MOS transistor 3 includes a gate insulating film, a gate electrode, a sidewall formed on the sidewall of the gate electrode, an impurity region (source and drain) formed in the semiconductor substrate 1, an extension region of the source and drain, Have
多層配線層4は、複数の配線層を積層することにより構成されている。多層配線層4が有する配線層の層数は任意であるが、図2においては、配線層が7層の例を示している。 The multilayer wiring layer 4 is configured by stacking a plurality of wiring layers. Although the number of wiring layers included in the multilayer wiring layer 4 is arbitrary, FIG. 2 shows an example in which there are seven wiring layers.
多層配線層4の最下層は、コンタクト層となっている。コンタクト層は、素子分離膜2上及びMOSトランジスタ3上に形成されたコンタクト層間絶縁膜11と、コンタクト層間絶縁膜11に形成されたコンタクト12と、を有している。コンタクト12は、例えばタングステンなどの金属により構成されている。
The lowermost layer of the multilayer wiring layer 4 is a contact layer. The contact layer has a contact
コンタクト層間絶縁膜11及びコンタクト12の上には、第1層の配線層が形成されている。第1層の配線層は、コンタクト層間絶縁膜11上及びコンタクト12上に形成された配線層間絶縁膜13と、配線層間絶縁膜13に埋め込み形成された第1配線14と、を有している。第1配線14は、例えば銅などの金属により構成されている。
A first wiring layer is formed on the contact
配線層間絶縁膜13上及び第1配線14上には、層間絶縁膜15が形成されている。この層間絶縁膜15には、ビア16が埋め込み形成されている。
An interlayer insulating
第2層の配線層は、層間絶縁膜15上及びビア16上に形成された第2配線17と、第2配線17を覆う層間絶縁膜18と、層間絶縁膜18に形成されたビア19と、を有している。
The second wiring layer includes a
第3層の配線層は、第2層の配線層上に形成された第3配線20と、第3配線20を覆う層間絶縁膜21と、層間絶縁膜21に形成されたビア22と、を有している。
The third wiring layer includes a
第4層の配線層は、第3層の配線層上に形成された第4配線23と、第4配線23を覆う層間絶縁膜24と、層間絶縁膜24に形成されたビア25と、を有している。
The fourth wiring layer includes a
第5層の配線層は、第4層の配線層上に形成された第5配線26と、第5配線26を覆う層間絶縁膜27と、層間絶縁膜27に形成されたビア28と、を有している。
The fifth wiring layer includes a
第6層の配線層は、第5層の配線層上に形成された第6配線29と、第6配線29を覆う層間絶縁膜30と、層間絶縁膜30に形成されたビア31と、を有している。
The sixth wiring layer includes a
最上層の配線層は、第6層の配線層上に形成された第7配線32を有している。第7配線32の一部分は、電極パッドとして機能する。
The uppermost wiring layer has a
第2乃至第7配線17、20、23、26、29及び32は、それぞれ、AlCuなどの金属膜をパターン形成することにより構成されている。
ビア16、19、22、25、28及び31は、それぞれ、タングステンなどの金属により構成されている。
ただし、ビアは配線と同一材料で一体形成されていても良い。
The second to
The
However, the via may be integrally formed of the same material as the wiring.
保護絶縁膜5は、例えば、SiN/SiO膜6と、ポリイミド膜7と、の積層膜である。保護絶縁膜5には、電極パッドを露出させる開口5aが形成されている。
The protective insulating film 5 is a laminated film of, for example, a SiN /
半導体装置は、例えば、IC部51と、トランス部52と、を有している。トランス部52は、1次コイル53と、2次コイル54と、を有している。例えば、1次コイル53は、一部の第7配線32により構成され、2次コイル54は、第3配線20の一部により構成されている。
The semiconductor device has, for example, an
本実施形態に係る半導体装置においては、例えば、図2の多層配線層4における上層の第5層の配線層及び第6層の配線層の各々が、図1に示すような層構造となっている。このような層構造により、以下に詳細に説明するように、半導体装置の反りを抑制し、且つ、その反りの経時変化を抑制することができる。 In the semiconductor device according to the present embodiment, for example, each of the upper fifth wiring layer and the sixth wiring layer in the multilayer wiring layer 4 of FIG. 2 has a layer structure as shown in FIG. Yes. With such a layer structure, as will be described in detail below, it is possible to suppress the warpage of the semiconductor device and to suppress the change with time of the warpage.
図1に示すように、第5層及び第6層の各々の配線層は、例えば、配線44と、配線44を覆う第1絶縁膜41と、第1絶縁膜41を覆う吸湿防止膜43と、吸湿防止膜43を覆う第2絶縁膜42と、を有している。
ここで、図2における第5配線26が、図1における配線44に該当する。また、図2における第6配線29も、図1における配線44に該当する。
また、図2における層間絶縁膜27は、図1における第1絶縁膜41、吸湿防止膜43及び第2絶縁膜42の3層の積層膜に該当する。また、図2における層間絶縁膜30も、図1における第1絶縁膜41、吸湿防止膜43及び第2絶縁膜42の3層の積層膜に該当する。
As shown in FIG. 1, each of the wiring layers of the fifth layer and the sixth layer includes, for example, a
Here, the
The
第1絶縁膜41は、第2絶縁膜42よりも低密度の疎膜である。第1絶縁膜41は、基板1を下に凸に反らせる応力を、基板1に与える。
The first insulating
第2絶縁膜42は、第1絶縁膜41よりも高密度の密膜であり、第1絶縁膜41よりも吸湿性が低い。第2絶縁膜42は、第1絶縁膜41よりも半導体装置の表層側に位置している。第2絶縁膜42は、基板1を上に凸に反らせる応力を、基板1に与える。
The second insulating
このように、第1絶縁膜41が基板1に与える応力と、第2絶縁膜42が基板1に与える応力とは、互いに反対方向である。よって、第1絶縁膜41が基板1に与える応力と、第2絶縁膜42が基板1に与える応力とを相殺させて、基板1の反り、ひいては半導体装置全体の反りを抑制することができる。
As described above, the stress applied to the substrate 1 by the first insulating
第1絶縁膜41の膜厚と、第2絶縁膜42の膜厚は、基板1の反り、ひいては半導体装置全体の反りが最も小さくなるように、それぞれ設定されている。
The film thickness of the first insulating
また、第1絶縁膜41よりも吸湿性が低い第2絶縁膜42が、第1絶縁膜41よりも表層側に形成されているので、第2絶縁膜42によって該第2絶縁膜42自身の吸湿を抑制できるだけでなく、第2絶縁膜42によって第1絶縁膜41の吸湿も抑制できる。このため、第2絶縁膜42に起因する応力が吸湿により経時変化してしまうことを抑制できるとともに、第1絶縁膜41に起因する応力が吸湿により経時変化してしまうことも抑制できる。よって、半導体装置の反りの経時変化を抑制することができる。
In addition, since the second insulating
第1及び第2絶縁膜41、42は、何れもその誘電率がSiO2と同じであるか、又は、それ以下である。
The first and second insulating
第1絶縁膜41は、例えば、SiO2系の膜である。より具体的には、第1絶縁膜41は、例えば、SiO2、SiO、SiOF、PSG(Phospho Silicate Glass)及びBPSG(Boro−Phospho Silicate Glass)の何れかの膜である。
同様に、第2絶縁膜42は、例えば、SiO2系の膜であり、より具体的には、例えば、SiO2、SiO、SiOF、PSG及びBPSGの何れかの膜である。
具体的には、例えば、第1絶縁膜41及び第2絶縁膜42は、それぞれSiO2膜とすることができる。
The first insulating
Similarly, the second insulating
Specifically, for example, the first insulating
なお、例えば、半導体装置が、2つの異なる電圧間で非接触通信を行うためには、厚い層間絶縁膜が必要となる。このため、例えば、第1絶縁膜41と第2絶縁膜42との合計の膜厚は、このような非接触通信を行うことができるような適切な膜厚に設定されている。
For example, in order for a semiconductor device to perform non-contact communication between two different voltages, a thick interlayer insulating film is required. For this reason, for example, the total film thickness of the first insulating
吸湿防止膜43は、吸湿防止膜として良く知られているSiON膜(酸窒化膜)であることが挙げられる。より具体的には、吸湿防止膜43は、例えば、P−SiON膜(プラズマ酸窒化膜)であることが挙げられる。
吸湿防止膜43は、SiON膜に限らず、SiN膜(例えば、P−SiN膜)又はSiC膜(例えば、P−SiC膜)であっても良い。
The moisture
The moisture
なお、図1に示す層構造の層間絶縁膜は、ローカルレイヤー、インターミディエイトレイヤー、セミグローバルレイヤー及びグローバルレイヤーの何れのレイヤーに形成しても良い。ただし、相対的に膜厚が厚いグローバルレイヤー(例えば、上記の第5層及び第6層の配線層)の層間絶縁膜、或いはセミグローバルレイヤーの層間絶縁膜を図1に示す層構造にすることによって、より効果的に、半導体装置の反りを抑制することができる。
ここで、グローバルレイヤーとは、素子間を接続する配線が配置されておらず、電源線、GND線、或いは、回路と電極パッドとを接続する配線などが配置されている層を意味する。
Note that the interlayer insulating film having the layer structure shown in FIG. 1 may be formed on any one of a local layer, an intermediate layer, a semi-global layer, and a global layer. However, the interlayer insulating film of the relatively thick global layer (for example, the above-described fifth and sixth wiring layers) or the semi-global layer of the interlayer insulating film has the layer structure shown in FIG. Therefore, the warp of the semiconductor device can be more effectively suppressed.
Here, the global layer means a layer in which wirings for connecting elements are not arranged, and power lines, GND lines, wirings for connecting circuits and electrode pads, or the like are arranged.
次に、本実施形態に係る半導体装置の製造方法を説明する。図3乃至図5はこの製造方法の一連の工程を示す図である。図3乃至図5の各図において、(a)は半導体装置の断面図、(b)は各工程におけるウェハの反り形状を示す模式図である。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described. 3 to 5 are diagrams showing a series of steps of this manufacturing method. 3A to 5A, FIG. 3A is a cross-sectional view of a semiconductor device, and FIG. 3B is a schematic diagram illustrating a warped shape of a wafer in each process.
本実施形態に係る半導体装置の製造方法は、配線と、配線を覆う層間絶縁膜と、をそれぞれ有する複数層の配線層を含む多層配線層4を基板1上に形成する工程を有する。少なくとも何れか1つの層間絶縁膜を形成する工程が、基板1を第1方向に反らせる応力を基板1に与える第1絶縁膜41を形成する工程と、第1絶縁膜41よりも表層側に、第1絶縁膜41よりも吸湿性が低く、基板1を第1方向に対する反対方向に反らせる応力を基板1に与える第2絶縁膜42を形成する工程と、を有する。以下、詳細に説明する。
The method for manufacturing a semiconductor device according to the present embodiment includes a step of forming a multilayer wiring layer 4 including a plurality of wiring layers each having a wiring and an interlayer insulating film covering the wiring on the substrate 1. The step of forming at least one interlayer insulating film includes a step of forming a first insulating
先ず、図2に示すように、半導体基板1に素子分離膜2を形成する。これにより、素子形成領域が分離される。素子分離膜2は、例えばSTI法を用いて形成されるが、LOCOS法を用いて形成されても良い。
First, as shown in FIG. 2, an
次に、素子形成領域に位置する半導体基板1に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜(例えばハフニウムシリケート膜)であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜(例えばTiN)とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。 Next, a gate insulating film and a gate electrode are formed on the semiconductor substrate 1 located in the element formation region. The gate insulating film may be a silicon oxide film or a high dielectric constant film (for example, a hafnium silicate film) having a higher dielectric constant than that of the silicon oxide film. When the gate insulating film is a silicon oxide film, the gate electrode is formed of a polysilicon film. When the gate insulating film is a high dielectric constant film, the gate electrode is formed of a laminated film of a metal film (for example, TiN) and a polysilicon film. When the gate electrode is formed of polysilicon, a polysilicon resistor may be formed on the element isolation film in the step of forming the gate electrode.
次に、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次にゲート電極の側壁にサイドウォールを形成する。次に、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にMOSトランジスタ3が形成される。 Next, source and drain extension regions are formed in the semiconductor substrate located in the element formation region. Next, sidewalls are formed on the sidewalls of the gate electrode. Next, impurity regions serving as a source and a drain are formed in a semiconductor substrate located in the element formation region. In this way, the MOS transistor 3 is formed on the semiconductor substrate.
次に、素子分離膜2上及びMOSトランジスタ3上に、多層配線層4を形成する。
Next, the multilayer wiring layer 4 is formed on the
先ず、素子分離膜2上及びMOSトランジスタ3上にコンタクト層間絶縁膜11を形成し、コンタクト層間絶縁膜11にコンタクト12を埋め込み形成する。
First, a contact
次に、コンタクト層間絶縁膜11上及びコンタクト12上に配線層間絶縁膜13を形成する。次に、配線層間絶縁膜13に配線溝を形成し、この配線溝内に銅などの金属を埋め込み、余剰の金属をCMP(Chemical Mechanical Polishing)などにより除去する。これにより、配線溝内に第1配線14を埋め込み形成することができる。
Next, a wiring
次に、配線層間絶縁膜13上及び第1配線14上に層間絶縁膜15を形成する。次に、層間絶縁膜15にビアホールを形成し、ビアホール内にタングステンなどの金属を埋め込む。次に、余剰の金属をCMP又はエッチバックにより除去する。これにより、ビアホール内にビア16を埋め込み形成することができる。
Next, an
次に、層間絶縁膜15上及びビア16上に全面スパッタなどによりAlCuなどの金属膜を成膜した後、フォトリソグラフィーによりマスクパターンを形成する。次に、このマスクパターンをマスクとして金属膜をエッチングすることにより、金属膜を所望のパターン形状の第2配線17に加工する。
Next, a metal film such as AlCu is formed on the
次に、第2配線17の側面及び上面を覆うように、層間絶縁膜15上に層間絶縁膜18を形成する。次に、層間絶縁膜18にビアホールを形成し、ビアホール内にタングステンなどの金属を埋め込み形成し、余剰の金属をCMP又はエッチバックにより除去することにより、ビアホール内にビア19を埋め込み形成する。
Next, an interlayer insulating film 18 is formed on the
その後、第2層の配線層と同様に、第3層の配線層(第3配線20、層間絶縁膜21及びビア22)及び第4層の配線層(第4配線23、層間絶縁膜24及びビア25)を順次に形成する。
Thereafter, like the second wiring layer, the third wiring layer (
次に、第4層の配線層上に、全面スパッタなどによりAlCuなどの金属膜を成膜した後、フォトリソグラフィーによりマスクパターンを形成し、このマスクパターンをマスクとして金属膜をエッチングすることにより、金属膜を所望のパターン形状の第5配線26に加工する。
Next, after a metal film such as AlCu is formed on the fourth wiring layer by sputtering or the like, a mask pattern is formed by photolithography, and the metal film is etched using the mask pattern as a mask. The metal film is processed into the
次に、第5配線26の側面及び上面を覆うように、層間絶縁膜24上に層間絶縁膜27を形成する。次に、層間絶縁膜27にビアホールを形成する。
次に、全面スパッタなどによりAlCuなどの金属膜を成膜した後、フォトリソグラフィーによりマスクパターンを形成し、このマスクパターンをマスクとして金属膜をエッチングする。これにより、所望のパターン形状の第6配線29とビア28とを一括形成する。
Next, an
Next, after a metal film such as AlCu is formed by whole surface sputtering or the like, a mask pattern is formed by photolithography, and the metal film is etched using the mask pattern as a mask. Thus, the
次に、ビア28上を覆い、且つ、第6配線26の側面及び上面を覆うように、層間絶縁膜27上に層間絶縁膜30を形成する。次に、層間絶縁膜30にビアホールを形成した後、第6配線29及びビア28を形成したのと同様の方法により、第7配線32及びビア31を形成する。
Next, an
こうして、多層配線層4を形成することができる。 In this way, the multilayer wiring layer 4 can be formed.
次に、多層配線層4上に、保護絶縁膜(パッシベーション膜)5を形成する。先ず、第7配線32を覆うようにSiN/SiO膜6を形成し、更に、SiN/SiO膜6を覆うようにポリイミド膜7を形成する。
第7配線32の一部分は、電極パッドを構成する。保護絶縁膜5には、電極パッド上に位置する開口5aを形成する。
Next, a protective insulating film (passivation film) 5 is formed on the multilayer wiring layer 4. First, the SiN /
A part of the
ここで、多層配線層4の少なくとも一部の配線層の層間絶縁膜(例えば、第5層及び第6層の配線層の層間絶縁膜27と層間絶縁膜30)については、それぞれ、以下に説明する工程により形成する。
Here, the interlayer insulating films (for example, the
先ず、図3乃至図5を参照して、第5層の配線層の製造工程について説明する。 First, the manufacturing process of the fifth wiring layer will be described with reference to FIGS.
上述のように第5配線26を形成した後、第5配線26(配線44)の側面及び上面を覆うように、第5配線26上及び第4層の配線層上に、SiO2系の第1絶縁膜41を成膜する。
After the
上述のように、第1絶縁膜41は、基板1を下に凸に反らせる応力を基板1に与える。このため、この段階では、ウェハは、下に凸に沿った状態となる(図示略)。
As described above, the first insulating
次に、第1絶縁膜41を覆うように吸湿防止膜43を成膜する。
Next, a moisture
次に、吸湿防止膜43を覆うように、SiO2系の第2絶縁膜42の下部(下層)となる第2絶縁膜下部42aを成膜する(図3(a))。
Next, a second insulating film
SiO2系の膜は、その膜密度によって応力が変化し、密膜をウェハに成膜すると上に凸にウェハが反り、疎膜を成膜すると凹状(下に凸)にウェハが反る。 In the SiO 2 film, the stress changes depending on the film density, and when the dense film is formed on the wafer, the wafer warps upward, and when the sparse film is formed, the wafer warps concavely (convex downward).
図3(a)に示すように、第2絶縁膜下部42aを成膜した直後は、第2絶縁膜下部42aに起因する応力の影響が強いため、図3(b)に示すように、ウェハは、若干、上に凸に反る。
As shown in FIG. 3A, immediately after the second insulating film
なお、図3(a)に示すように、第1絶縁膜41、吸湿防止膜43、及び、第2絶縁膜下部42aには、第5配線26の形状を反映した隆起部45が形成されている。
As shown in FIG. 3A, the first insulating
次に、図4(a)に示すように、CMPによって、第2絶縁膜下部42aの上面を平坦化する。この際に、隆起部45における吸湿防止膜43はストッパー膜として機能し、例えば、隆起部45における吸湿防止膜43が表面に露出するまで、CMPが行われる。すなわち、吸湿防止膜43をストッパー膜として第2絶縁膜の下層をCMPすることにより第2絶縁膜の下層の上面を平坦化する。
吸湿防止膜43がストッパー膜として機能することにより、オーバー研磨による第1絶縁膜41の露出を抑制できる。
このようにCMPを行うことにより、第5配線26の形成領域及びその縁部(つまり隆起部45上)では、第2絶縁膜下部42aが除去され、第5配線26及びその縁部を除く領域(つまり隆起部45以外の領域)に、第2絶縁膜下部42aが残留した状態となる。
Next, as shown in FIG. 4A, the upper surface of the second insulating film
Since the moisture
By performing CMP in this way, the second insulating film
この段階では、図3(a)の状態と比べて第2絶縁膜下部42aの膜厚が減少しているため、図4(b)に示すように、ウェハは若干凹形状(下に凸)に反る。
At this stage, since the film thickness of the second insulating film
次に、図5(a)に示すように、第2絶縁膜下部42a上及び隆起部45上に、第2絶縁膜42の上部(上層)となる第2絶縁膜上部42bを成膜する。なお、第2絶縁膜上部42bを形成する目的には、スクラッチ対策(CMPにより形成された穴を埋めること)と層間絶縁膜の膜厚調整とが含まれる。
第2絶縁膜上部42bを形成することにより、第2絶縁膜下部42aと第2絶縁膜上部42bとからなる第2絶縁膜42が形成される。
Next, as shown in FIG. 5A, a second insulating film
By forming the second insulating film
ここで、第1絶縁膜41と第2絶縁膜42との合計膜厚が層間絶縁膜の所望の膜厚となるようにする。しかも、第1絶縁膜41の応力と第2絶縁膜42の応力とが相殺し、ウェハの反りが実質的にゼロとなるように、第1絶縁膜41及び第2絶縁膜42の各々の膜厚を調整する。
Here, the total film thickness of the first insulating
この段階では、第1絶縁膜41と第2絶縁膜42との応力が相殺されることにより、図5(b)に示すように、ウェハの反りが実質的にゼロになる。
At this stage, the stress between the first insulating
第6層の配線層の製造工程は、第5層の配線層の製造工程と同様である。 The manufacturing process of the sixth wiring layer is the same as the manufacturing process of the fifth wiring layer.
以上のような第1の実施形態によれば、半導体装置の少なくとも何れか1つの層間絶縁膜は、基板1を第1方向に反らせる応力を基板1に与える第1絶縁膜41と、第1絶縁膜41よりも表層側に形成され、基板1を第1方向に対する反対方向に反らせる応力を基板1に与える第2絶縁膜42と、を有する。よって、第1絶縁膜41に起因する応力と、第2絶縁膜42に起因する応力と、を相殺させることにより、半導体装置の反りを抑制することができる。
また、第2絶縁膜42は、第1絶縁膜41よりも吸湿性が低いため、第2絶縁膜42の吸湿を抑制できる。しかも、第2絶縁膜42は、第1絶縁膜41よりも表層側に形成されているので、第2絶縁膜42によって、第1絶縁膜41の吸湿も抑制できる。このため、第2絶縁膜42に起因する応力が経時変化してしまうことを抑制できるとともに、第1絶縁膜41に起因する応力が経時変化してしまうことも抑制できる。よって、半導体装置の反りの経時変化を抑制することができる。
このように、半導体装置の反りを抑制し、且つ、その反りの経時変化を抑制することができる。
According to the first embodiment as described above, at least one of the interlayer insulating films of the semiconductor device includes the first insulating
Further, since the second insulating
As described above, the warpage of the semiconductor device can be suppressed, and the change with time of the warpage can be suppressed.
半導体装置の反りを抑制できることから、例えば、半導体装置を装置内で搬送するときに、その反りのために搬送が阻害されてしまうといった問題の発生を低減することができる。 Since the warpage of the semiconductor device can be suppressed, for example, when the semiconductor device is transported in the device, it is possible to reduce the occurrence of a problem that the warpage is hindered due to the warpage.
ところで、ウェハの反りを抑制するための方法としては、ウェハ表面に膜を成膜した後で、裏面にも同質の膜を成膜することにより、表裏に成膜した同質の膜に互いの応力を相殺させて、ウェハを平坦に維持する方法が考えられる。しかし、この方法では、最終的に、裏面の膜を除去する必要があるため、ウェハの出来上がりの段階では反りを呈する。
これに対して、本実施形態では、ウェハの反りを抑制するための成膜はウェハ表面に対して行うため、応力を相殺するための裏面への成膜を必要としないので、最終的に裏面の膜を除去する必要が無く、ウェハの出来上がりも反りを呈さないようにすることができる。
By the way, as a method for suppressing the warpage of the wafer, after forming a film on the front surface of the wafer, a uniform film is also formed on the back surface. A method of keeping the wafer flat by canceling out the above can be considered. However, in this method, since it is necessary to finally remove the film on the back surface, warpage is exhibited at the stage of completion of the wafer.
On the other hand, in the present embodiment, since film formation for suppressing the warpage of the wafer is performed on the wafer surface, film formation on the back surface for canceling stress is not required. It is not necessary to remove the film, and it is possible to prevent the wafer from being warped.
第2絶縁膜42を、第1絶縁膜41よりも高密度の膜とすることにより、第2絶縁膜42の吸湿性を第1絶縁膜41のそれよりも低くすることができる。
By making the second insulating
また、第1絶縁膜41と第2絶縁膜42との間に吸湿防止膜43が形成されていることにより、つまり、第1絶縁膜41を吸湿防止膜43により覆うことにより、第1絶縁膜41と外気との接触を抑制し、第1絶縁膜41が吸湿してしまうことを抑制することができる。これにより、第1絶縁膜41に起因する応力の経時変化を一層抑制できるので、半導体装置の反りの経時変化も一層抑制することができる。
このように、吸湿防止膜43により第1絶縁膜41を覆うことによって、第1絶縁膜41として吸湿性の高い膜を使用しても、第1絶縁膜41による吸湿を抑制できるため、第1絶縁膜41の材料の選択肢を拡げることができる。
Further, the moisture
Thus, by covering the first insulating
或いは、半導体装置は、基板1を第1方向に反らせる応力を与える第1絶縁膜41と、吸湿防止膜43よりも表層側に形成され(つまり第1絶縁膜41よりも表層側に形成され)、基板1を第1方向に対する反対方向に反らせる応力を基板1に与える第2絶縁膜42と、を有する。よって、第1絶縁膜41に起因する応力と、第2絶縁膜42に起因する応力と、を相殺させることにより、半導体装置の反りを抑制することができる。
Alternatively, the semiconductor device is formed on the surface layer side with respect to the first insulating
〔第2の実施形態〕
図6は第2の実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置は、以下に説明する点でのみ、第1の実施形態に係る半導体装置と相違し、その他の点では、第1の実施形態に係る半導体装置と同様に構成されている。また、本実施形態に係る半導体装置の製造方法は、以下に説明する点でのみ、第1の実施形態に係る半導体装置の製造方法と相違し、その他の点では、第1の実施形態に係る半導体装置の製造方法と同様である。
[Second Embodiment]
FIG. 6 is a cross-sectional view of a semiconductor device according to the second embodiment. The semiconductor device according to the present embodiment is different from the semiconductor device according to the first embodiment only in the points described below, and is otherwise configured in the same manner as the semiconductor device according to the first embodiment. Yes. The semiconductor device manufacturing method according to the present embodiment is different from the semiconductor device manufacturing method according to the first embodiment only in the points described below, and the other points are related to the first embodiment. This is the same as the semiconductor device manufacturing method.
図6に示すように、本実施形態の場合、第1絶縁膜41の成膜前に、第1絶縁膜41よりも吸湿性が低い密の薄膜である第3絶縁膜46を成膜し、配線44と第1絶縁膜41とが接触しない構造となっている。第3絶縁膜46は、配線44と、配線44の下地(例えば、配線44の下に位置する配線層)と、を覆うように形成されている。第3絶縁膜46の材質は、例えば、第2絶縁膜42の材質と同様である。
As shown in FIG. 6, in the case of the present embodiment, before the first insulating
すなわち、本実施形態の場合、少なくとも何れか1つの層間絶縁膜(例えば、層間絶縁膜27、30)は、更に、第1絶縁膜41よりも吸湿性が低く、配線44(例えば、第5配線26、第6配線29)を覆う第3絶縁膜46を含み、第3絶縁膜46よりも表層側に第1絶縁膜41が形成されている。
That is, in the present embodiment, at least one of the interlayer insulating films (for example, the
この構造により、何らかの要因で第1絶縁膜41が吸湿しても、第1絶縁膜41内の水分子が配線44に接触してしまうことを抑制できるため、配線44の腐食を抑制することができる。
よって、第1の実施形態の構造と比べて、半導体装置の信頼性を高めることができる。
With this structure, even if the first insulating
Therefore, the reliability of the semiconductor device can be improved as compared with the structure of the first embodiment.
1 半導体基板(基板)
2 素子分離膜
3 MOSトランジスタ
4 多層配線層
5 保護絶縁膜
5a 開口
6 SiN/SiO膜
7 ポリイミド膜
11 コンタクト層間絶縁膜
12 コンタクト
13 配線層間絶縁膜
14 第1配線
15 層間絶縁膜
16 ビア
17 第2配線
18 層間絶縁膜
19 ビア
20 第3配線
21 層間絶縁膜
22 ビア
23 第4配線
24 層間絶縁膜
25 ビア
26 第5配線
27 層間絶縁膜
28 ビア
29 第6配線
30 層間絶縁膜
31 ビア
32 第7配線
41 第1絶縁膜
42 第2絶縁膜
42a 第2絶縁膜下部
42b 第2絶縁膜上部
43 吸湿防止膜
44 配線
45 隆起部
46 第3絶縁膜
51 IC部
52 トランス部
53 1次コイル
54 2次コイル
1 Semiconductor substrate (substrate)
2 element isolation film 3 MOS transistor 4 multilayer wiring layer 5 protective
Claims (12)
前記基板上に形成された多層配線層と、
を有し、
前記多層配線層は、配線と、前記配線を覆う層間絶縁膜と、をそれぞれ有する複数層の配線層を有し、
少なくとも何れか1つの前記層間絶縁膜は、
前記基板を第1方向に反らせる応力を前記基板に与える第1絶縁膜と、
前記第1絶縁膜よりも表層側に形成され、前記第1絶縁膜よりも吸湿性が低く、前記基板を前記第1方向に対する反対方向に反らせる応力を前記基板に与える第2絶縁膜と、
を有することを特徴とする半導体装置。 A substrate,
A multilayer wiring layer formed on the substrate;
Have
The multilayer wiring layer has a plurality of wiring layers each having a wiring and an interlayer insulating film covering the wiring,
At least one of the interlayer insulating films is
A first insulating film that applies stress to the substrate to warp the substrate in a first direction;
A second insulating film formed on a surface layer side of the first insulating film, having a lower hygroscopicity than the first insulating film, and applying a stress to the substrate in a direction opposite to the first direction;
A semiconductor device comprising:
前記第1絶縁膜よりも吸湿性が低く、前記配線を覆う第3絶縁膜を含み、
前記第3絶縁膜よりも表層側に前記第1絶縁膜が形成されていることを特徴とする請求項1乃至7の何れか一項に記載の半導体装置。 The at least one of the interlayer insulating films further includes:
A third insulating film that is less hygroscopic than the first insulating film and covers the wiring;
The semiconductor device according to claim 1, wherein the first insulating film is formed on a surface layer side with respect to the third insulating film.
少なくとも何れか1つの前記層間絶縁膜を形成する工程が、
前記基板を第1方向に反らせる応力を前記基板に与える第1絶縁膜を形成する工程と、
前記第1絶縁膜よりも表層側に、前記第1絶縁膜よりも吸湿性が低く、前記基板を前記第1方向に対する反対方向に反らせる応力を前記基板に与える第2絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a multilayer wiring layer including a plurality of wiring layers each having a wiring and an interlayer insulating film covering the wiring on the substrate;
Forming at least one of the interlayer insulating films,
Forming a first insulating film that imparts stress to the substrate to warp the substrate in a first direction;
Forming a second insulating film on the surface layer side of the first insulating film, the second insulating film being less hygroscopic than the first insulating film and applying stress to the substrate in a direction opposite to the first direction; ,
A method for manufacturing a semiconductor device, comprising:
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-
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- 2011-09-27 JP JP2011210548A patent/JP2013074017A/en not_active Withdrawn
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