KR100569720B1 - Metal-insulator-metal capacitor and method for manufacturing the same - Google Patents

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원석준
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Abstract

유전막의 크랙 발생이 최소화되는 금속-절연체-금속 커패시터 및 그 제조 방법이 개시된다. 제1 도전막 패턴이 형성된 반도체 기판 상에 상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴을 구비한다. 상기 제1 버퍼막 패턴 상에는 상기 노출된 제1 도전막 패턴의 상부면과 인접한 제1 버퍼막 패턴의 상부면 일부를 노출시키는 층간 절연막 패턴이 구비된다. 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에는 제2 버퍼막 패턴이 구비된다. 유전막은 상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비된다. 상기 유전막 상에는 제2 도전막 패턴이 구비된다. 따라서, 상기 커패시터 구조물의 모서리 부근에 제1 및 제2 버퍼막이 보강되어 있으므로 크랙 발생이 억제될 수 있다.Disclosed are a metal-insulator-metal capacitor and a method of manufacturing the same, in which crack generation of the dielectric film is minimized. A first buffer layer pattern exposing a portion of the upper surface of the first conductive layer pattern is formed on a semiconductor substrate on which the first conductive layer pattern is formed. An interlayer insulating layer pattern exposing a portion of the upper surface of the first buffer layer pattern adjacent to the exposed upper surface of the first conductive layer pattern is provided on the first buffer layer pattern. A second buffer layer pattern is provided on side surfaces of the first buffer layer pattern and the interlayer insulating layer pattern. The dielectric layer is continuously provided along the top surface of the first conductive layer pattern and the side surface of the second buffer layer pattern. A second conductive layer pattern is provided on the dielectric layer. Accordingly, cracks may be suppressed since the first and second buffer layers are reinforced near the edges of the capacitor structure.

Description

금속-절연체-금속 커패시터 및 그 제조 방법{Metal-insulator-metal capacitor and method for manufacturing the same}Metal-insulator-metal capacitor and method for manufacturing the same

도 1은 종래 기술에 따른 MIM 커패시터를 포함하는 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device including a MIM capacitor according to the prior art.

도 2는 본 발명의 일 실시예에 따른 MIM 커패시터를 나타내는 단면도이다.2 is a cross-sectional view illustrating a MIM capacitor according to an embodiment of the present invention.

도 3 내지 도 11은 본 발명의 일 실시예에 따른 MIM 커패시터의 제조 방법을 설명하기 위한 단면도들이다.3 to 11 are cross-sectional views illustrating a method of manufacturing a MIM capacitor according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 110 : 제1 도전막 패턴100 semiconductor substrate 110 first conductive film pattern

120 : 제1 버퍼막 122 : 제1 버퍼막 패턴120: first buffer film 122: first buffer film pattern

130 : 층간 절연막 132 : 예비 층간 절연막 패턴130: interlayer insulating film 132: preliminary interlayer insulating film pattern

134 : 층간 절연막 패턴 140 : 예비 개구부134: interlayer insulating film pattern 140: preliminary opening

142 : 개구부 150 : 제2 버퍼막142: opening 150: second buffer film

152 : 제2 버퍼막 패턴 160 : 유전막152: second buffer film pattern 160: dielectric film

170 : 베리어 금속막 172 : 베리어 금속막 패턴170: barrier metal film 172: barrier metal film pattern

180 : 금속막 182 : 금속막 패턴180: metal film 182: metal film pattern

190 : 제2 도전막 192 : 제2 도전막 패턴190: second conductive film 192: second conductive film pattern

196 : 상부 배선196: upper wiring

본 발명은 금속-절연체-금속 커패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 집적 회로용 평판형 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a metal-insulator-metal capacitor and a method of manufacturing the same, and more particularly, to a flat plate capacitor for an integrated circuit and a method of manufacturing the same.

잘 알려진 바와 같이, 커패시터는 집적 회로(integrated circuits)를 제조하는데 있어서 가장 기본적인 구성 요소들 중의 하나이다. 커패시터는 메모리 소자뿐만 아니라, 아날로그 필터(analog filters), 스위치 커패시터 회로(switched capacitor circuits), 데이터 교환기(data-converters) 및 RF(radio frequency) 소자 등 많은 응용 장치에 광범위하게 사용되고 있다.As is well known, capacitors are one of the most basic components in the manufacture of integrated circuits. Capacitors are widely used in many applications, including memory filters, analog filters, switched capacitor circuits, data-converters, and radio frequency (RF) devices.

이와 같은 집적 회로에 사용되는 커패시터는 다양한 형태로 형성될 수 있지만, 일반적으로 평행한 박막 형태의 두 개의 도전층 사이에 유전막이 개재되는 평판형으로 형성되고, 이를 박막 평판형 커패시터라고 부른다.Capacitors used in such integrated circuits may be formed in various forms, but are generally formed in a flat plate type with a dielectric film interposed between two conductive layers in parallel thin film types, which is called a thin film flat type capacitor.

종래에 주로 사용되던 박막 평판형 커패시터는 금속-절연체-반도체(metal-insulator-semiconductor; 이하 MIS)형 커패시터이다. 그러나 반도체 소자의 집적도가 높아짐에 따라 MIS 커패시터는 유전막과 실리콘막 사이에 공핍층이 형성되어 원하는 커패시턴스(capacitance)를 얻을 수 없게 되었다. 이에 따라, 종래의 MIS 커패시터는 금속-절연체-금속(metal-insulator-metal; 이하 MIM) 커패시터로 대체되었다.The thin film flat plate capacitor mainly used in the related art is a metal-insulator-semiconductor (MIS) type capacitor. However, as the degree of integration of semiconductor devices increases, a depletion layer is formed between the dielectric layer and the silicon layer in the MIS capacitor, and thus, the desired capacitance cannot be obtained. Accordingly, conventional MIS capacitors have been replaced with metal-insulator-metal (MIM) capacitors.

미합중국 특허 제5,708,559호(Brabazon et al.)에는 상기 MIM 커패시터의 일 예가 개시되어 있다.US Pat. No. 5,708,559 (Brabazon et al.) Discloses an example of such a MIM capacitor.

도 1은 종래 기술에 따른 MIM 커패시터를 포함하는 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device including a MIM capacitor according to the prior art.

도 1을 참조하여 평판형 커패시터를 설명하면, 반도체 기판(10) 상부에 제1 금속막(도시되지 않음)을 증착한다. 상기 반도체 기판(10)은 트랜지스터, IC 소자들 및 금속 배선이 형성되어 있는 실리콘 기판일 수 있다. 상기 제1 금속막을 소정 부분 패터닝하여 하부 전극(52) 및 제1 금속 배선(54)을 형성한다. 상기 결과물 상에 제1 층간 절연막(56)을 형성한다. 이어서, 상기 하부 전극(52) 및 제1 금속 배선(54)의 상부면의 일부가 각각 노출되도록 상기 제1 층간 절연막(56)을 소정 부분 식각하여 평판형 커패시터 영역(60) 및 콘택홀(58)을 형성한다.Referring to FIG. 1, a flat capacitor is deposited on the semiconductor substrate 10. A first metal film (not shown) is deposited. The semiconductor substrate 10 may be a silicon substrate on which transistors, IC devices, and metal wires are formed. The first metal layer is partially patterned to form a lower electrode 52 and a first metal wiring 54. A first interlayer insulating film 56 is formed on the resultant product. Subsequently, the first interlayer insulating layer 56 is partially etched to expose a portion of the upper surface of the lower electrode 52 and the first metal wire 54, respectively, to form the planar capacitor region 60 and the contact hole 58. ).

이어서, 상기 구조물에 유전막(62) 및 도전층(도시되지 않음)을 형성한다. 상기 도전층 및 유전막(62)을 상기 제1 층간 절연막(56)의 상부면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; 이하 CMP) 공정을 수행한다. 이에 따라, 상기 도전층으로부터 상기 콘택홀(58)을 매립하는 제1 플러그(64)와 상기 커패시터의 상부 전극(66)이 동시에 형성된다. 상기 도전층은 티타늄(Ti) 또는 티타늄 질화막(TiN)과 텅스텐(W)의 적층 구조로 형성될 수 있고, 상기 상부 전극(66)이 형성됨에 따라 박막 평판형 커패시터가 완성된다. A dielectric film 62 and a conductive layer (not shown) are then formed in the structure. A chemical mechanical polishing (CMP) process is performed on the conductive layer and the dielectric layer 62 to expose the top surface of the first interlayer insulating layer 56. Accordingly, the first plug 64 filling the contact hole 58 and the upper electrode 66 of the capacitor are simultaneously formed from the conductive layer. The conductive layer may be formed of a stacked structure of titanium (Ti) or titanium nitride film (TiN) and tungsten (W), and the thin film flat capacitor is completed as the upper electrode 66 is formed.

계속해서, 상기 상부 전극(66) 및 제1 플러그(64) 상에 제2 금속 배선(76, 78)을 형성한다. 상기 제2 금속 배선(76, 78) 상에는 제2 층간 절연막(72)을 증착 한다.Subsequently, second metal wires 76 and 78 are formed on the upper electrode 66 and the first plug 64. A second interlayer insulating layer 72 is deposited on the second metal wires 76 and 78.

상기와 같이, 상기 유전막(62)을 증착한 후에 제2 금속 배선(76, 78), 제2 층간 절연막(72) 등의 상부막들을 형성함에 따라, 상기 커패시터의 유전막(62) 양측 모서리 부분(A)에 스트레스가 집중된다. 때문에, 상기 집중된 스트레스에 의해서 유전막의 모서리 부분(A)에 크랙(crack)이 발생될 수 있다. 이와 같은 크랙에 의해 상기 커패시터의 전기적인 특성이 열화되고, 이는 반도체 소자의 수율(yield)을 감소시키는 요인이 되고 있다.As described above, as the upper layers such as the second metal wires 76 and 78 and the second interlayer insulating layer 72 are formed after the dielectric layer 62 is deposited, the edge portions of both sides of the dielectric layer 62 of the capacitor ( A) stress is concentrated. Therefore, a crack may be generated in the corner portion A of the dielectric film by the concentrated stress. Such cracking causes the electrical characteristics of the capacitor to deteriorate, which causes a decrease in yield of the semiconductor device.

따라서, 본 발명의 제1 목적은 크랙 발생이 최소화되는 MIM 커패시터를 제공하는데 있다.Accordingly, it is a first object of the present invention to provide a MIM capacitor in which crack generation is minimized.

본 발명의 제2 목적은 크랙 발생이 최소화되는 MIM 커패시터의 제조 방법을 제공하는데 있다.It is a second object of the present invention to provide a method of manufacturing a MIM capacitor in which crack generation is minimized.

상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 MIM 커패시터는, 반도체 기판 상에 형성되는 제1 도전막 패턴과, 상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴과, 상기 제1 버퍼막 패턴 상에 상기 노출된 제1 도전막 패턴의 상부면과 인접하는 상기 제1 버퍼막 패턴의 상부면 일부를 노출하는 층간 절연막 패턴과, 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 구비되는 제2 버퍼막 패턴과, 상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비되는 유전막 패턴과, 상기 유전막 패턴 상에 구 비되는 제2 도전막 패턴을 포함한다.According to an aspect of the present invention, a MIM capacitor includes a first conductive layer pattern formed on a semiconductor substrate and a first buffer layer exposing a portion of an upper surface of the first conductive layer pattern. A pattern, an interlayer insulating layer pattern exposing a portion of an upper surface of the first buffer layer pattern adjacent to an upper surface of the exposed first conductive layer pattern on the first buffer layer pattern, the first buffer layer pattern, and A second buffer layer pattern provided on side surfaces of the interlayer insulating layer pattern, a dielectric layer pattern continuously disposed along an upper surface of the first conductive layer pattern and a side surface of the second buffer layer pattern, and formed on the dielectric layer pattern And a second conductive film pattern to be compared.

상기 제1 버퍼막 패턴 및 제2 버퍼막 패턴은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 형성된다.The first buffer layer pattern and the second buffer layer pattern may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), or silicon carbide nitride (SiCN).

상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 200 내지 1000Å의 두께를 가질 수 있다.The first buffer layer pattern and the second buffer layer pattern may have a thickness of 200 to 1000 Å.

상기 제2 목적을 달성하기 위한 본 발명의 일 측면에 따른 MIM 커패시터를 제조하기 위하여 우선, 제1 도전막 패턴이 형성되어 있는 반도체 기판 상에 제1 버퍼막 및 층간 절연막을 순차적으로 형성한다. 상기 제1 도전막 패턴의 상부면의 일부가 노출되도록 상기 제1 버퍼막 및 상기 층간 절연막을 이방성 식각하여 예비 개구부를 형성함으로서, 제1 버퍼막 패턴 및 예비 층간 절연막 패턴을 형성한다. 상기 제1 버퍼막 패턴의 상부면의 일부가 노출되도록 상기 예비 층간 절연막 패턴을 등방성 식각하여 개구부를 형성함으로서 층간 절연막 패턴을 형성한다. 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 제2 버퍼막 패턴을 형성한다. 상기 제1 도전막 패턴, 제2 버퍼막 패턴 및 제2 층간 절연막 패턴의 표면을 따라 연속적으로 유전막을 형성한다. 다음에 상기 유전막 상에 제2 도전막 패턴을 형성한다.In order to manufacture the MIM capacitor according to an aspect of the present invention for achieving the second object, first, a first buffer film and an interlayer insulating film are sequentially formed on a semiconductor substrate on which a first conductive film pattern is formed. The first buffer layer pattern and the preliminary interlayer insulating layer pattern are formed by anisotropically etching the first buffer layer and the interlayer insulating layer so that a portion of the upper surface of the first conductive layer pattern is exposed. The interlayer insulation layer pattern is formed by isotropically etching the preliminary interlayer insulation layer pattern so that a portion of the upper surface of the first buffer layer pattern is exposed. A second buffer layer pattern is formed on side surfaces of the first buffer layer pattern and the interlayer insulating layer pattern. A dielectric film is continuously formed along the surfaces of the first conductive film pattern, the second buffer film pattern, and the second interlayer insulating film pattern. Next, a second conductive film pattern is formed on the dielectric film.

상기 제2 버퍼막 패턴을 형성하는 단계는, 상기 제1 도전막 패턴, 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 표면을 따라 연속적으로 제2 버퍼막을 형성하는 단계와 상기 제2 버퍼막을 이방성 식각하는 단계를 포함한다.The forming of the second buffer layer pattern may include forming a second buffer layer continuously along surfaces of the first conductive layer pattern, the first buffer layer pattern, and the interlayer insulating layer pattern, and anisotropically forming the second buffer layer. Etching is included.

상기 제2 도전막 패턴을 형성하는 단계는, 상기 유전막의 표면을 따라 연속 적으로 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 상기 개구부 내부를 매립하도록 제2 도전막을 형성하는 단계와, 상기 제2 층간 절연막 패턴의 상부면이 노출되도록 상기 유전막, 상기 제2 도전막 및 상기 베리어 금속막을 평탄화하는 단계를 포함한다.The forming of the second conductive layer pattern may include forming a barrier metal layer continuously along the surface of the dielectric layer, forming a second conductive layer to fill the inside of the opening on the barrier metal layer; Planarizing the dielectric layer, the second conductive layer, and the barrier metal layer to expose an upper surface of the second interlayer insulating layer pattern.

상기한 방법에 의하면, 상기 유전막에 가해지는 스트레스에 의한 크랙 발생을 최소화시킬 수 있다. 따라서, 상기 MIM 커패시터는 크랙에 의한 불량이 감소되어 특성 및 신뢰성이 향상된다. According to the above method, crack generation due to stress applied to the dielectric layer can be minimized. Accordingly, the MIM capacitor has improved defects due to cracks and improved characteristics and reliability.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예에 대하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 MIM 커패시터를 나타내는 단면도이다. 2 is a cross-sectional view illustrating a MIM capacitor according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판 상에 제1 도전막 패턴(110)이 구비된다. 상기 제1 도전막 패턴(110)은 MIM 커패시터의 하부 전극으로서 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속막으로 이루어질 수 있다. 바람직하게는 티타늄/티타늄 질화막(Ti/TiN)의 베리어 금속막(barrier metal layer)과 텅스텐(W)이 적층된 구조를 가진다.Referring to FIG. 2, a first conductive layer pattern 110 is provided on a semiconductor substrate. The first conductive layer pattern 110 may be formed of a metal layer such as tungsten (W), aluminum (Al), or copper (Cu) as a lower electrode of the MIM capacitor. Preferably, a barrier metal layer of titanium / titanium nitride (Ti / TiN) and tungsten (W) are stacked.

도시되지는 않았지만, 상기 반도체 기판(100)과 상기 제1 도전막 패턴(110) 사이에는 MOS(metal oxide semiconductor) 트랜지스터와 같은 트랜지스터 구조물 및 상기 트랜지스터 구조물을 덮는 층간 절연막이 개재되는 것이 일반적이다.Although not shown, a transistor structure such as a metal oxide semiconductor (MOS) transistor and an interlayer insulating layer covering the transistor structure are generally interposed between the semiconductor substrate 100 and the first conductive layer pattern 110.

이어서, 상기 제1 도전막 패턴(110) 상에는 상기 제1 도전막 패턴(110)의 상부면을 일부 노출하는 제1 버퍼막 패턴(122)이 구비된다. 상기 제1 버퍼막 패턴 (122)은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 이루어질 수 있다. 또한, 상기 제1 버퍼막 패턴(122)은 200 내지 1000Å의 두께를 가질 수 있다. Subsequently, a first buffer layer pattern 122 is formed on the first conductive layer pattern 110 to partially expose an upper surface of the first conductive layer pattern 110. The first buffer layer pattern 122 may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), or silicon carbide nitride (SiCN). In addition, the first buffer layer pattern 122 may have a thickness of about 200 to about 1000 microns.

상기 제1 버퍼막 패턴(122) 상에는 상기 제1 도전막 패턴(110)의 상부면 및 상기 제1 버퍼막 패턴(122)의 상부면의 일부를 노출시키는 층간 절연막 패턴(134)이 구비된다. An interlayer insulating layer pattern 134 is formed on the first buffer layer pattern 122 to expose an upper surface of the first conductive layer pattern 110 and a portion of the upper surface of the first buffer layer pattern 122.

계속해서, 상기 제1 버퍼막 패턴(122) 및 상기 층간 절연막 패턴(134)의 측면에는 제2 버퍼막 패턴(152)이 구비된다. 상기 제2 버퍼막 패턴(152)은 상기 제1 버퍼막 패턴(122)과 동일한 물질 또는 상기 제1 버퍼막 패턴(122) 물질로 언급된 물질 중 다른 물질로 형성될 수 있다. 또한 상기 제2 버퍼막 패턴(152)의 두께는 200 내지 1000Å으로 형성될 수 있다.Subsequently, a second buffer layer pattern 152 is provided on side surfaces of the first buffer layer pattern 122 and the interlayer insulating layer pattern 134. The second buffer layer pattern 152 may be formed of the same material as the first buffer layer pattern 122 or another material among materials referred to as the material of the first buffer layer pattern 122. In addition, the thickness of the second buffer layer pattern 152 may be formed to be 200 to 1000 mW.

상기 제1 도전막 패턴(110)의 상부면 및 상기 제2 버퍼막 패턴(152)의 측면을 따라 연속적으로 유전막(160)이 구비된다. 그러면, 상기 유전막(160)은 도시된 바와 같이 양 측부가 절곡된 형상을 갖는다. 이에 따라, 상기 유전막(160)의 상부에 다수의 막들이 증착되면서 상기 유전막(160)에 가해지는 스트레스는 모서리 부분(B)에 집중된다. 그러나, 상기 커패시터 구조물의 모서리 부근에는 제1 및 제2 버퍼막 패턴(122, 152)이 보강되어 있으므로 크랙 발생이 억제될 수 있다.The dielectric layer 160 is continuously provided along an upper surface of the first conductive layer pattern 110 and a side surface of the second buffer layer pattern 152. Then, the dielectric layer 160 has a shape in which both sides are bent as shown. Accordingly, as a plurality of films are deposited on the dielectric layer 160, the stress applied to the dielectric layer 160 is concentrated at the corner portion B. FIG. However, since the first and second buffer layer patterns 122 and 152 are reinforced near the edges of the capacitor structure, crack generation may be suppressed.

또한, 제1 및 제2 버퍼막 패턴(122, 152)에 의해 크랙 전파(crack propagation)가 억제되는 효과가 발생한다. 따라서, 상기 유전막(160)의 크랙 발생이 최소화되어 반도체 장치의 불량을 감소시킬 수 있다. In addition, crack propagation is suppressed by the first and second buffer layer patterns 122 and 152. Accordingly, crack generation of the dielectric layer 160 may be minimized to reduce defects of the semiconductor device.

상기 유전막(160)으로는 SiO2, Si3N4, Ta2O5, Al 2O3, HfO, ZrO2, BST, PZT 또는 ST막으로 이루어질 수 있다. 상기 유전막(160)은 수백Å의 정도의 두께를 가지며 상기 유전막(160)의 특성에 따라 그 두께가 달라질 수 있다.The dielectric layer 160 may be formed of a SiO 2 , Si 3 N 4 , Ta 2 O 5 , Al 2 O 3 , HfO, ZrO 2 , BST, PZT, or ST film. The dielectric layer 160 may have a thickness of about several hundred micrometers and its thickness may vary according to the characteristics of the dielectric layer 160.

상기 유전막(160) 상에는 제2 도전막 패턴(192)이 구비된다. 상기 제2 도전막 패턴(192)은 MIM 커패시터의 상부 전극으로 기능하며, 베리어 금속막 패턴(172) 및 금속막 패턴(182)이 적층된 형상을 가질 수 있다. 상기 금속막 패턴은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어지고, 상기 베리어 금속막 패턴(172)은 티타늄막(Ti) 패턴, 티타늄 질화막(TiN) 패턴 또는 이들이 적층된 다층 패턴으로 이루어질 수 있다.The second conductive layer pattern 192 is provided on the dielectric layer 160. The second conductive layer pattern 192 may function as an upper electrode of the MIM capacitor, and may have a shape in which the barrier metal layer pattern 172 and the metal layer pattern 182 are stacked. The metal layer pattern is made of tungsten (W), aluminum (Al), or copper (Cu), and the barrier metal layer pattern 172 is a titanium layer (Ti) pattern, a titanium nitride layer (TiN) pattern, or a multilayer in which these layers are stacked. It can be made in a pattern.

한편, 상기 제2 도전막 패턴(192) 상에는 상기 MIM 커패시터와의 전기적인 연결을 위한 상부 배선(196)을 포함하는 상부막들이 구비된다. 또한, 상기 제1 도전막 패턴(110)과 이격되어 배치되는 제1 및 제2 금속 배선(112, 194) 및 이들 사이를 연결하는 콘택 플러그(186) 등이 상기 MIM 커패시터와 함께 구비될 수 있다. Meanwhile, upper layers including upper wirings 196 for electrical connection with the MIM capacitor are provided on the second conductive layer pattern 192. In addition, the first and second metal wires 112 and 194 disposed to be spaced apart from the first conductive layer pattern 110, and contact plugs 186 connecting thereto may be provided together with the MIM capacitor. .

이하에서는, 도 2에 도시된 MIM 커패시터를 제조하는 방법에 대해서 상세히 설명하기로 한다.Hereinafter, a method of manufacturing the MIM capacitor shown in FIG. 2 will be described in detail.

도 3 내지 도 11은 상기 MIM 커패시터를 형성하는 단계들을 나타내는 단면도들이다. 도 3 내지 도 11에 있어서, 도 2와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.3 through 11 are cross-sectional views illustrating steps of forming the MIM capacitor. 3 to 11, the same reference numerals are used for the same members as in FIG.

도 3을 참조하면, 반도체 기판(100) 상에 제1 도전막(도시되지 않음)을 증착 한다. 구체적으로, 상기 제1 도전막은 티타늄(Ti), 티타늄 질화물(TiN) 또는 알루미늄(Al)을 포함하며, 이후에 MIM 커패시터의 하부 전극으로 기능한다. 상기 제1 도전막 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 사용하여 제1 도전막 패턴(110)을 형성한다. Referring to FIG. 3, a first conductive film (not shown) is deposited on the semiconductor substrate 100. Specifically, the first conductive layer includes titanium (Ti), titanium nitride (TiN), or aluminum (Al), and then functions as a lower electrode of the MIM capacitor. A first photoresist pattern (not shown) is formed on the first conductive layer, and the first conductive layer pattern 110 is formed using the first photoresist pattern as a mask.

도 4를 참조하면, 제1 도전막 패턴(110) 상에 제1 버퍼막(120) 및 층간 절연막(130)을 순차적으로 증착한다. 상기 제1 버퍼막(120)은 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정 등을 이용하여 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 형성할 있으며, 200 내지 1000Å의 두께로 증착한다.Referring to FIG. 4, the first buffer layer 120 and the interlayer insulating layer 130 are sequentially deposited on the first conductive layer pattern 110. The first buffer layer 120 may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), or silicon carbide using a plasma enhanced chemical vapor deposition (PECVD) process. (SiCN), which is deposited at a thickness of 200 to 1000 mW.

상기 제1 버퍼막(120)은 이후 식각 공정시에 식각 저지막으로 제공된다. 또한, 이후에 형성되는 유전막(도시되지 않음)의 크랙을 억제하기 위한 보강막의 역할을 수행한다. 이에 대해서는 도 9에서 상세히 설명하기로 한다.The first buffer layer 120 is then provided as an etch stop layer during the etching process. In addition, it serves as a reinforcing film for suppressing cracking of a dielectric film (not shown) formed later. This will be described in detail with reference to FIG. 9.

상기 층간 절연막(130)은 P-TEOS(tetraethyl orthosilicate), HDP(high density plasma)-CVD 산화물 또는 저유전체 물질(Low-k material)로 형성될 수 있다.The interlayer insulating layer 130 may be formed of tetraethyl orthosilicate (P-TEOS), high density plasma (HDP) -CVD oxide, or low-k material.

도 5를 참조하면, 상기 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 도전막 패턴(110)의 상부면의 일부가 노출되도록 상기 제1 버퍼막(120) 및 상기 층간 절연막(130)을 제거하여 예비 개구부(140)를 형성함으로서 제1 버퍼막 패턴(122) 및 예비 층간 절연막 패턴(132)을 형성한다. 상기 제거 공정은 이방성 식 각 공정을 포함한다.Referring to FIG. 5, a second photoresist pattern (not shown) is formed on the interlayer insulating layer 130. The preliminary opening 140 may be removed by removing the first buffer layer 120 and the interlayer insulating layer 130 so that a portion of the upper surface of the first conductive layer pattern 110 is exposed using the second photoresist pattern as an etching mask. ) To form the first buffer film pattern 122 and the preliminary interlayer insulating film pattern 132. The removal process includes an anisotropic etching process.

도 6을 참조하면, 상기 예비 층간 절연막 패턴(132)을 등방성 식각하여 상기 예비 개구부(140)로부터 확장된 형태의 개구부(142)를 형성함으로서 층간 절연막 패턴(134)을 형성한다. 구체적으로, 상기 예비 개구부(140)가 형성된 반도체 기판(100)을 습식 식각 용액에 소정 시간 동안 침지시켜 상기 예비 층간 절연막 패턴(132)을 등방성으로 식각할 수 있다.Referring to FIG. 6, the interlayer insulating layer pattern 134 is formed by isotropically etching the preliminary interlayer insulating layer pattern 132 to form an opening 142 extending from the preliminary opening 140. In detail, the preliminary interlayer insulating layer pattern 132 may be isotropically etched by immersing the semiconductor substrate 100 having the preliminary opening 140 in a wet etching solution for a predetermined time.

이때, 상기 습식 식각 용액은 산화물을 포함하는 상기 예비 층간 절연막 패턴(132)과 질화물을 포함하는 상기 제1 버퍼막 패턴(122) 사이의 식각 선택비가 큰 것을 이용한다. 이에 따라, 상기 예비 층간 절연막 패턴(132)으로부터 층간 절연막 패턴(134)이 형성되며, 상기 제1 버퍼막 패턴(122) 및 상기 층간 절연막 패턴(134)의 측면은 계단 형태로 형성될 수 있다. In this case, the wet etching solution may have a large etching selectivity between the preliminary interlayer insulating layer pattern 132 including an oxide and the first buffer layer pattern 122 including a nitride. Accordingly, an interlayer insulating layer pattern 134 may be formed from the preliminary interlayer insulating layer pattern 132, and side surfaces of the first buffer layer pattern 122 and the interlayer insulating layer pattern 134 may be formed in a step shape.

도 7을 참조하면, 상기 노출된 제1 도전막 패턴(110) 및 제1 버퍼막 패턴(122) 그리고 층간 절연막 패턴(134)의 표면을 따라 제2 버퍼막(150)을 연속적으로 증착한다. 상기 제2 버퍼막(150)은 상기 제1 버퍼막(120)과 동일한 물질로 형성되거나 또는 상기 제1 버퍼막(120)으로 사용되는 물질들 중의 다른 하나로 형성될 수 있다. 이때, 상기 제2 버퍼막(120)은 PECVD 공정 등을 통해 200 내지 1000Å의 두께를 갖도록 증착한다.Referring to FIG. 7, a second buffer layer 150 is continuously deposited along surfaces of the exposed first conductive layer pattern 110, the first buffer layer pattern 122, and the interlayer insulating layer pattern 134. The second buffer layer 150 may be formed of the same material as the first buffer layer 120 or another one of the materials used as the first buffer layer 120. In this case, the second buffer layer 120 is deposited to have a thickness of 200 to 1000 Å through a PECVD process.

도 8을 참조하면, 상기 제2 버퍼막(150)을 이방성 식각하여 제1 버퍼막 패턴(122)의 측면 및 상기 층간 절연막 패턴(134)의 측면에 제2 버퍼막 패턴(152)을 형성한다. 이때, 상기 제2 버퍼막(150)을 이방성 식각하기 위해서는 통상적인 건식 식각 공정이 사용한다.Referring to FIG. 8, the second buffer layer 150 is anisotropically etched to form a second buffer layer pattern 152 on the side surface of the first buffer layer pattern 122 and the side surface of the interlayer insulation layer pattern 134. . In this case, a general dry etching process is used to anisotropically etch the second buffer layer 150.

도 9를 참조하면, 상기 제1 도전막 패턴(110), 제1 버퍼막 패턴(122), 상기 제2 버퍼막 패턴(152) 및 상기 층간 절연막 패턴(134)의 표면에 연속적으로 유전막(160)을 수백Å 두께로 형성한다. 상기 유전막(160)은 SiO2, Si3N4, Ta 2O5, Al2O3, HfO, ZrO2, BST, PZT 또는 ST막으로 이루어진다. 상기 유전막(160)의 두께는 유전막으로 사용되는 물질에 따라 달라질 수 있다.Referring to FIG. 9, a dielectric layer 160 is continuously formed on surfaces of the first conductive layer pattern 110, the first buffer layer pattern 122, the second buffer layer pattern 152, and the interlayer insulating layer pattern 134. ) To a thickness of several hundred microns. The dielectric layer 160 may be formed of a SiO 2 , Si 3 N 4 , Ta 2 O 5 , Al 2 O 3 , HfO, ZrO 2 , BST, PZT, or ST film. The thickness of the dielectric layer 160 may vary depending on the material used as the dielectric layer.

여기서, 상기 유전막(160)은 절곡된 형태를 가지므로, 상기 유전막(160) 상에 상부막들이 증착되면서 상기 유전막(160)에 스트레스가 모서리 부분(B)에 집중된다. 그러나, 상기 유전막(160)을 지지하는 상기 제1 및 제2 버퍼막 패턴(122, 152)이 상기 크랙 전파(crack propagation)를 억제시킨다. 때문에, 유전막(160)의 두께를 증가시키지 않고도 상기 스트레스에 견디는 능력을 향상시킬 수 있다.Here, since the dielectric layer 160 is bent, stress is concentrated on the edge portion B as the upper layers are deposited on the dielectric layer 160. However, the first and second buffer layer patterns 122 and 152 supporting the dielectric layer 160 suppress crack propagation. Therefore, the ability to withstand the stress can be improved without increasing the thickness of the dielectric layer 160.

또한, 상기 제1 및 제2 버퍼막 패턴(122, 152)이 형성되더라도 제1 도전막 패턴(110)과 유전막(160)이 접촉되는 면적은 거의 감소되지 않기 때문에, 커패시턴스의 감소가 거의 발생되지 않는다.In addition, even if the first and second buffer layer patterns 122 and 152 are formed, the area where the first conductive layer pattern 110 and the dielectric layer 160 are in contact is hardly reduced, so that the capacitance is hardly reduced. Do not.

도 10을 참조하면, 상기 유전막(160) 상에 제2 도전막(190)을 증착한다. 상기 제2 도전막은 베리어 금속막(170)과 금속막(180)의 다중막으로 형성될 수 있다. 상기 베리어 금속막(170)은 티타늄막(Ti), 티타늄 질화막(TiN) 또는 이들이 적층된 다층막으로 형성되고, 상기 금속막(180)은 텅스텐(W) 또는 알루미늄(Al)으로 이루어질 수 있다. 상기 제2 도전막(190)은 MIM 커패시터의 상부 전극으로 기능한다.Referring to FIG. 10, a second conductive layer 190 is deposited on the dielectric layer 160. The second conductive layer may be formed of multiple layers of the barrier metal layer 170 and the metal layer 180. The barrier metal film 170 may be formed of a titanium film (Ti), a titanium nitride film (TiN), or a multilayer film in which they are stacked. The metal film 180 may be formed of tungsten (W) or aluminum (Al). The second conductive layer 190 functions as an upper electrode of the MIM capacitor.

도 11을 참조하면, 상기 층간 절연막 패턴(134)이 노출되도록 상기 제2 도전막(190) 및 유전막(160)의 일부를 평탄화 공정을 이용하여 제거한다. 상기 평탄화 공정은 CMP 또는 에치백(etch back) 공정을 이용할 수 있다. 이에 따라, 베리어 금속막 패턴(172), 금속막 패턴(182)으로 구성되는 제2 도전막 패턴(192)이 형성되어, 제1 도전막 패턴(110)의 하부 전극과, 상기 제2 도전막 패턴(192)의 상부 전극과, 상기 제1 및 제2 도전막 패턴(110, 192) 사이에 개재되는 절곡된 형태의 유전막(160)을 포함하는 크랙 발생이 최소화되는 MIM 커패시터가 완성된다. 상기 제2 도전막 패턴(192) 상에는 전기적인 연결을 위한 상부 배선(196)이 형성된다.Referring to FIG. 11, a portion of the second conductive layer 190 and the dielectric layer 160 are removed using a planarization process so that the interlayer insulating layer pattern 134 is exposed. The planarization process may use a CMP or an etch back process. As a result, a second conductive film pattern 192 including the barrier metal film pattern 172 and the metal film pattern 182 is formed to form a lower electrode of the first conductive film pattern 110 and the second conductive film. A MIM capacitor including a top electrode of the pattern 192 and a bent dielectric layer 160 interposed between the first and second conductive layer patterns 110 and 192 is minimized. An upper wiring 196 is formed on the second conductive layer pattern 192 for electrical connection.

상기와 같은 본 발명에 따르면, 상기 커패시터 구조물의 모서리 부근에 커패시터의 유전막을 보강하는 버퍼막 패턴들을 형성함으로서, 상기 모서리 부근에 집중되는 스트레스에 의한 크랙 발생이 억제될 수 있다. 때문에, 유전막의 두께를 증가시키지 않고도 상기 유전막이 스트레스에 견디는 능력이 향상될 수 있다.According to the present invention as described above, by forming the buffer film patterns for reinforcing the dielectric film of the capacitor near the edge of the capacitor structure, crack generation due to stress concentrated near the edge can be suppressed. Therefore, the ability of the dielectric film to withstand stress can be improved without increasing the thickness of the dielectric film.

따라서, 유전막에 크랙 발생을 최소화시킬 수 있고, 더 나가서는 상기 유전막의 크랙으로 발생하는 반도체 장치의 불량이 감소되어 수율을 향상시킬 수 있을 것이다.Therefore, it is possible to minimize the occurrence of cracks in the dielectric film, and further to reduce the defect of the semiconductor device caused by the crack of the dielectric film can be improved yield.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the preferred embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary skill in the art will be described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

Claims (13)

반도체 기판 상에 형성되는 제1 도전막 패턴;A first conductive film pattern formed on the semiconductor substrate; 상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴;A first buffer layer pattern exposing a portion of an upper surface of the first conductive layer pattern; 상기 제1 버퍼막 패턴 상에 상기 노출된 제1 도전막 패턴의 상부면과 인접하는 상기 제1 버퍼막 패턴의 상부면의 일부를 노출하는 층간 절연막 패턴;An interlayer insulating layer pattern exposing a portion of an upper surface of the first buffer layer pattern adjacent to an upper surface of the exposed first conductive layer pattern on the first buffer layer pattern; 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 구비되는 제2 버퍼막 패턴;A second buffer layer pattern provided on side surfaces of the first buffer layer pattern and the interlayer insulating layer pattern; 상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비되는 유전막; 및A dielectric layer continuously provided along an upper surface of the first conductive layer pattern and a side surface of the second buffer layer pattern; And 상기 유전막 상에 구비되는 제2 도전막 패턴을 포함하는 것을 금속-절연체-금속 커패시터.The metal-insulator-metal capacitor comprising a second conductive film pattern provided on the dielectric film. 제1 항에 있어서, 상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물 (SiCN)로 이루어지는 것을 특징으로 하는 금속-절연체-금속 커패시터.The method of claim 1, wherein the first buffer layer pattern and the second buffer layer pattern are formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), or silicon carbide nitride (SiCN). Metal-insulator-metal capacitor. 제2 항에 있어서, 상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 200 내지 1000Å의 두께를 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터.The metal-insulator-metal capacitor of claim 2, wherein the first buffer layer pattern and the second buffer layer pattern have a thickness of about 200 to about 1000 μs. 제1 항에 있어서, 상기 제2 도전막 패턴은 베리어 금속막 패턴 및 금속막 패턴이 적층된 형상을 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터.The metal-insulator-metal capacitor of claim 1, wherein the second conductive film pattern has a shape in which a barrier metal film pattern and a metal film pattern are stacked. 제4 항에 있어서, 상기 금속막 패턴은 텅스텐(W) 또는 알루미늄(Al)으로 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.The method of claim 4, wherein the metal film pattern is formed of tungsten (W) or aluminum (Al). 제4 항에 있어서, 상기 베리어 금속막 패턴은 티타늄막(Ti) 패턴, 티타늄 질화막(TiN) 패턴 또는 이들이 적층된 다층 패턴으로 이루어지는 것을 특징으로 하는 금속-절연체-금속 커패시터.5. The metal-insulator-metal capacitor according to claim 4, wherein the barrier metal film pattern is formed of a titanium film (Ti) pattern, a titanium nitride film (TiN) pattern, or a multilayer pattern in which these layers are stacked. 제1 도전막 패턴이 형성되어 있는 반도체 기판 상에 제1 버퍼막 및 층간 절연막을 순차적으로 형성하는 단계;Sequentially forming a first buffer film and an interlayer insulating film on a semiconductor substrate on which the first conductive film pattern is formed; 상기 제1 도전막 패턴의 상부면의 일부가 노출되도록 상기 제1 버퍼막 및 상기 층간 절연막을 이방성 식각하여 예비 개구부를 형성함으로서, 제1 버퍼막 패턴 및 예비 층간 절연막 패턴을 형성하는 단계;Forming a first buffer layer pattern and a preliminary interlayer insulating layer pattern by anisotropically etching the first buffer layer and the interlayer insulating layer so that a portion of the upper surface of the first conductive layer pattern is exposed; 상기 제1 버퍼막 패턴의 상부면의 일부가 노출되도록 상기 예비 층간 절연막 패턴을 등방성 식각하여 개구부를 형성함으로서 층간 절연막 패턴을 형성하는 단계;Forming an interlayer insulating layer pattern by isotropically etching the preliminary interlayer insulating layer pattern so that a portion of the upper surface of the first buffer layer pattern is exposed to form an opening; 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 제2 버퍼막 패턴을 형성하는 단계;Forming a second buffer film pattern on side surfaces of the first buffer film pattern and the interlayer insulating film pattern; 상기 제1 도전막 패턴, 상기 제2 버퍼막 패턴 및 상기 제2 층간 절연막 패턴의 표면을 따라 연속적으로 유전막을 형성하는 단계; 및Continuously forming a dielectric film along surfaces of the first conductive film pattern, the second buffer film pattern, and the second interlayer insulating film pattern; And 상기 유전막 상에 제2 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.And forming a second conductive layer pattern on the dielectric layer. 제7 항에 있어서, 상기 제2 버퍼막 패턴을 형성하는 단계는,The method of claim 7, wherein the forming of the second buffer layer pattern comprises: 상기 제1 도전막 패턴, 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 표면을 따라 연속적으로 제2 버퍼막을 형성하는 단계; 및Continuously forming a second buffer film along surfaces of the first conductive film pattern, the first buffer film pattern, and the interlayer insulating film pattern; And 상기 제2 버퍼막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.And anisotropically etching the second buffer layer. 제7 항에 있어서, 상기 제2 도전막 패턴을 형성하는 단계는,The method of claim 7, wherein the forming of the second conductive film pattern, 상기 유전막의 표면을 따라 연속적으로 베리어 금속막을 형성하는 단계;Continuously forming a barrier metal film along a surface of the dielectric film; 상기 베리어 금속막 상에 상기 개구부 내부를 매립하도록 금속막을 형성하는 단계; 및Forming a metal film to fill the inside of the opening on the barrier metal film; And 상기 제2 층간 절연막 패턴의 상부면이 노출되도록 상기 유전막, 상기 금속막 및 상기 베리어 금속막을 평탄화하는 단계를 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.And planarizing the dielectric film, the metal film, and the barrier metal film to expose an upper surface of the second interlayer insulating film pattern. 제9 항에 있어서, 상기 금속막은 텅스텐(W) 또는 알루미늄(Al)으로 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.10. The method of claim 9, wherein the metal film is formed of tungsten (W) or aluminum (Al). 제9 항에 있어서, 상기 베리어 금속막은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.10. The method of claim 9, wherein the barrier metal film comprises at least one of titanium (Ti) and titanium nitride (TiN). 제7 항에 있어서, 상기 제1 버퍼막 및 상기 제2 버퍼막은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.The metal of claim 7, wherein the first buffer layer and the second buffer layer include silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), or silicon carbide nitride (SiCN). -Insulator-Metal Capacitor Manufacturing Method. 제12 항에 있어서, 상기 제1 및 제2 버퍼막은 200 내지 1000Å의 두께를 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.13. The method of claim 12, wherein the first and second buffer films have a thickness of 200 to 1000 microns.
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