JP2013069940A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 29
- 230000005684 electric field Effects 0.000 claims description 61
- 230000000694 effects Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001994 activation Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
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Abstract
Description
本発明は、トレンチゲートを有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate.
例えば、特許文献１に記載された半導体装置では、トレンチゲートと同じもしくはトレンチゲートよりも深い電界緩和層が設けられることにより、トレンチゲート底部への電界集中が抑制されている。 For example, in the semiconductor device described in Patent Document 1, electric field concentration at the bottom of the trench gate is suppressed by providing an electric field relaxation layer that is the same as or deeper than the trench gate.
一般に、トレンチゲートは、チャネル形成領域を含むボディ層と接している。電界緩和層は、図１に示されるように、ボディ層と接するように設けられている。本発明者らは、電界緩和層とトレンチゲートとの距離を近づけるほど、トレンチゲート底部への電界集中の抑制に寄与することを見出した。 In general, the trench gate is in contact with the body layer including the channel formation region. As shown in FIG. 1, the electric field relaxation layer is provided so as to be in contact with the body layer. The present inventors have found that the closer the distance between the electric field relaxation layer and the trench gate is, the more the electric field concentration on the bottom of the trench gate is reduced.
ところで、電界緩和層は、不純物をイオン注入したのち活性化する工程を経て形成される。電界緩和層とトレンチゲートとの距離を近づけためには、トレンチゲートから近い位置に不純物をイオン注入する必要がある。しかしながら、イオン注入時のばらつきや活性化する際の不純物の拡散により、電界緩和層と隣接するボディ層の不純物濃度は、電界緩和層を形成しない場合と比べて大きくなる。ボディ層の不純物濃度が大きくなると、半導体装置のチャネルの形成が阻害される。
電界緩和効果を得るために電界緩和層をトレンチゲート近傍に設けると、半導体装置のオン抵抗が上昇してしまうという課題があった。
By the way, the electric field relaxation layer is formed through a step of activating after ion implantation of impurities. In order to reduce the distance between the electric field relaxation layer and the trench gate, it is necessary to ion-implant impurities at a position near the trench gate. However, the impurity concentration in the body layer adjacent to the electric field relaxation layer becomes larger than that in the case where the electric field relaxation layer is not formed due to variations during ion implantation and diffusion of impurities during activation. When the impurity concentration of the body layer increases, the formation of the channel of the semiconductor device is hindered.
If an electric field relaxation layer is provided in the vicinity of the trench gate in order to obtain an electric field relaxation effect, there is a problem that the on-resistance of the semiconductor device increases.
本発明はかかる点に鑑みてなされたものであり、その目的は、電界緩和層による電界緩和効果を維持しつつ半導体装置のオン抵抗の上昇を抑制し得る半導体装置を提供することにある。 This invention is made | formed in view of this point, The objective is to provide the semiconductor device which can suppress the raise of ON resistance of a semiconductor device, maintaining the electric field relaxation effect by an electric field relaxation layer.
上記目的を達成するため、本発明にかかる半導体装置は、トレンチゲートを有する半導体装置であって、前記トレンチゲート側壁と接するようにボディ層が設けられている。前記ボディ層は、前記トレンチゲートに電圧を印加したときに前記トレンチゲートに沿う前記ボディ層の一部であるチャネル形成領域にチャネルが形成される。この装置は、前記ボディ層と接するように電界緩和層が設けられている。ここで、電界緩和層は、前記トレンチゲートと前記電界緩和層との間にチャネル形成領域が設けられていない領域と比べて、前記チャネル形成領域が設けられている領域のほうが、前記トレンチゲートと電界緩和層とが実質的に離間するように設けられている。 In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device having a trench gate, and a body layer is provided so as to be in contact with the side wall of the trench gate. In the body layer, when a voltage is applied to the trench gate, a channel is formed in a channel formation region that is a part of the body layer along the trench gate. In this device, an electric field relaxation layer is provided in contact with the body layer. Here, the region where the channel formation region is provided is more in the electric field relaxation layer than the region where the channel formation region is not provided between the trench gate and the electric field relaxation layer. It is provided so as to be substantially separated from the electric field relaxation layer.
上記装置では、前記トレンチゲートと前記電界緩和層との距離は、それぞれの間に前記チャネル形成領域が設けられている領域と比べて前記チャネル形成領域が設けられていない領域のほうが短いことが好ましい。 In the above apparatus, the distance between the trench gate and the electric field relaxation layer is preferably shorter in a region where the channel formation region is not provided than in a region where the channel formation region is provided therebetween. .
上記構成によれば、チャネル形成領域における不純物濃度の上昇を抑制し得る。従って、電界緩和効果を維持しつつ、半導体装置のオン抵抗の上昇を抑制し得る。 According to the above configuration, an increase in impurity concentration in the channel formation region can be suppressed. Therefore, an increase in on-resistance of the semiconductor device can be suppressed while maintaining the electric field relaxation effect.
以下、本発明の実施形態にかかる半導体装置（以下、本装置と呼ぶ）について、図面を参照しながら説明する。 Hereinafter, a semiconductor device according to an embodiment of the present invention (hereinafter referred to as the present device) will be described with reference to the drawings.
図１に示されるように、本装置の上面には、複数のトレンチ１０が形成されている。各トレンチの１０の内面は、ゲート酸化膜１１に覆われている。各トレンチ１０の内部には、ゲート電極１２が形成されている。以下では、トレンチ１０内に形成されたゲート酸化膜１１とゲート電極１２を合わせて、トレンチゲート電極１３と呼ぶ。図２に示されるように、各トレンチゲート電極１３は、互いに平行に延びている。 As shown in FIG. 1, a plurality of trenches 10 are formed on the upper surface of the apparatus. The inner surface of each trench 10 is covered with a gate oxide film 11. A gate electrode 12 is formed inside each trench 10. Hereinafter, the gate oxide film 11 and the gate electrode 12 formed in the trench 10 are collectively referred to as a trench gate electrode 13. As shown in FIG. 2, the trench gate electrodes 13 extend in parallel to each other.
本装置の内部には、ソース層２０、ボディ層２１、ドリフト層２２、バッファ層２３、及び、電界緩和層２４が形成されている。 Inside the device, a source layer 20, a body layer 21, a drift layer 22, a buffer layer 23, and an electric field relaxation layer 24 are formed.
ソース層２０は、ｎ型の層であり、本装置の上面に露出するように選択的に形成されている。ソース層２０は、ゲート酸化膜１１の側壁と接している。さらに、図２に示されるように、ソース層２０は、トレンチゲート電極１３短手方向端部に沿ってトレンチゲート電極１３長手方向と平行に延びている。 The source layer 20 is an n-type layer and is selectively formed so as to be exposed on the upper surface of the device. Source layer 20 is in contact with the sidewall of gate oxide film 11. Further, as shown in FIG. 2, the source layer 20 extends in parallel with the longitudinal direction of the trench gate electrode 13 along the lateral direction end of the trench gate electrode 13.
ボディ層２１は、ｐ型の層であり、ソース層２０の下側に形成されている。ボディ層２１は、ゲート酸化膜１１の側壁と接している。さらに、図１、図２に示されるように、ボディ層２１は、２つのソース層２０の間において本装置上面に露出している。 The body layer 21 is a p-type layer and is formed below the source layer 20. Body layer 21 is in contact with the side wall of gate oxide film 11. Further, as shown in FIGS. 1 and 2, the body layer 21 is exposed on the upper surface of the device between the two source layers 20.
ドリフト層２２は、ソース層２０と比べて低濃度のｎ型不純物を含有する層であり、ボディ層２１の下側に形成されている。ドリフト層２２は、ボディ層２１によってソース層２０と分離されている。さらに、ドリフト層２２は、トレンチゲート電極１３の下端に位置するゲート酸化膜１１と接している。 The drift layer 22 is a layer containing n-type impurities at a lower concentration than the source layer 20, and is formed below the body layer 21. The drift layer 22 is separated from the source layer 20 by the body layer 21. Furthermore, the drift layer 22 is in contact with the gate oxide film 11 located at the lower end of the trench gate electrode 13.
バッファ層２３は、ドリフト層２２と比べて高濃度のｎ型不純物を含有する層であり、ドリフト層２２の下側に形成されている。 The buffer layer 23 is a layer that contains a higher concentration of n-type impurities than the drift layer 22, and is formed below the drift layer 22.
電界緩和層２４は、ボディ層２１と比べて高濃度のｐ型不純物を含有する層であり、ボディ層２１と接するように形成されている。さらに、電界緩和層２４は、トレンチゲート電極１３と電界緩和層２４との間に後述するチャネル形成領域が設けられていない領域と比べて、後述するチャネル形成領域が設けられている領域のほうが、前記トレンチゲート電極１３と電界緩和層２４とが実質的に離間するように設けられている。例えば、図２に示されるように、電界緩和層２４とトレンチゲート電極１３との間にソース層が介在していない領域における距離Ｗ１は、それぞれの間にソース層が介在している領域における距離Ｗ２と比べて短い。すなわち、電界緩和層２４は、トレンチゲート電極１３の短手方向端部の側壁と比べて、長手方向端部の側壁の近くに設けられている。 The electric field relaxation layer 24 is a layer containing a higher concentration of p-type impurities than the body layer 21, and is formed in contact with the body layer 21. Furthermore, in the electric field relaxation layer 24, a region in which a channel formation region described later is provided, compared to a region in which a channel formation region described later is not provided between the trench gate electrode 13 and the electric field relaxation layer 24. The trench gate electrode 13 and the electric field relaxation layer 24 are provided so as to be substantially separated from each other. For example, as shown in FIG. 2, the distance W1 in the region where the source layer is not interposed between the electric field relaxation layer 24 and the trench gate electrode 13 is the distance in the region where the source layer is interposed therebetween. Shorter than W2. That is, the electric field relaxation layer 24 is provided closer to the side wall at the end in the longitudinal direction than the side wall at the end in the short direction of the trench gate electrode 13.
ここで、電界緩和層２４とトレンチゲート電極１３との距離とは、一方の所定の箇所から他方の面までの最短の距離の平均をとった値を指す。電界緩和層２４とトレンチゲート電極１３との距離が領域によって異なる場合、電界緩和層２４とトレンチゲート電極１３との距離は、領域毎の距離の平均をとった値である。 Here, the distance between the electric field relaxation layer 24 and the trench gate electrode 13 refers to a value obtained by averaging the shortest distances from one predetermined portion to the other surface. When the distance between the electric field relaxation layer 24 and the trench gate electrode 13 varies depending on the region, the distance between the electric field relaxation layer 24 and the trench gate electrode 13 is a value obtained by averaging the distances for each region.
以下、本装置の作動について説明する。バッファ層２３側からソース層２０側に電流が流れるように、すなわち本装置に順方向電圧が印加された状態で、トレンチゲート電極１３にゲート閾値電圧（本装置がオン状態となるために必要な最小限のゲート電圧）以上の電圧が印加されると、本装置がオン状態となる。このとき、ゲート酸化膜１１の側壁に接しており、且つソース層２０の下側である範囲のボディ層２１にチャネルが形成される。ここで、ゲート酸化膜１１の側壁に接しており、且つソース層２０の下側に位置する範囲のボディ層２１が、前記チャネル形成領域に対応する。 Hereinafter, the operation of the present apparatus will be described. A gate threshold voltage (necessary for turning on the device) is applied to the trench gate electrode 13 so that a current flows from the buffer layer 23 side to the source layer 20 side, that is, in a state where a forward voltage is applied to the device. When a voltage equal to or higher than the minimum gate voltage is applied, the device is turned on. At this time, a channel is formed in the body layer 21 in a range in contact with the side wall of the gate oxide film 11 and below the source layer 20. Here, the body layer 21 in contact with the side wall of the gate oxide film 11 and located below the source layer 20 corresponds to the channel formation region.
本装置がオフ状態のときに、例えば、所定の電圧が本装置に印加されている場合、この電圧の影響によりゲート酸化膜１１には所定の電圧に対応する電界がかかっている。このため、印加される所定の電圧が大きくなると、ゲート酸化膜１１の底部に電界集中が発生し得る。しかしながら、本装置はトレンチゲート電極１３の近傍に電界緩和層２４が設けられている。電界緩和層２４とドリフト層２２とのＰＮ接合部から延びる空乏層がドリフト層２２側に大きく延びることにより、ゲート酸化膜１１の底部への電界集中が抑制され得る。 When the device is in an off state, for example, when a predetermined voltage is applied to the device, an electric field corresponding to the predetermined voltage is applied to the gate oxide film 11 due to the influence of the voltage. For this reason, when the predetermined voltage to be applied increases, electric field concentration may occur at the bottom of the gate oxide film 11. However, this device is provided with an electric field relaxation layer 24 in the vicinity of the trench gate electrode 13. The depletion layer extending from the PN junction between the electric field relaxation layer 24 and the drift layer 22 extends greatly toward the drift layer 22 side, so that electric field concentration at the bottom of the gate oxide film 11 can be suppressed.
電界緩和層２４は、不純物をイオン注入したのち活性化する工程を経て形成される。イオン注入時のばらつきや活性化する際の不純物の拡散により、電界緩和層２４と隣接するボディ層２１の不純物濃度は、電界緩和層２４を形成しない場合と比べて大きくなる。ボディ層２１の不純物濃度が大きくなると、半導体装置のチャネルの形成が阻害される。
しかしながら、電界緩和層２４は、前述したように、電界緩和層２４とトレンチゲート電極１３との距離が、Ｗ１＜Ｗ２となるように設けられている。電界緩和層２４とトレンチゲート電極１３との間にチャネル形成領域が設けられていない領域においては、ボディ層２１の不純物濃度の変化による本装置のオン抵抗への影響は殆どない。つまり、Ｗ１を短くしてもオン抵抗への影響は殆どない。
The electric field relaxation layer 24 is formed through an activation process after ion implantation of impurities. Due to variations during ion implantation and diffusion of impurities during activation, the impurity concentration of the body layer 21 adjacent to the electric field relaxation layer 24 becomes larger than when the electric field relaxation layer 24 is not formed. When the impurity concentration of the body layer 21 is increased, the channel formation of the semiconductor device is hindered.
However, as described above, the electric field relaxation layer 24 is provided such that the distance between the electric field relaxation layer 24 and the trench gate electrode 13 satisfies W1 <W2. In the region where the channel formation region is not provided between the electric field relaxation layer 24 and the trench gate electrode 13, there is almost no influence on the on-resistance of the device due to the change in the impurity concentration of the body layer 21. That is, even if W1 is shortened, there is almost no influence on the on-resistance.
従って、上記実施形態によれば、Ｗ１と比べてＷ２が短い、又はＷ１とＷ２が同じ場合と比べて、トレンチゲート電極１３への電界集中を抑制しつつ、オン抵抗の上昇を抑制し得る。 Therefore, according to the said embodiment, compared with the case where W2 is short compared with W1, or W1 and W2 are the same, the raise of on-resistance can be suppressed, suppressing the electric field concentration to the trench gate electrode 13. FIG.
本発明は、前記実施形態に限定されず、例えば、図３に示されるように、ソース層２０がトレンチゲート電極１３に沿って選択的に設けられ、トレンチゲート電極１３に沿ってチャネル形成領域とチャネルが形成されない領域とが存在しても良い。各ソース層２０は電気的に接続されている。ここで、電界緩和層２４とトレンチゲート電極１３との距離は、それぞれの間にチャネル形成領域が設けられている領域ではＷ１、それぞれの間にチャネル形成領域が設けられていない領域ではＷ２であり、Ｗ１＜Ｗ２の関係を有している。 The present invention is not limited to the above-described embodiment. For example, as shown in FIG. 3, the source layer 20 is selectively provided along the trench gate electrode 13, and the channel formation region is formed along the trench gate electrode 13. There may be a region where a channel is not formed. Each source layer 20 is electrically connected. Here, the distance between the electric field relaxation layer 24 and the trench gate electrode 13 is W1 in a region where a channel formation region is provided therebetween, and W2 in a region where no channel formation region is provided therebetween. , W1 <W2.
また、図４に示されるように、トレンチゲート電極１３は、環状構造を有していても良い。ソース層２０は、トレンチゲート電極１３の曲率の小さい部分に沿って、選択的に設けられている。すなわち、トレンチゲート電極１３の曲率が大きい部分にはソース層２０が設けられておらず、チャネルが形成されない。ここで、電界緩和層２４とトレンチゲート電極１３との距離は、それぞれの間にチャネル形成領域が設けられている領域ではＷ１、それぞれの間にチャネル形成領域が設けられていない領域ではＷ２であり、Ｗ１＜Ｗ２の関係を有している。 As shown in FIG. 4, the trench gate electrode 13 may have an annular structure. The source layer 20 is selectively provided along a portion where the curvature of the trench gate electrode 13 is small. That is, the source layer 20 is not provided in a portion where the curvature of the trench gate electrode 13 is large, and a channel is not formed. Here, the distance between the electric field relaxation layer 24 and the trench gate electrode 13 is W1 in a region where a channel formation region is provided therebetween, and W2 in a region where no channel formation region is provided therebetween. , W1 <W2.
また、図５に示されるように、各トレンチゲート電極１３の短手方向端部の側壁の間には、電界緩和層２４が設けられていなくても良い。この場合、電界緩和層２４とトレンチゲート電極１３の短手方向端部の側壁との距離は、トレンチゲート電極１３の長手方向の中心部において最大となり、長手方向端部において最小となる。電界緩和層２４とトレンチゲート電極１３との距離が一定でないため、それぞれの距離の平均値がＷ２となり、Ｗ１＜Ｗ２の関係を有している。
上記構成によれば、各チャネル形成領域の間に電界緩和層２４を形成し得ない。従って、チャネル形成領域における不純物濃度の上昇を抑制し、オン抵抗の上昇を抑制し得る。
Further, as shown in FIG. 5, the electric field relaxation layer 24 may not be provided between the sidewalls of the end portions in the short direction of the respective trench gate electrodes 13. In this case, the distance between the electric field relaxation layer 24 and the side wall of the end portion in the short direction of the trench gate electrode 13 is maximum at the center portion in the longitudinal direction of the trench gate electrode 13 and is minimum at the end portion in the longitudinal direction. Since the distance between the electric field relaxation layer 24 and the trench gate electrode 13 is not constant, the average value of each distance is W2, and the relationship of W1 <W2 is established.
According to the above configuration, the electric field relaxation layer 24 cannot be formed between the channel formation regions. Therefore, an increase in impurity concentration in the channel formation region can be suppressed, and an increase in on-resistance can be suppressed.
また、電界緩和層２４は、本装置の上面に露出していなくても良い。たとえば、ボディ層２１の下側に接するように電界緩和層２４が設けられていても良い。さらに、電界緩和層２４は、トレンチゲート電極１３より浅い位置に設けられていても良い。 Further, the electric field relaxation layer 24 may not be exposed on the upper surface of the present device. For example, the electric field relaxation layer 24 may be provided so as to be in contact with the lower side of the body layer 21. Further, the electric field relaxation layer 24 may be provided at a position shallower than the trench gate electrode 13.
なお、本装置は半導体から構成されているが、特に、ＳｉＣやＧａＮなどの高耐圧の半導体から構成されることが好ましい。 Although the present apparatus is composed of a semiconductor, it is particularly preferable that the apparatus is composed of a high breakdown voltage semiconductor such as SiC or GaN.
また、本装置はｎチャネル型の半導体装置であるが、ｐチャネル型の半導体装置でもよい。 Further, although this device is an n-channel semiconductor device, it may be a p-channel semiconductor device.
１０…トレンチ、１１…ゲート酸化膜、１２…ゲート電極、１３…トレンチゲート電極、２０…ソース層、２１…ボディ層、２２…ドリフト層、２３…バッファ層、２４…電界緩和層 DESCRIPTION OF SYMBOLS 10 ... Trench, 11 ... Gate oxide film, 12 ... Gate electrode, 13 ... Trench gate electrode, 20 ... Source layer, 21 ... Body layer, 22 ... Drift layer, 23 ... Buffer layer, 24 ... Electric field relaxation layer
Claims (4)
前記ボディ層と接するように設けられた電界緩和層とを備える半導体装置であって、
前記ボディ層は、前記トレンチゲートに電圧を印加したときに前記トレンチゲートに沿う前記ボディ層の一部であるチャネル形成領域にチャネルが形成され、
前記トレンチゲートと前記電界緩和層との間にチャネル形成領域が設けられていない領域と比べて、前記チャネル形成領域が設けられている領域のほうが、前記トレンチゲートと電界緩和層とが実質的に離間している、
ことを特徴とする半導体装置。 A trench gate, and a body layer provided in contact with the trench gate sidewall;
A semiconductor device comprising an electric field relaxation layer provided in contact with the body layer,
The body layer has a channel formed in a channel formation region that is a part of the body layer along the trench gate when a voltage is applied to the trench gate;
The region where the channel formation region is provided is substantially the same as the region where the channel formation region is provided, compared to the region where the channel formation region is not provided between the trench gate and the electric field relaxation layer. Separated,
A semiconductor device.
前記ボディ層は、前記トレンチゲートに電圧を印加したときに前記トレンチゲートに沿う前記ボディ層の一部であるチャネル形成領域にチャネルが形成され、
前記電界緩和層は、前記トレンチゲートと前記電界緩和層との距離が、それぞれの間に前記チャネル形成領域が設けられている領域と比べて前記チャネル形成領域が設けられていない領域のほうが短いことを特徴とする、半導体装置。 A semiconductor device comprising: a trench gate; a body layer provided in contact with the trench gate sidewall; and an electric field relaxation layer provided in contact with the body layer,
The body layer has a channel formed in a channel formation region that is a part of the body layer along the trench gate when a voltage is applied to the trench gate;
In the field relaxation layer, the distance between the trench gate and the field relaxation layer is shorter in a region where the channel formation region is not provided than in a region where the channel formation region is provided therebetween. A semiconductor device characterized by the above.
前記トレンチゲート側壁と接するように設けられたボディ層と、前記トレンチゲート側壁と前記ボディ層とに囲まれるとともに前記半導体装置主表面に露出する領域の一部に設けられたソース層と、前記ボディ層と接するように設けられた電界緩和層とを備え、
前記半導体装置主表面から見たとき、前記電界緩和層と前記トレンチゲートとの間にソース層が介在していない領域における前記電界緩和層と前記トレンチゲート側壁との距離である第一の距離は、前記電界緩和層と前記トレンチゲートとの間にソース層が設けられている領域における前記電界緩和層と前記トレンチゲート側壁との距離である第二の距離と比べて短いことを特徴とする、半導体装置。 A semiconductor device having a trench gate,
A body layer provided in contact with the trench gate side wall; a source layer provided in a part of a region surrounded by the trench gate side wall and the body layer and exposed to the main surface of the semiconductor device; An electric field relaxation layer provided in contact with the layer,
When viewed from the main surface of the semiconductor device, a first distance that is a distance between the electric field relaxation layer and the trench gate sidewall in a region where a source layer is not interposed between the electric field relaxation layer and the trench gate is , Characterized in that it is shorter than a second distance that is a distance between the electric field relaxation layer and the trench gate sidewall in a region where a source layer is provided between the electric field relaxation layer and the trench gate, Semiconductor device.
前記トレンチゲート側壁と接するように設けられたボディ層と、前記ボディ層と接するように設けられた電界緩和層とを備え、
前記電界緩和層は、前記トレンチゲート短手方向端部の側壁と比べて前記トレンチゲート長手方向端部の側壁の近くに設けられている、ことを特徴とする半導体装置。 A semiconductor device having a trench gate,
A body layer provided in contact with the trench gate sidewall, and an electric field relaxation layer provided in contact with the body layer,
The semiconductor device according to claim 1, wherein the electric field relaxation layer is provided closer to a side wall of the trench gate longitudinal direction end than a side wall of the trench gate short side end.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011208272A JP5697569B2 (en) | 2011-09-24 | 2011-09-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011208272A JP5697569B2 (en) | 2011-09-24 | 2011-09-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013069940A true JP2013069940A (en) | 2013-04-18 |
| JP5697569B2 JP5697569B2 (en) | 2015-04-08 |
Family
ID=48475257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011208272A Active JP5697569B2 (en) | 2011-09-24 | 2011-09-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5697569B2 (en) |
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|---|---|
| JP5697569B2 (en) | 2015-04-08 |
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