JP2012069797A - Insulated gate transistor - Google Patents
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Abstract
Description
本発明は、トレンチ内に形成されたゲート電極を有する絶縁ゲート型トランジスタに関する。 The present invention relates to an insulated gate transistor having a gate electrode formed in a trench.
絶縁ゲート型トランジスタとして、FET、IGBT等が広く知られている。ゲート電極がトレンチ内に設けられた絶縁ゲート型トランジスタでは、トレンチがドレイン領域(若しくはコレクタ領域)側に突出している。このため、絶縁ゲート型トランジスタがオフしているときに、トレンチの内面を覆っている絶縁膜の下端部に電界が集中し、その下端部で絶縁破壊が生じ易い。 As insulated gate transistors, FETs, IGBTs and the like are widely known. In an insulated gate transistor in which a gate electrode is provided in a trench, the trench protrudes toward the drain region (or collector region). For this reason, when the insulated gate transistor is off, the electric field concentrates on the lower end portion of the insulating film covering the inner surface of the trench, and dielectric breakdown tends to occur at the lower end portion.
上記の問題を解決する技術が特許文献1に開示されている。特許文献1に開示のMOSFETでは、半導体層内に、n型のソース領域と、p型のボディ領域と、n型のドレイン領域(ドリフト領域とn+型基板により構成される領域)が形成されている。半導体層の上面には、ソース領域及びボディ領域に隣接し、ドリフト領域に達するトレンチが形成されている。トレンチの内面は絶縁膜によって覆われており、トレンチ内にゲート電極が形成されている。トレンチの両側には、一対のp型ディープ領域が形成されている。各p型ディープ領域は、絶縁膜から間隔を空けた位置で深さ方向に伸びている。各p型ディープ領域は、トレンチの下端部と略同じ深さまで伸びている。ソース領域とp型ディープ領域はソース電極に接続されており、ドレイン領域はドレイン電極に接続されている。このMOSFETでは、MOSFETがオフしているときに、p型ディープ領域からドリフト領域内に空乏層が広がる。この空乏層が絶縁膜の下端部に接する位置まで広がることにより、絶縁膜の下端部に電界が集中することが抑制される。 A technique for solving the above problem is disclosed in Patent Document 1. In the MOSFET disclosed in Patent Document 1, an n-type source region, a p-type body region, and an n-type drain region (region composed of a drift region and an n + -type substrate) are formed in a semiconductor layer. ing. A trench that reaches the drift region and is adjacent to the source region and the body region is formed on the upper surface of the semiconductor layer. The inner surface of the trench is covered with an insulating film, and a gate electrode is formed in the trench. A pair of p-type deep regions are formed on both sides of the trench. Each p-type deep region extends in the depth direction at a position spaced from the insulating film. Each p-type deep region extends to substantially the same depth as the lower end of the trench. The source region and the p-type deep region are connected to the source electrode, and the drain region is connected to the drain electrode. In this MOSFET, a depletion layer extends from the p-type deep region into the drift region when the MOSFET is off. The depletion layer spreads to a position in contact with the lower end portion of the insulating film, thereby suppressing the concentration of the electric field at the lower end portion of the insulating film.
特許文献1のMOSFETでは、トレンチとp型ディープ領域の間の距離に応じて、絶縁膜の下端部への電界集中の生じ易さが変化する。すなわち、トレンチとp型ディープ領域の間の間隔が大きければ、p型ディープ領域から絶縁膜の下端部まで空乏層が広がり難くなり、絶縁膜の下端部に電界が集中し易くなる。このMOSFETを製造する際には、トレンチとp型ディープ領域との相対位置に生じる製造誤差が比較的大きい。この製造誤差によって、量産時に、MOSFETの耐圧特性が大きくばらついてしまう。例えば、一対のp型ディープ領域の間の中間点にトレンチが形成されていれば、両側のp型ディープ領域から絶縁膜の下端部まで空乏層が広がるので、絶縁膜の下端部に電界が集中することが抑制される。一方、一対のp型ディープ領域の一方に近い位置にトレンチが形成されていると、そのp型ディープ領域と絶縁膜との間の距離は小さくなるが、他方のp型ディープ領域と絶縁膜との間の距離は大きくなる。このため、前記他方のp型ディープ領域側の絶縁膜まで空乏層が広がり難くなり、この絶縁膜に高い電界が加わり易くなる。このため、MOSFETの耐圧特性が低くなる。この問題を防止するために、トレンチとp型ディープ領域の間の間隔を狭く設計しておき、上記の製造誤差が生じても絶縁膜に加わる電界を十分に抑制できるようすることも考えられる。しかしながら、このように間隔を狭くすると、上記の製造誤差が生じたときにトレンチと一方のp型ディープ領域が接近しすぎてしまい、MOSFETが正常に動作できなくなるおそれがある。したがって、p型ディープ領域とトレンチの間の間隔をそれほど狭くすることはできない。 In the MOSFET of Patent Document 1, the ease of electric field concentration at the lower end of the insulating film changes according to the distance between the trench and the p-type deep region. That is, if the distance between the trench and the p-type deep region is large, the depletion layer hardly spreads from the p-type deep region to the lower end portion of the insulating film, and the electric field tends to concentrate on the lower end portion of the insulating film. When manufacturing this MOSFET, a manufacturing error that occurs at a relative position between the trench and the p-type deep region is relatively large. Due to this manufacturing error, the withstand voltage characteristics of the MOSFET greatly vary during mass production. For example, if a trench is formed at an intermediate point between a pair of p-type deep regions, a depletion layer spreads from the p-type deep regions on both sides to the lower end of the insulating film, so that the electric field concentrates on the lower end of the insulating film. Is suppressed. On the other hand, if a trench is formed at a position close to one of the pair of p-type deep regions, the distance between the p-type deep region and the insulating film becomes small, but the other p-type deep region and the insulating film The distance between becomes larger. For this reason, it is difficult for the depletion layer to spread to the insulating film on the other p-type deep region side, and a high electric field is easily applied to the insulating film. For this reason, the breakdown voltage characteristics of the MOSFET are lowered. In order to prevent this problem, it is conceivable that the distance between the trench and the p-type deep region is designed to be narrow so that the electric field applied to the insulating film can be sufficiently suppressed even if the above manufacturing error occurs. However, if the interval is narrowed in this way, the trench and one of the p-type deep regions are too close to each other when the above manufacturing error occurs, and the MOSFET may not operate normally. Therefore, the interval between the p-type deep region and the trench cannot be made so narrow.
以上に説明したように、特許文献1のMOSFETは、トレンチとp型ディープ領域との相対位置に製造誤差が生じることにより、MOSFETの耐圧特性に製造誤差が生じる。特許文献1の構造をIGBT等の他の絶縁ゲート型トランジスタに適用した場合にも、同様の問題が生じる。したがって、本明細書では、トレンチ型のゲート電極を有し、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い絶縁ゲート型トランジスタを提供する。 As described above, the MOSFET of Patent Document 1 has a manufacturing error in the breakdown voltage characteristics of the MOSFET due to a manufacturing error in the relative position between the trench and the p-type deep region. The same problem occurs when the structure of Patent Document 1 is applied to another insulated gate transistor such as an IGBT. Therefore, the present specification provides an insulated gate transistor that has a trench-type gate electrode, has high withstand voltage characteristics, and hardly causes manufacturing errors in the withstand voltage characteristics.
本明細書が開示する絶縁ゲート型トランジスタは、半導体層と、第1電極と、第2電極と、絶縁膜と、ゲート電極を備えている。半導体層は、第1領域と、第2領域と、第3領域と、一対の第4領域を備えている。第1領域は、第1導電型であり、半導体層の上面に臨む範囲内に形成されており、第1電極に接続されている。第2領域は、第2導電型であり、第1領域の下側に形成されており、第1領域に接している。第3領域は、第1導電型であり、第2領域の下側に形成されており、第2領域に接しており、第2領域によって第1領域から分離されており、第2電極に接続されている。一対の第4領域は、第2導電型であり、第1電極に接続されている。半導体層の上面には、第1領域及び第2領域に隣接しており、第3領域に達するトレンチが形成されている。絶縁膜は、トレンチの内面を覆っている。ゲート電極は、トレンチ内に形成されており、第1領域と第3領域を分離している範囲の第2領域に対して絶縁膜を介して対向している。一対の第4領域は、トレンチの深さ方向及びトレンチを横切る方向に沿った断面で見たときにトレンチの中心を挟んで両側の第3領域内にそれぞれ形成されている。各第4領域は、第3領域内を深さ方向に伸びており、絶縁膜の下端部よりも深い位置まで伸びており、絶縁膜から間隔を空けて形成されている縦領域と、絶縁膜の下端部よりも深い位置において、第3領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている。 The insulated gate transistor disclosed in this specification includes a semiconductor layer, a first electrode, a second electrode, an insulating film, and a gate electrode. The semiconductor layer includes a first region, a second region, a third region, and a pair of fourth regions. The first region is of a first conductivity type, is formed within a range facing the upper surface of the semiconductor layer, and is connected to the first electrode. The second region is of the second conductivity type, is formed below the first region, and is in contact with the first region. The third region is of the first conductivity type, is formed below the second region, is in contact with the second region, is separated from the first region by the second region, and is connected to the second electrode. Has been. The pair of fourth regions is of the second conductivity type and is connected to the first electrode. On the upper surface of the semiconductor layer, a trench is formed adjacent to the first region and the second region and reaching the third region. The insulating film covers the inner surface of the trench. The gate electrode is formed in the trench and is opposed to the second region in a range separating the first region and the third region via an insulating film. The pair of fourth regions are respectively formed in the third regions on both sides across the center of the trench when viewed in a cross section along the depth direction of the trench and the direction crossing the trench. Each of the fourth regions extends in the depth direction in the third region, extends to a position deeper than the lower end of the insulating film, and includes a vertical region formed at a distance from the insulating film, and the insulating film A horizontal region extending from the vertical region to the center side of the trench is provided in a position deeper than the lower end of the third region.
なお、上記の「第1導電型」は、n型とp型の一方を意味しており、第2導電型は、n型とp型の他方を意味している。したがって、第1導電型がn型であるときは第2導電型がp型であり、第1導電型がp型であるときは第2導電型がn型である。
また、第3領域は、直接第2電極に接続されていてもよいし、第2導電型の領域を介して第2電極に接続されていてもよい。第3領域が直接第2電極に接続されている場合には、絶縁ゲート型トランジスタはFETであり、第3領域が第2導電型の領域を介して第2電極に接続されている場合には、絶縁ゲート型トランジスタはIGBTである。
The “first conductivity type” means one of n-type and p-type, and the second conductivity type means the other of n-type and p-type. Accordingly, when the first conductivity type is n-type, the second conductivity type is p-type, and when the first conductivity type is p-type, the second conductivity type is n-type.
Further, the third region may be directly connected to the second electrode, or may be connected to the second electrode through a second conductivity type region. When the third region is directly connected to the second electrode, the insulated gate transistor is an FET, and when the third region is connected to the second electrode via the second conductivity type region. The insulated gate transistor is an IGBT.
図1は、上述した本明細書が開示する絶縁ゲート型トランジスタの一例に係るMOSFET10を示している。なお、図1は説明のために例示されているに過ぎず、本明細書に開示の絶縁ゲート型トランジスタは図1の構成に限定されない。図1のMOSFET10は、ソース領域22(第1領域に相当)、ボディ領域24(第2領域に相当)、ドレイン領域26(第3領域に相当)、一対のp型ディープ領域32、34(第4領域に相当)、ゲート電極58、絶縁膜56、ソース電極52(第1電極に相当)及びドレイン電極54(第2電極に相当)を備えている。なお、ドレイン領域26は、ドリフト領域28と高濃度領域30を備えている。また、p型ディープ領域32、34は、ドリフト領域28内を深さ方向に伸びる縦領域32a、34aと、絶縁膜56の下端部より深い位置でドリフト領域28内をトレンチの中心側に伸びる横領域32b、34bを備えている。縦領域32a、34aは半導体層の上面12aまで延出されており、これによって、p型ディープ領域32、34がソース電極52に接続されている。このMOSFETをオンさせると、一対の横領域32b、34bに挟まれた範囲(図1の間隔Lcに示す範囲)内のドリフト領域28を通って電流が流れる。MOSFETをオフさせると、ボディ領域24からドリフト領域28内に空乏層が広がる。また、p型ディープ領域32、34がソース電極52に接続されているので、p型ディープ領域32、34からもドリフト領域28内に空乏層が広がる。このため、一対の横領域32b、34bに挟まれた範囲内のドリフト領域28内のキャリア密度が低下する。このように、ゲート電極58の直下のドリフト領域28内にキャリア密度が低い領域が形成されることによって、絶縁膜56の下端部に加わる電界が抑制される。したがって、このMOSFET10は、耐圧特性が高い。また、一対の横領域32b、34bの間の間隔Lcは、横領域32bと横領域34bの相対位置のみによって決まり、トレンチとp型ディープ領域32、34の相対位置の製造誤差の影響を全く受けない。一対の横領域32b、34bはエピタキシャル成長やイオン注入によって同時に形成すること可能であり、間隔Lcに生じる製造誤差は小さい。このように、間隔Lcの製造誤差が小さいので、MOSFET10の耐圧特性に製造誤差が生じ難い。以上に説明したように、このMOSFET10は、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い。
FIG. 1 shows a
なお、上記の説明では、MOSFET10を具体例として用いたが、上述した本明細書が開示する構成を有する絶縁ゲート型トランジスタであれば、同様の効果を得ることができる。すなわち、上述した本明細書が開示する絶縁ゲート型トランジスタでは、ゲート電極の下方に一対の横領域に挟まれた領域が形成されているので、絶縁ゲート型トランジスタがオフしているときにその領域のキャリア密度が低下して絶縁膜に電界が集中することが抑制される。本明細書が開示する絶縁ゲート型トランジスタは、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い。
In the above description, the
なお、上述した本明細書が開示する構成は、SiC半導体層を有する絶縁ゲート型トランジスタに適用することが特に好ましい。SiC半導体は、Si半導体等に比べて絶縁破壊電界が高いため、SiC半導体層を有する絶縁ゲート型トランジスタは、SiC半導体層内で高い電界が発生する態様で使用される。このため、絶縁膜に高い電界が印加され易く、絶縁膜が絶縁破壊に至り易いという問題がより顕著に生じる。上述した本明細書が開示する技術を、SiC半導体層を有する絶縁ゲート型トランジスタに適用することで、この問題を解決することができる。 Note that the structure disclosed in this specification is particularly preferably applied to an insulated gate transistor having a SiC semiconductor layer. Since an SiC semiconductor has a higher breakdown electric field than an Si semiconductor or the like, an insulated gate transistor having an SiC semiconductor layer is used in such a manner that a high electric field is generated in the SiC semiconductor layer. For this reason, the problem that a high electric field is likely to be applied to the insulating film and the insulating film is likely to cause dielectric breakdown more significantly occurs. This problem can be solved by applying the technology disclosed in this specification to an insulated gate transistor having a SiC semiconductor layer.
上述した本明細書が開示する絶縁ゲート型トランジスタは、一方の縦領域から絶縁膜までの距離Laと、他方の縦領域から絶縁膜までの距離Lbと、一対の横領域の間の間隔Lcが、Lc≦La+Lbの関係を満たすことが好ましい。 The insulated gate transistor disclosed in this specification has a distance La from one vertical region to the insulating film, a distance Lb from the other vertical region to the insulating film, and a distance Lc between the pair of horizontal regions. , Lc ≦ La + Lb is preferably satisfied.
このような構成によれば、距離La、Lbを、縦領域から絶縁膜まで空乏層が伸びる距離に設計しておけば、間隔Lc内の領域全体に空乏層が広がる。これによって、縦領域と横領域の双方によって絶縁膜を保護することができる。 According to such a configuration, if the distances La and Lb are designed so that the depletion layer extends from the vertical region to the insulating film, the depletion layer spreads over the entire region within the interval Lc. Thereby, the insulating film can be protected by both the vertical region and the horizontal region.
上述した本明細書が開示する絶縁ゲート型トランジスタは、半導体層がSiC半導体層であり、各第4領域が、絶縁膜から2μm以上の間隔を空けて形成されていることが好ましい。 In the insulated gate transistor disclosed in this specification, the semiconductor layer is preferably a SiC semiconductor layer, and each fourth region is preferably formed with a space of 2 μm or more from the insulating film.
第3領域内には、絶縁ゲート型トランジスタのオフ時に空乏層が広がるが、絶縁ゲート型トランジスタのオン時にも僅かではあるが空乏層が広がる。このため、絶縁膜と第4領域の間の間隔が狭すぎると、絶縁ゲート型トランジスタのオン時に絶縁膜に隣接する領域に空乏層が存在し、その領域に電流が流れることができない。この間隔を2μm以上とすることで、絶縁ゲート型トランジスタのオン時に適切に電流が流れることができる。 In the third region, the depletion layer spreads when the insulated gate transistor is turned off, but the depletion layer spreads slightly even when the insulated gate transistor is turned on. For this reason, if the distance between the insulating film and the fourth region is too narrow, a depletion layer exists in a region adjacent to the insulating film when the insulated gate transistor is turned on, and current cannot flow through the region. By setting this interval to 2 μm or more, a current can appropriately flow when the insulated gate transistor is turned on.
上述した本明細書が開示する絶縁ゲート型トランジスタは、一対の横領域の間の第3領域が空乏化されるときの第3領域と第4領域の間の電圧が、絶縁膜の絶縁破壊電圧よりも低いことが好ましい。 In the insulated gate transistor disclosed in this specification, the voltage between the third region and the fourth region when the third region between the pair of lateral regions is depleted is the dielectric breakdown voltage of the insulating film. Is preferably lower.
このような構成によれば、第1電極と第2電極の間に印加される電圧が上昇したときに、絶縁膜が絶縁破壊に至るよりも前に、一対の横領域の間の第3領域が空乏化される。これによって、絶縁膜に絶縁破壊電圧が印加されることを防止することができる。 According to such a configuration, when the voltage applied between the first electrode and the second electrode rises, the third region between the pair of lateral regions before the insulating film reaches dielectric breakdown. Is depleted. Thereby, it is possible to prevent a dielectric breakdown voltage from being applied to the insulating film.
図1に示すMOSFET10は、半導体層12を備えている。半導体層12は、主にSiCにより構成されている。半導体層12の上面12a上には、ソース電極52が形成されている。半導体層12の下面12b上には、ドレイン電極54が形成されている。
A
半導体層12には、ソース領域22と、ボディ領域24と、ドレイン領域26と、一対のp型ディープ領域32、34が形成されている。ソース領域22は、高濃度のn型不純物を含有するn型領域である。ソース領域22は、半導体層12の上面12aに臨む範囲に部分的に形成されている。ソース領域22は、ソース電極52とオーミック接続されている。ボディ領域24は、低濃度にp型不純物を含有するp型領域である。ボディ領域24は、ソース領域22の下側に形成されている。ボディ領域24は、ソース領域22と接している。ドレイン領域26はn型領域である。ドレイン領域26は、低濃度にn型不純物を含有するドリフト領域28と、高濃度にn型不純物を含有する高濃度領域30を備えている。ドリフト領域28は、ボディ領域24の下側に形成されている。ドリフト領域28は、ボディ領域24と接している。ドリフト領域28は、ボディ領域24によって、ソース領域22から分離されている。高濃度領域30は、ドリフト領域28の下側に形成されている。高濃度領域30は、半導体層12の下面12bに臨む範囲に形成されている。高濃度領域30は、ドリフト領域28と接している。高濃度領域30は、ドレイン電極54とオーミック接続されている。半導体層12の上面12aには、ソース領域22とボディ領域24を貫通してドリフト領域28に達するトレンチが形成されている。トレンチの内面は、ゲート絶縁膜56により覆われている。ゲート絶縁膜56は、約50nmの厚さを有している。トレンチ内には、ゲート電極58が充填されている。ゲート電極58は、ソース領域22とドリフト領域28とを分離している範囲のボディ領域24に対してゲート絶縁膜56を介して対向している。p型ディープ領域32、34は、高濃度のp型不純物を含有するp型領域である。p型ディープ領域32、34は、半導体層12の深さ方向に伸びる縦領域32a、34aと、半導体層12の横方向に伸びる横領域32b、34bを有している。縦領域32a、34aは、ゲート絶縁膜56から離れた位置において、半導体層12の上面12aからゲート絶縁膜56の下端部よりも深い位置まで伸びている。縦領域32a、34aは、ソース領域22及びボディ領域24と接している。縦領域32a、34aの下端部は、ドリフト領域28内まで達している。ドリフト領域28内の縦領域32a、34aとゲート絶縁膜56の間には、ドリフト領域28が存在している。縦領域32a、34aは、ソース電極52とオーミック接続されている。横領域32b、34bは、ゲート絶縁膜56の下端部よりも下側に形成されている。横領域32b、34bは、縦領域32a、34aから、トレンチの中心側に向かって伸びている。横領域32b、34bの先端部は、トレンチの下方に位置している。横領域32b、34bの間には、間隔Lcが形成されている。間隔Lc内には、ドリフト領域28が存在している。
In the
図1において、記号Laは縦領域32aとゲート絶縁膜56との間の間隔を示しており、記号Lbは縦領域34aとゲート絶縁膜56との間の間隔を示している。後に詳述するが、MOSFET10がオフしているときには、p型ディープ領域32、34からドリフト領域28内に空乏層が広がる。間隔Laは、縦領域32aから広がる空乏層がゲート絶縁膜56に達する距離に設計されている。間隔Lbは、縦領域34aから広がる空乏層がゲート絶縁膜56に達する距離に設計されている。また、距離Lcは、Lc≦La+Lbの関係を満たす距離に設計されている。したがって、MOSFET10がオフしているときには、横領域32b、34bから、横領域32bと横領域34bに挟まれた範囲内のドリフト領域28内(すなわち、間隔Lcの範囲内のドリフト領域28内)全体に空乏層が広がる。本実施例では、距離Lcは、約4μmである。また、図1において、記号Ldは、横領域32b、34bとゲート絶縁膜56の間の間隔を示している。本実施例では、距離Ldは、約2.5μmである。
In FIG. 1, the symbol La indicates the interval between the
次に、MOSFET10の動作について説明する。MOSFET10の使用時には、ドレイン電極54とソース電極52の間に、ドレイン電極54がプラスとなる電圧が印加される。この状態で、ゲート電極58に所定の電圧を印加すると、ボディ領域24のうちのゲート絶縁膜56に接している領域がn型に反転し、その領域にチャネルが形成される。すると、電流が、ドレイン電極54から、高濃度領域30、ドリフト領域28、チャネル、ソース領域22を通って、ソース電極52へ流れる。すなわち、MOSFET10がオンする。このとき、ドリフト領域28内では、図1の間隔Lcに示す領域と、間隔Ldに示す領域を通って電流が流れる。MOSFET10がオンしている場合に、p型ディープ領域32、34からドリフト領域28内に僅かに空乏層が広がっている。p型ディープ領域32、34からドリフト領域28内に広がる空乏層の幅Wは、以下の数式により表される。
Next, the operation of the
なお、上記数式において、記号εsは空乏層が広がる半導体層の誘電率を示している。本実施例では、半導体層12がSiCであるので、誘電率εsは約8.6×10−11F/mである。また、記号qは、電子の電荷量を示しており、約1.6×10−19Qである。また、記号NAは、空乏層が広がる半導体層の不純物濃度を示している。本実施例では、ドリフト領域28の不純物濃度NAは、約8×1015/cm3である。また、記号φBは、空乏層が広がる半導体層のビルトインポテンシャルを示している。本実施例では、半導体層12がSiCであるので、ビルトインポテンシャルφBは約3Vである。また、記号VBは、ドリフト領域28とp型ディープ領域32、34の間に印加される電圧を示している。本実施例では、半導体層12がSiCであるため、MOSFET10のオン電圧は約2Vである。このため、電圧VBも約2Vとなる。したがって、本実施例では、MOSFET10がオンしているときにp型ディープ領域32、34からドリフト領域28内に広がる空乏層の幅Wは約0.8μmである。すなわち、ドリフト領域28内のうち、p型ディープ領域32、34から0.8μm以内の領域には電流が流れることができない。ドリフト領域28内の電流経路の幅が1μm程度確保されていれば、ドリフト領域28内を電流が流れるときに、ドリフト領域28内で高い損失は生じない。MOSFET10では、図1の間隔Lc及びLdに示す領域で、ドリフト領域28内の電流経路の幅が狭くなっている。間隔Lcに示す領域では、両側の横領域32b、34bから空乏層が広がる。このため、間隔Lcに示す領域で1μm以上の幅の電流経路を確保するためには、間隔Lcは3μm以上であることが好ましい。本実施例では、間隔Lcが約4μmであるので、間隔Lcに示す領域で高い損失が生じることが防止されている。間隔Ldに示す領域では、下側に位置する横領域32b、34bから空乏層が広がる。このため、間隔Ldに示す領域で1μm以上の幅の電流経路を確保するためには、間隔Ldが2μm以上であることが好ましい。本実施例では、間隔Ldが約2.5μmであるので、間隔Ldに示す領域で高い損失が生じることが防止されている。
In the above formula, the symbol ε s indicates the dielectric constant of the semiconductor layer in which the depletion layer extends. In this embodiment, since the
ゲート電極58への印加電圧を低下させると、チャネルが消失し、MOSFET10がオフする。MOSFET10がオフすると、ドレイン電極54とソース電極52の間の電圧が上昇する。本実施例では、ドレイン電極54とソース電極52の間の電圧は、約1000Vまで上昇する。すると、ドレイン電極54とソース電極52の間の印加電圧と略等しい電圧が、p型ディープ領域32、34とドリフト領域28の間に印加される。すなわち、p型ディープ領域32、34とドリフト領域28の間の電圧が上昇する。すると、p型ディープ領域32、34からドリフト領域28内に伸びる空乏層が拡大する。図1の間隔Lcに示す領域では、横領域32bと横領域34bの両方から空乏層が伸びる。したがって、間隔Lcに示す領域は、電圧が上昇すると空乏化される。間隔Lcに示す領域が空乏化されると、その空乏化された領域とp型ディープ領域32、34によってトレンチが囲まれるので、ゲート絶縁膜56に加わる電界が緩和される。また、図1の間隔Ldに示す領域では、横領域32b、34bからゲート絶縁膜56に向かって空乏層が広がる。間隔Ldは、横領域32b、34bからの空乏層がゲート絶縁膜56に達する距離に設定されている。したがって、横領域32b、34bからゲート絶縁膜56側に広がる空乏層によっても、ゲート絶縁膜56に印加される電界が緩和される。また、図1の間隔La、Lbに示す領域では、縦領域32a、34aからゲート絶縁膜56に向かって空乏層が広がる。間隔La、Lbは、これらの空乏層がゲート絶縁膜56に達する距離に設定されている。したがって、縦領域32a、34aから広がる空乏層によっても、ゲート絶縁膜56に印加される電界が抑制される。このように、ゲート絶縁膜56に高い電界が加わることが抑制されることにより、ゲート絶縁膜56が絶縁破壊に至ることが防止される。
When the voltage applied to the
なお、ドレイン電極54とソース電極52の間の電圧が上昇するときに、間隔Lcに示す領域は、ゲート絶縁膜56に印加される電圧が絶縁破壊電圧に達するよりも前に空乏化される。より詳細に説明すると、ゲート絶縁膜56はSiO2により構成されており、その厚さは約50nmである。このため、ゲート絶縁膜56の絶縁破壊電圧は約40Vである。また、ドリフト領域28内に広がる空乏層の幅は、上述した(数1)の数式で表される。さらに、p型ディープ領域32、34とドリフト領域28の間に40Vの電圧が印加されている段階では、ゲート絶縁膜56に印加される電圧は40Vよりも小さい。したがって、(数1)の数式の電圧VBが40Vであるときの空乏層の幅Wが、W≧Lc/2の関係を満たしていれば、間隔Lcに示す領域は、ゲート絶縁膜56に印加される電圧が絶縁破壊電圧に達するよりも前に空乏化される。(数1)から、電圧VBが40Vであるときの空乏層の幅Wは、約2.4μmである。また、上述したように、間隔Lcは約4μmである。したがって、W≧Lc/2の関係が満たされる。このため、MOSFET10では、ゲート絶縁膜56に印加される電圧が絶縁破壊電圧に達するよりも前に、間隔Lcに示す領域が空乏化される。間隔Lcに示す領域が空乏化されると、ゲート絶縁膜56に印加される電圧が緩和される。したがって、MOSFET10では、ゲート絶縁膜56に印加される電圧が絶縁破壊電圧に達することが防止されている。
Note that when the voltage between the
なお、上述したように横領域32b、34bの間の間隔Lcに示す領域が空乏化することでゲート絶縁膜56が保護されるので、MOSFET10の耐圧特性は間隔Lcに応じて大きく変化する。トレンチとp型ディープ領域32、34の相対位置に生じる製造誤差は比較的大きいが、この相対位置に製造誤差が生じても、間隔Lcは変わらない。間隔Lcは、横領域32bと横領域34bの間の相対位置のみによって決まる。MOSFET10を製造する際に、横領域32bと横領域34bを同時に形成することができる。例えば、p型層をエピタキシャル成長させ、その後、間隔Lcに相当する領域をエッチングしてp型層を分離することで、横領域32b、34bを形成することができる。その後、エッチングした領域にn型層を成長させ、さらに、横領域32b、34bよりも上側の構造を形成することで、MOSFET10を製造することができる。この製造方法によれば、間隔Lcに生じる製造誤差は極めて小さい。また、別の製造方法では、間隔Lcに示す領域をマスクした状態でn型のエピタキシャル層にp型不純物イオンを注入することで、横領域32b、34bを形成することができる。その後に、横領域32b、34bよりも上側の構造を形成することで、MOSFET10を製造することができる。この製造方法でも、間隔Lcに生じる製造誤差は極めて小さい。このように、間隔Lcに生じる製造誤差を小さくすることができるので、量産時に、MOSFET10の耐圧特性に生じる製造誤差を小さくすることができる。
As described above, the
なお、上述した実施例では、MOSFET10について説明したが、図2に示すように本明細書に記載の技術をIGBTに適用してもよい。なお、図2では、図1のMOSFET10と対応する部分に、図1と同じ参照番号を付している。図2のIGBT100は、高濃度領域30の下側に、p型のコレクタ領域132が形成されている点で図1のMOSFET10と異なる。図2に示すIGBT100でも、一対の横領域32b、34bに挟まれた範囲内のドリフト領域28が空防化され、ゲート絶縁膜56に高い電界が印加されることが抑制される。
In the above-described embodiment, the
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
10:MOSFET
12:半導体層
12a:上面
12b:下面
22:ソース領域
24:ボディ領域
26:ドレイン領域
28:ドリフト領域
30:高濃度領域
32、34:p型ディープ領域
32a、34a:縦領域
32b、34b:横領域
52:ソース電極
54:ドレイン電極
56:ゲート絶縁膜
58:ゲート電極
132:コレクタ領域
10: MOSFET
12:
Claims (4)
半導体層と、第1電極と、第2電極と、絶縁膜と、ゲート電極を備えており、
半導体層は、
第1導電型であり、半導体層の上面に臨む範囲内に形成されており、第1電極に接続されている第1領域と、
第2導電型であり、第1領域の下側に形成されており、第1領域に接している第2領域と、
第1導電型であり、第2領域の下側に形成されており、第2領域に接しており、第2領域によって第1領域から分離されており、第2電極に接続されている第3領域と、
第2導電型であり、第1電極に接続されている一対の第4領域、
を備えており、
半導体層の上面には、第1領域及び第2領域に隣接しており、第3領域に達するトレンチが形成されており、
絶縁膜は、トレンチの内面を覆っており、
ゲート電極は、トレンチ内に形成されており、第1領域と第3領域を分離している範囲の第2領域に対して絶縁膜を介して対向しており、
一対の第4領域は、トレンチの深さ方向及びトレンチを横切る方向に沿った断面で見たときにトレンチの中心を挟んで両側にそれぞれ形成されており、
各第4領域は、第3領域内を深さ方向に伸びており、絶縁膜の下端部よりも深い位置まで伸びており、絶縁膜から間隔を空けて形成されている縦領域と、絶縁膜の下端部よりも深い位置において、第3領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている、
ことを特徴とする絶縁ゲート型トランジスタ。 An insulated gate transistor,
A semiconductor layer, a first electrode, a second electrode, an insulating film, and a gate electrode;
The semiconductor layer is
A first region of the first conductivity type, formed in a range facing the upper surface of the semiconductor layer, and connected to the first electrode;
A second region of the second conductivity type, formed below the first region, and in contact with the first region;
A third conductivity type is formed below the second region, is in contact with the second region, is separated from the first region by the second region, and is connected to the second electrode. Area,
A pair of fourth regions of the second conductivity type and connected to the first electrode;
With
On the upper surface of the semiconductor layer, a trench that is adjacent to the first region and the second region and reaches the third region is formed,
The insulating film covers the inner surface of the trench,
The gate electrode is formed in the trench, and is opposed to the second region in the range separating the first region and the third region via an insulating film,
The pair of fourth regions are respectively formed on both sides across the center of the trench when viewed in a cross section along the depth direction of the trench and the direction crossing the trench,
Each of the fourth regions extends in the depth direction in the third region, extends to a position deeper than the lower end of the insulating film, and includes a vertical region formed at a distance from the insulating film, and the insulating film A horizontal region extending from the vertical region to the center side of the trench in the third region at a position deeper than the lower end of
An insulated gate transistor characterized by that.
各第4領域が、絶縁膜から2μm以上の間隔を空けて形成されていることを特徴とする請求項1または2に記載の絶縁ゲート型トランジスタ。 The semiconductor layer is a SiC semiconductor layer;
3. The insulated gate transistor according to claim 1, wherein each fourth region is formed at a distance of 2 μm or more from the insulating film.
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