JP2013062649A - 再構成可能な集積回路ユニットを備えた論理回路及びその論路回路のエラー修正方法 - Google Patents

Abstract

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。
【選択図】図１

Description

本発明は再構成可能な集積回路ユニットを備えた論理回路及びその論路回路のエラー修正方法に係わり、特に同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路及びその論路回路のエラー修正方法に関する。

近年、システムの高信頼性や長時間の継続動作を求める動きが活発化され、システム動作前にデバイスでのエラー発生時に自己修正を行う技術などが考えられている（例えば、特許文献１）。また、再構成可能な集積回路ユニットを有した論理回路が普及してきており、再構成可能な集積回路ユニットを有した論理回路をエラー訂正に使用し、使用するロジックエレメントの変更等により、システム動作中に復帰させる技術などが用いられている（例えば、特許文献２）。

また、特許文献３には、動的再構成可能デバイス内の処理ユニットのエラーを検出し、エラー検出後も動的再構成可能デバイスで処理を継続する構成に関する技術が記載されており、特許文献４には、入力データをヘッダ部とデータ部とに分離し、ヘッダ解析により構成情報メモリアドレスを抽出し、抽出できない場合にはデータ部を削除して無駄な構成情報の書き換えを回避する技術が開示されている。

特開２００４−２２０５９８号公報 特開２００７−２９３７０１号公報 特開２００７−１８８３１５号公報 特開２００７−２２８０５２号公報

しかしながら、システム動作中にエラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の信頼性を保ったままシステムを復帰させることは困難となっており、またエラー箇所の特定から復帰までを調査し、ロジックエレメントの再接続や再構成の際に、ロジックパスの経路探索などを実施し、何度も複雑な処理が発生し、システムにとって重い動作となっている。
［発明の目的］
このため、本発明の目的は、入力データ制御部と同一動作を行う複数個の再構成可能な集積回路ユニットを有し、入力データをバンク分けされた再構成可能な集積回路ユニットに入力し、複数個から出力されるデータをチェックし、エラー発生時に該当するバンク情報をある程度解析し、システムを停止することなく、構成情報制御部に出力する論理回路および制御方法を提供することにある。

また、本発明の他の目的は、再構成可能な集積回路ユニットを再構成する際に、エラー特定箇所の解析にかかっていたシステム負荷を、単純な構成情報変更エリアの設定と出力結果の判定を行うことにより、システム負荷を低減する論理回路およびエラー修正方法を提供することにある。

さらに、本発明の他の目的は、再構成可能な集積回路ユニットを再構成することにより、エラー発生前の信頼性まで引き上げた形で継続動作し、エラーがなくなった後の再構成情報を保存する論理回路およびエラー修正方法を提供することにある。

本発明に係わる論理回路は、同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、
入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、
複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、
前記エラー解析部から、データ間の不一致の通知を受けた場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、
を備えた論理回路である。

本発明に係わる論理回路のエラー修正方法は、同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路のエラー修正方法において、
入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力し、
複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出し、
データ間の不一致が検出された場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とするエラー修正方法である。

本発明による第１の効果は、 入力されるデータに対し、データを解析し、特定バンクにデータを入力することにより、後にエラーが発生した際にある程度の発生箇所を特定させることができることである。

本発明による第２の効果は、 エラー発生時にシステムを停止せず、エラー箇所の構成情報制御をおこなうため、構成情報を正常な状態に戻しながら、システムの継続動作が実施できることである。

本発明による第３の効果は、エラー発生時に単純な構成変更エリアを指定し、システムの入力から出力を継続動作させ、出力結果の判定のみでエラーチェックを行うため、エラー箇所の特定にかかる負荷を低減できることである。

本発明による第４の効果は、エラー発生後に発生要因となった再構成可能な集積回路ユニットを再構成することにより、エラーをなくし、エラー発生前の信頼性まで向上し、最終的な変更後の構成情報を保存することで、別の再構成可能な集積回路ユニットでエラーが発生した場合に、すばやく再構成することが期待できることである。

本発明に係わる論理回路の一実施形態の構成を示すブロック図である。 論理回路を構成する入力データ制御部の構成例を示すブロック図である。 論理回路を構成する構成情報制御部、構成情報メモリの構成例を示すブロック図である。 論理回路を構成するエラー解析出力データ制御部の構成例を示すブロック図である。 構成情報制御部の動作フローチャートを示すブロック図である。 構成情報の変更例を示す図である。

［構成の説明］
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１を参照すると、本発明の一実施形態に係わる論理回路が示されている。

図１に示すように、入力データ制御部１０は、入力データを、複数個の再構成可能な集積回路ユニット１１の同一番号のバンクに同一データが入力されるように振り分けて出力する。複数の集積回路ユニット１１は再構成可能で、それぞれ同一番号のバンクに振り分けられたデータを同一動作で処理する。なお、データを決められたバンクに挿入できるように設定されれば、必ずしも同一番号のバンクに入力しなくともよい。構成情報制御部１２は、エラー解析出力データ制御部１４からエラー情報を受け取り、構成情報の変更エリアを指定しながら、再構成可能な集積回路ユニット１１へ再構成の指示をする。構成情報メモリ１３は再構成可能な集積回路ユニット１１の構成情報を記憶する。構成情報メモリ１３には予め構成情報が記憶されており、構成情報の更新は構成情報制御部１２が行う。エラー解析出力データ制御部１４は、複数個の再構成可能な集積回路ユニット１１から出力されたデータのチェックを行い、エラーが発生した再構成可能な集積回路ユニットのバンクを特定し、エラー情報を構成情報制御部１２に出力し、且つエラーが発生した再構成可能な集積回路ユニットの外部出力を止める。

図２を用いて、図１に示した論理回路を構成する入力データ制御部１０について説明する。入力データ制御部１０は、入力されたデータを解析し、データをバンクごとに振り分けて、バンク番号を付与し、入力順バンク番号１０１として構成情報制御部１２へ出力する。バンクごとに振り分けられたデータは、Ｎ個のＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕｔ）にそれぞれ入力される。複数の集積回路ユニットの同一番号の各バンクに対応するＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕｔ）に入力する。ＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕｔ）１〜Ｎの各々は、複数の集積回路ユニット１１の同一番号のバンクに、振り分けられたデータを入力する。例えば、図２に示すように、複数の集積回路ユニット１１が３つの集積回路ユニットから構成されている場合、第１のＦＩＦＯ（図２中のＦＩＦＯ１）から出力されるデータは、第１から第３の集積回路ユニット（図２中の集積回路ユニット１〜３）のそれぞれの第１番目のバンク（図２の集積回路ユニット１〜３のバンク１）に入力される。集積回路ユニットの数は２以上であればよく、必要に応じて任意に決められる。集積回路ユニットのバンクの数も必要に応じて任意に決められる。

図３を用いて、図１に示した論理回路を構成する構成情報制御部１２、構成情報メモリ１３について説明する。入力データ制御部１０から入力される入力順バンク番号１０１は、構成情報制御部１２のバンク番号ＦＩＦＯ２００へ入力される。また、エラー解析出力データ制御部１４からエラーチェック結果２０１が入力される。エラーチェック結果２０１が異常の場合は、バンク番号ＦＩＦＯ２００から先頭の入力順バンク番号１０１を使用し、構成情報メモリ１３から構成情報２０２と、暫定的に構成情報の変更エリア対象となる暫定ロジックエレメント番号２０３とを取り出す。そして、構成情報２０２と暫定ロジックエレメント番号２０３とを用いて、複数の集積回路ユニット１１へ再構成の指示を行う。エラーチェック結果２０１が正常な場合は、バンク番号ＦＩＦＯ２００から先頭の入力順バンク番号１０１を取り出すが、再構成は行わないため未使用のままとする。

図４を用いて、図１に示した論理回路を構成するエラー解析出力データ制御部１４について説明する。エラー解析出力データ制御部１４は、同一動作する複数個の再構成可能な集積回路ユニット１１から出力される出力結果３００、出力結果３０１、出力結果３０２を入力し、比較器３０３によりエラーチェックを行う。例えば、出力結果３００、出力結果３０１、出力結果３０２は、第１の集積回路ユニットの第１番目のバンク（バンク１）、第２の集積回路ユニットの第１番目のバンク（バンク１）、第３の集積回路ユニットの第１番目のバンク（バンク１）からの出力をそれぞれ示している。出力結果３００、出力結果３０１、出力結果３０２の比較を行った結果、３つの出力結果間で異なるものがあれば、データ出力３０４から該当する出力結果を除外し、エラーチェック結果２０１を異常として、構成情報制御部１２へ出力する。比較器３０３で３つの出力結果が全て一致していれば、エラーチェック結果２０１を正常とし、構成情報制御部１２へデータ出力を行う。同一動作する複数個の再構成可能な集積回路ユニット１１の同一番号のバンクからは順次出力結果が出力される。エラー解析出力データ制御部１４の一部はエラー解析部として機能する。比較器３０３はエラー解析部の一部となる。
［動作の説明］
次に論理回路の動作について更に説明する。

（１）． 入力データが入力データ制御部１０に対して入力されると、データの種類により、バンクに振り分け、バンク番号を入力順バンク番号１０１として構成情報制御部１２へ通知する。例えば、３２ｂｉｔの最上位ビットが‘１’の場合は、バンク１からバンク３２を使用するなどの振り分けを行う。また、データＦＩＦＯ１００へデータを入力し、同一動作を行う再構成可能な複数の集積回路ユニット１１の同一番号のバンクへデータを出力する。

（２）． 同一動作を行う再構成可能な複数の集積回路ユニット１１は、入力データ制御部１０よりデータを受け取ると、バンク単位でデータの処理を実施し、エラー解析出力データ制御部１４へデータを出力する。

（３）． エラー解析出力データ制御部１４は、同一動作を行う再構成可能な複数の集積回路ユニット１１の同一番号のバンクからデータを受け取ると、比較器３０３にて複数データの比較を実施し、全てのデータが一致する場合は、エラーチェック結果２０１に正常結果を出力すると共に、データ出力３０４を外部へ出力する。比較器３０３にて複数データの比較結果に不一致が見つかった場合は、エラーチェック結果２０１に異常結果を出力すると共にデータ出力３０４から異常が見つかったデータの出力を取り除く。

（４）． 構成情報制御部１２の動作説明は、図５に示す構成情報制御部の動作フローチャートを用いて説明する。

入力データ制御部１０から入力される入力順バンク番号１０１をバンク番号ＦＩＦＯ２００へ入力し、エラー解析出力データ制御部１４からのエラーチェック結果２０１を待つ（ステップＳ４００）。

エラーチェック結果２０１が入力されたときに、エラーチェック結果２０１を参照し（ステップＳ４０１）、エラーチェック結果２０１においてエラーとされているか（正常か異常か）どうかを判断する（ステップＳ４０２）。

エラーチェック結果２０１が正常の場合は、バンク番号ＦＩＦＯ２００から先頭の入力順バンク番号１０１を取り出し、再度エラーチェック結果２０１を待つ、ステップＳ４００に戻る（ステップＳ４０３）。

エラーチェック結果２０１が異常の場合は、バンク番号ＦＩＦＯ２００から先頭の入力順バンク番号１０１を取り出し（ステップＳ４０４）、構成情報メモリ１３からバンク番号に該当する暫定ロジックエレメント番号２０３と構成情報２０２を取り出す（ステップＳ４０５）。

取り出した構成情報２０２と暫定ロジックエレメント番号２０３をチェックし（ステップＳ４０６）、暫定ロジックエレメント番号２０３に該当するロジックエレメントが使用されていない場合は、暫定ロジックエレメント番号２０３を更新し、暫定ロジックエレメント番号２０３に該当するロジックエレメントの使用有無のチェックステータスであるステップＳ４０６に戻る（ステップＳ４０７）。

暫定ロジックエレメント番号２０３に該当するロジックエレメントが使用されている場合は、構成情報２０２を書き換え、エラーが発生した再構成可能な集積回路ユニット１１の構成情報２０２を書き換えると共に（ステップＳ４０８）、構成情報メモリ１３の構成情報２０２と暫定ロジックエレメント２０３を最新の値に更新する（ステップＳ４０９）。

なお、ステップＳ４０８の例として、図６に示す構成情報変更例を用いて説明する。図６において、黒四角は使用されているロジックエレメントを示し、図６の右図は再構成された集積回路ユニットを示している。

図６の左図を参照すると、再構成可能な集積回路ユニット１１内の暫定ロジックエレメント２０３に該当するロジックエレメントが使用されている状態となっており、該当するロジックエレメントを別のロジックエレメントに置き換え、暫定ロジックエレメント２０３’（図６の右図参照）として更新している。この更新後に、ステップＳ４０９のステータスを経て、再構成された再構成可能な集積回路ユニット１１を用いてステップＳ４００のステータスから再度実施する。

（５）． 構成情報制御部１２は、図５のフローチャートの動作を実施し、エラー解析出力データ制御部１４からエラーチェック結果２０１が異常となった場合は、ステップＳ４０４からステップＳ４０９の動作を繰り返し、エラーチェック結果２０１が正常となるまで暫定ロジックエレメント番号２０３と構成情報２０２を更新し続ける。ただし、同一動作を行う再構成可能な集積回路ユニット１１が存在するため、入力と出力の動作は再構成実施中も継続動作をし、エラーとなった再構成可能な集積回路ユニット１１以外の出力結果を採用しシステムの出力であるデータ出力３０４は停止しない。また、ステップＳ４０４からステップＳ４０９の動作を繰り返すことにより、暫定ロジックエレメント２０３により変更されたロジックエレメントが故障したロジックエレメントに該当し、再構成することにより未使用となる場合や、出力結果に影響を及ぼさない再構成結果となるなどして再構成可能な集積回路ユニットからの出力結果３００、３０１、３０２がデータ全て一致した場合は、再構成エラー解析出力データ制御部１４より、エラーチェック結果２０１が正常の結果が出力されるため、図５のステップＳ４０２の判定が“ＮＯ”となり構成情報制御部１２はステップＳ４００とステップＳ４０３の動作を繰り返すフローに戻る。

（６）． 本実施形態では上記（１）から（５）までの動作を実施し、エラーが発生している間は、エラー解析出力データ制御部１４でエラーが発生した再構成可能な集積回路ユニット１１の出力が使用されることはなく、他の出力結果を用いることでシステムの継続動作を実施している。また、エラー発生の間は暫定ロジックエレメント２０３を用いて、エラー箇所の特定を実施することなく、暫定ロジックエレメント２０３に該当するロジックエレメントが使用中の場合は、別のロジックエレメントに再構成することで、同一動作を行う再構成可能な集積回路ユニット１１の出力結果３００、３０１、３０２が全て一致するまで再構成動作を繰り返す。このため、エラー箇所の特定は実施せず、出力結果が全て一致の場合は正常とし、不一致のデータが存在する場合は異常とする単純な判定のみで、再構成の実施の有無を判定している。エラーチェック結果２０１が異常判定から正常判定に戻った際に再構成が終了するため、構成情報メモリ１３と暫定ロジックエレメント番号２０３に残っているデータが最終的な結果となる。このデータは再度エラーとなるまで更新されないため、別の再構成可能な集積回路ユニット１１でエラーが発生した場合には同一のロジックエレメントが原因である可能性が高く、最終的な保存データを用いて再構成を実施し、正常判定にすばやく戻ることが期待できる。

本実施形態に係わる論理回路は、入力データ制御部において、入力データの特徴から、再構成可能な集積回路ユニットのバンクに振り分け、再構成可能な集積回路ユニットから出力されたデータのチェックを行うことにより、エラー発生時に構成情報制御部がエラー情報を推測できる機能を有する。

さらに、本実施形態に係わる論理回路は、エラー情報からシステムを停止することなく、構成情報の再構成を単純な構成変更エリアの設定と、出力結果の判定によりシステム付加を低減する機能を有する。

さらに、本実施形態に係わる論理回路は、エラー発生がなくなるまで再構成を実施し、最終的な変更後の構成情報を保存することでエラー発生前の信頼性まで向上し、再度別の再構成可能な集積回路ユニットでエラーが発生した場合に、再構成の時間短縮が期待できる機能を有する。

上述した実施形態に係わる論理回路はハードウェアで構成されるが、集積回路ユニット及び構成情報メモリを除く部分の一部又は全部はソフトウェアで実現することもできる。すなわち、入力データ制御部、構成情報制御部及びエラー解析出力データ制御部の一部又は全部を、ソフトウェアで実現することができる。

コンピュータを、プログラムを記憶したＲＯＭ等のメモリ、プログラムの実行に必要なデータを記憶するＲＡＭ等のメモリ、ＣＰＵ、各部を接続するバスで構成する。図１〜図５を用いて説明した論理回路の動作をプログラムで記述し、このプログラムをＲＯＭ等のメモリに記憶し、演算に必要な情報をＲＡＭ等のメモリに記憶し、ＣＰＵで当該プログラムを動作させることで、本実施形態に係わる論理回路の機能をプログラムで実現することができる。

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下の構成には限られない。

（付記１）
同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、
入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、
複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、
前記エラー解析部から、データ間の不一致の通知を受けた場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、
を備えた論理回路。

（付記２）
複数個の前記集積回路ユニットの構成情報を保存する構成情報メモリをさらに備え、前記構成情報制御部は前記構成情報メモリに保存された構成情報を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする付記１に記載の論理回路。

（付記３）
前記構成情報制御部は通知された情報からエラー箇所の特定を行うことなく該当バンクの再構成を行うことを特徴とする付記１又は２に記載の論理回路。

（付記４）
前記構成情報制御部は、該当バンクの再構成を行った後にデータ間の不一致がない旨の通知を前記エラー解析部から受けた場合に、前記構成情報メモリに再構成情報の保存を行うことを特徴とする付記２に記載の論理回路。

（付記５）
前記入力データ制御部は入力されたデータを振り分けて入力する場合に付与される入力順バンク番号を前記構成情報制御部に入力し、前記構成情報制御部は前記入力順バンク番号を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする付記１から４のいずれかに記載の論路回路。

（付記６）
同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路のエラー修正方法において、
入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力し、
複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出し、
データ間の不一致が検出された場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とするエラー修正方法。

（付記７）
前記論理回路は、複数個の前記集積回路ユニットの構成情報を保存する構成情報メモリをさらに備え、前記構成情報メモリに保存された構成情報を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする付記６に記載のエラー修正方法。

（付記８）
データ間の不一致が検出された場合に、エラー箇所の特定を行うことなく該当バンクの再構成を行うことを特徴とする付記６又は７に記載のエラー修正方法。

（付記９）
該当バンクの再構成を行った後にデータ間の不一致がないことが検出された場合に、前記構成情報メモリに再構成情報の保存を行うことを特徴とする付記７に記載のエラー修正方法。

（付記１０）
入力されたデータを振り分けて入力する場合に付与される入力順バンク番号を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする付記６から９のいずれか１に記載のエラー修正方法。

（付記１１）
それぞれに複数のバンクを有し、同一動作を行う複数個の再構成可能な集積回路ユニットに対して、
入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御機能と、
複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析機能と、
前記エラー解析機能から、データ間の不一致の通知を受けた場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行う構成情報制御機能と、
をコンピュータに実現させるプログラム。

（付記１２）
前記構成情報制御機能は、複数個の前記集積回路ユニットの構成情報を保存する構成情報メモリに保存された構成情報を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする付記１１に記載のプログラム。

（付記１３）
前記構成情報制御機能は通知された情報からエラー箇所の特定を行うことなく該当バンクの再構成を行うことを特徴とする付記１１又は１２に記載のプログラム。

（付記１４）
前記構成情報制御機能は、該当バンクの再構成を行った後にデータ間の不一致がないことが前記エラー解析機能により検出された場合に、前記構成情報メモリに再構成情報の保存を行うことを特徴とする付記１２に記載のプログラム。

（付記１５）
前記入力データ制御機能は入力されたデータを振り分けて入力する場合に付与される入力順バンク番号を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする付記１１から１４のいずれかに記載のプログラム。

１０ 入力データ制御部
１１ 再構成可能な集積回路ユニット
１２ 構成情報制御部
１３ 構成情報メモリ
１４ エラー解析出力データ制御部
１００ 入力データＦＩＦＯ
１０１ 入力順バンク番号
２００ バンク番号ＦＩＦＯ
２０１ エラーチェック結果
２０２ 構成情報
２０３ 暫定ロジックエレメント番号
３００、３０１、３０２ 再構成可能な集積回路ユニットからの出力
３０３ 比較器
３０４ データ出力

Claims (10)

1. 同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、
   入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、
   複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、
   前記エラー解析部から、データ間の不一致の通知を受けた場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、
   を備えた論理回路。
2. 複数個の前記集積回路ユニットの構成情報を保存する構成情報メモリをさらに備え、前記構成情報制御部は前記構成情報メモリに保存された構成情報を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする請求項１に記載の論理回路。
3. 前記構成情報制御部は通知された情報からエラー箇所の特定を行うことなく該当バンクの再構成を行うことを特徴とする請求項１又は２に記載の論理回路。
4. 前記構成情報制御部は、該当バンクの再構成を行った後にデータ間の不一致がない旨の通知を前記エラー解析部から受けた場合に、前記構成情報メモリに再構成情報の保存を行うことを特徴とする請求項２に記載の論理回路。
5. 前記入力データ制御部は入力されたデータを振り分けて入力する場合に付与される入力順バンク番号を前記構成情報制御部に入力し、前記構成情報制御部は前記入力順バンク番号を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする請求項１から４のいずれか１項に記載の論路回路。
6. 同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路のエラー修正方法において、
   入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力し、
   複数個の前記集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出し、
   データ間の不一致が検出された場合に、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とするエラー修正方法。
7. 前記論理回路は、複数個の前記集積回路ユニットの構成情報を保存する構成情報メモリをさらに備え、前記構成情報メモリに保存された構成情報を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする請求項６に記載のエラー修正方法。
8. データ間の不一致が検出された場合に、エラー箇所の特定を行うことなく該当バンクの再構成を行うことを特徴とする請求項６又は７に記載のエラー修正方法。
9. 該当バンクの再構成を行った後にデータ間の不一致がないことが検出された場合に、前記構成情報メモリに再構成情報の保存を行うことを特徴とする請求項７に記載のエラー修正方法。
10. 入力されたデータを振り分けて入力する場合に付与される入力順バンク番号を用いて、前記複数個の前記集積回路ユニットの該当するバンクの再構成を行うことを特徴とする請求項６から９のいずれか１項に記載のエラー修正方法。