JP2013038239A

JP2013038239A - Nitride semiconductor device

Info

Publication number: JP2013038239A
Application number: JP2011173507A
Authority: JP
Inventors: Shinichi Iwagami; 信一岩上; Nobuo Kaneko; 信男金子; Ryohei Baba; 良平馬場; Shuichi Kaneko; 修一金子
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2011-08-09
Filing date: 2011-08-09
Publication date: 2013-02-21

Abstract

PROBLEM TO BE SOLVED: To provide a nitride semiconductor device with suppressed influence on current collapse phenomenon due to a field plate formed by drain electrode wiring.SOLUTION: A nitride semiconductor device comprises: a functional layer 20 composed of a nitride semiconductor; a source electrode 3 and a drain electrode 4 disposed spaced apart from each other on the functional layer 20; a gate electrode 5 disposed between the source electrode 3 and the drain electrode 4 on the functional layer 20; an interlayer insulating film 7 disposed on the functional layer 20; and drain electrode wiring 41 disposed on the interlayer insulating film 7 and electrically connected to the drain electrode 4. The nitride semiconductor device does not have a region in which the drain electrode wiring 41 faces the functional layer 20 via the interlayer insulating film 7, between the gate electrode 5 and the drain electrode 4.

Description

本発明は、ドレイン電極配線を有する窒化物半導体装置に関する。 The present invention relates to a nitride semiconductor device having a drain electrode wiring.

高耐圧パワーデバイス等に、窒化物半導体を用いた窒化物半導体装置が使用されている。代表的な窒化物半導体は、Ａｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表され、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）等である。 A nitride semiconductor device using a nitride semiconductor is used for a high voltage power device or the like. A typical nitride semiconductor is represented by Al _x In _y Ga _1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1), and includes gallium nitride (GaN) and aluminum nitride (AlN). ), Indium nitride (InN), and the like.

窒化物半導体装置のドレイン電極とソース電極間に電圧を印加した場合に発生するバイアス電界は、ゲート電極のドレイン電極側の端部（以下において、「ドレイン側端部」という。）に集中する。ゲート電極のドレイン側端部におけるバイアス電界の集中を緩和することにより、窒化物半導体装置の耐圧を向上させることができる。例えば、フィールドプレートによってゲート電極のドレイン側端部における電界集中を緩和できる。 A bias electric field generated when a voltage is applied between the drain electrode and the source electrode of the nitride semiconductor device is concentrated at the end of the gate electrode on the drain electrode side (hereinafter referred to as “drain side end”). By reducing the concentration of the bias electric field at the drain side end of the gate electrode, the breakdown voltage of the nitride semiconductor device can be improved. For example, the field plate can alleviate electric field concentration at the drain side end of the gate electrode.

窒化物半導体層上に各電極や各電極にそれぞれ接続する電極配線を形成する場合、電極や電極配線と窒化物半導体層とが層間絶縁膜を挟んで対向する領域が形成される場合がある。以下において、電極と窒化物半導体層とが層間絶縁膜を挟んで対向する領域を「フランジ部」という。このフランジ部や層間絶縁膜を挟んで窒化物半導体層と対向する電極配線は、フィールドプレートとしての機能を有する。例えば、ドレイン電極のフランジ部やドレイン電極配線がフィールドプレートとして機能する（例えば、特許文献１参照。）。 When forming each electrode or an electrode wiring connected to each electrode on the nitride semiconductor layer, a region where the electrode or the electrode wiring and the nitride semiconductor layer face each other with an interlayer insulating film interposed therebetween may be formed. Hereinafter, a region where the electrode and the nitride semiconductor layer face each other with an interlayer insulating film interposed therebetween is referred to as a “flange portion”. The electrode wiring that faces the nitride semiconductor layer with the flange portion and the interlayer insulating film interposed therebetween functions as a field plate. For example, the flange portion of the drain electrode and the drain electrode wiring function as a field plate (see, for example, Patent Document 1).

特開２０１０−２７８１３７号公報JP 2010-278137 A

従来、ドレイン電極のフランジ部やドレイン電極配線が電流コラプス現象に与える影響については十分な検討が行われてこなかった。「電流コラプス現象」は、ゲート電極とドレイン電極間への逆バイアス印加（オフ状態）後に窒化物半導体装置のオン抵抗が増大する現象である。このオン抵抗の増大は、逆バイアス時に窒化物半導体層の表面準位（トラップ）に負電荷（電子）が捕獲され、電子濃度が減少することにより生じるといわれている。通常、オン抵抗の増大は逆バイアス印加電圧に比例して大きくなる。 Conventionally, sufficient investigation has not been conducted on the influence of the flange portion of the drain electrode and the drain electrode wiring on the current collapse phenomenon. The “current collapse phenomenon” is a phenomenon in which the on-resistance of the nitride semiconductor device increases after reverse bias application (off state) between the gate electrode and the drain electrode. This increase in on-resistance is said to occur when negative charges (electrons) are trapped in the surface level (trap) of the nitride semiconductor layer during reverse bias and the electron concentration decreases. Usually, the increase in on-resistance increases in proportion to the reverse bias applied voltage.

上記問題点に鑑み、本発明は、ドレイン電極配線によって形成されるフィールドプレートに起因する電流コラプス現象への影響が抑制された窒化物半導体装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a nitride semiconductor device in which the influence on the current collapse phenomenon caused by the field plate formed by the drain electrode wiring is suppressed.

本発明の一態様によれば、（イ）窒化物半導体からなる機能層と、（ロ）機能層上に離間して配置されたソース電極及びドレイン電極と、（ハ）ソース電極とドレイン電極間で機能層上に配置されたゲート電極と、（ニ）機能層上に配置された層間絶縁膜と、（ホ）層間絶縁膜上に配置され、ドレイン電極と電気的に接続されたドレイン電極配線とを備え、ゲート電極とドレイン電極間において、層間絶縁膜を介してドレイン電極配線が機能層と対向する領域を有さない窒化物半導体装置が提供される。 According to one aspect of the present invention, (b) a functional layer made of a nitride semiconductor, (b) a source electrode and a drain electrode that are spaced apart from each other on the functional layer, and (c) between the source electrode and the drain electrode. A gate electrode disposed on the functional layer, (d) an interlayer insulating film disposed on the functional layer, and (e) a drain electrode wiring disposed on the interlayer insulating film and electrically connected to the drain electrode. And a nitride semiconductor device in which the drain electrode wiring does not have a region facing the functional layer through an interlayer insulating film between the gate electrode and the drain electrode.

本発明によれば、ドレイン電極配線によって形成されるフィールドプレートに起因する電流コラプス現象への影響が抑制された窒化物半導体装置を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the nitride semiconductor device by which the influence on the current collapse phenomenon resulting from the field plate formed of drain electrode wiring was suppressed can be provided.

本発明の実施形態に係る窒化物半導体装置の構造を示す模式的な断面図である。1 is a schematic cross-sectional view showing a structure of a nitride semiconductor device according to an embodiment of the present invention. 電極配線が電流コラプス現象に及ぼす影響を説明するための窒化物半導体装置の模式的な断面図である。It is a typical sectional view of a nitride semiconductor device for explaining influence which electrode wiring has on a current collapse phenomenon. サンプルの構造を示す表である。It is a table | surface which shows the structure of a sample. 図３に示したサンプルのリーク電流特性を示すグラフである。It is a graph which shows the leakage current characteristic of the sample shown in FIG. 図３に示したサンプルの電流コラプス特性を示すグラフである。It is a graph which shows the current collapse characteristic of the sample shown in FIG. 本発明の実施形態に係る窒化物半導体装置の他の構造を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing another structure of the nitride semiconductor device according to the embodiment of the present invention. 層間絶縁膜の膜厚とオン抵抗との関係を示すグラフである。It is a graph which shows the relationship between the film thickness of an interlayer insulation film, and ON resistance. 比較例の窒化物半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the nitride semiconductor device of a comparative example. 本発明の実施形態に係る窒化物半導体装置の他の構造を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing another structure of the nitride semiconductor device according to the embodiment of the present invention. 本発明の実施形態に係る窒化物半導体装置のドレイン電極の構造例を示す模式的な断面図である。FIG. 3 is a schematic cross-sectional view showing a structural example of a drain electrode of a nitride semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る窒化物半導体装置のドレイン電極の他の構造例を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing another structural example of the drain electrode of the nitride semiconductor device according to the embodiment of the present invention.

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the lengths of the respective parts, and the like are different from the actual ones. Therefore, specific dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。 The following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention includes the shape, structure, arrangement, etc. of components. It is not specified to the following. The embodiment of the present invention can be variously modified within the scope of the claims.

本発明の実施形態に係る窒化物半導体装置１は、図１に示すように、窒化物半導体からなる機能層２０と、機能層２０上に離間して配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で機能層２０上に配置されたゲート電極５と、機能層２０、ソース電極３、ドレイン電極４及びゲート電極５上に配置された層間絶縁膜７と、層間絶縁膜７上に配置され、ドレイン電極４と電気的に接続されたドレイン電極配線４１とを備える。ドレイン電極配線４１はドレイン電極４の上方に配置され、膜厚方向に沿って平面的に見たときのドレイン電極４のゲート電極５側の端部（以下において、「ゲート側端部」という。）の位置が、ドレイン電極配線４１のゲート電極５側の端部の位置よりも距離ｔだけゲート電極５に近い。つまり、窒化物半導体装置１は、ゲート電極５とドレイン電極４間において、層間絶縁膜７を介してドレイン電極配線４１が機能層２０と対向する領域を有さない。 As shown in FIG. 1, a nitride semiconductor device 1 according to an embodiment of the present invention includes a functional layer 20 made of a nitride semiconductor, a source electrode 3 and a drain electrode 4 that are spaced apart from each other on the functional layer 20. The gate electrode 5 disposed on the functional layer 20 between the source electrode 3 and the drain electrode 4, the interlayer insulating film 7 disposed on the functional layer 20, the source electrode 3, the drain electrode 4 and the gate electrode 5, and the interlayer A drain electrode wiring 41 disposed on the insulating film 7 and electrically connected to the drain electrode 4 is provided. The drain electrode wiring 41 is disposed above the drain electrode 4 and is referred to as an end portion on the gate electrode 5 side of the drain electrode 4 when viewed in plan along the film thickness direction (hereinafter referred to as “gate side end portion”). ) Is closer to the gate electrode 5 by a distance t than the position of the end of the drain electrode wiring 41 on the gate electrode 5 side. That is, the nitride semiconductor device 1 does not have a region where the drain electrode wiring 41 faces the functional layer 20 via the interlayer insulating film 7 between the gate electrode 5 and the drain electrode 4.

図１に示した例では、機能層２０が、キャリア供給層２２、及びキャリア供給層２２とヘテロ接合を形成するキャリア走行層２１を積層した構造を有する。即ち、窒化物半導体装置１は窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。バンドギャップエネルギーが互いに異なる窒化物半導体からなるキャリア走行層２１とキャリア供給層２２間の界面にヘテロ接合面が形成され、ヘテロ接合面近傍のキャリア走行層２１に電流通路（チャネル）としての二次元キャリアガス層２３が形成される。 In the example illustrated in FIG. 1, the functional layer 20 has a structure in which a carrier supply layer 22 and a carrier travel layer 21 that forms a heterojunction with the carrier supply layer 22 are stacked. That is, the nitride semiconductor device 1 is a high electron mobility transistor (HEMT) using a nitride semiconductor. A heterojunction surface is formed at the interface between the carrier traveling layer 21 and the carrier supply layer 22 made of nitride semiconductors having different band gap energies, and the carrier traveling layer 21 in the vicinity of the heterojunction surface has a two-dimensional current path (channel). A carrier gas layer 23 is formed.

また、図１に示したように、基板１０上にバッファ層１１が配置され、バッファ層１１上に機能層２０が配置されている。 As shown in FIG. 1, the buffer layer 11 is disposed on the substrate 10, and the functional layer 20 is disposed on the buffer layer 11.

図１に示した窒化物半導体装置１をより詳細に説明すると、層間絶縁膜７は機能層２０上に第１の層間絶縁膜７１と第２の層間絶縁膜７２をこの順に積層した構造である。ソース電極３及びドレイン電極４は、機能層２０と第１の層間絶縁膜７１との間に配置されている。ソース電極配線３１とドレイン電極配線４１は、第２の層間絶縁膜７２上に配置されている。第１の層間絶縁膜７１及び第２の層間絶縁膜７２の開口部において、ソース電極３とソース電極配線３１とが接続し、ドレイン電極４とドレイン電極配線４１とが接続する。ゲート電極５は、第１の層間絶縁膜７１の開口部において機能層２０に接続する。ゲート電極５の外縁部は第１の層間絶縁膜７１上に配置された構造であり、第１の層間絶縁膜７１を介して機能層２０と対向するフランジ部である。つまり、ゲート電極５の外縁部はフィールドプレートとして機能する。ゲート電極５のフランジ部を以下において「ゲートＦＰ５０」という。 The nitride semiconductor device 1 shown in FIG. 1 will be described in more detail. The interlayer insulating film 7 has a structure in which a first interlayer insulating film 71 and a second interlayer insulating film 72 are stacked in this order on the functional layer 20. . The source electrode 3 and the drain electrode 4 are disposed between the functional layer 20 and the first interlayer insulating film 71. The source electrode wiring 31 and the drain electrode wiring 41 are disposed on the second interlayer insulating film 72. In the openings of the first interlayer insulating film 71 and the second interlayer insulating film 72, the source electrode 3 and the source electrode wiring 31 are connected, and the drain electrode 4 and the drain electrode wiring 41 are connected. The gate electrode 5 is connected to the functional layer 20 at the opening of the first interlayer insulating film 71. The outer edge portion of the gate electrode 5 has a structure disposed on the first interlayer insulating film 71, and is a flange portion facing the functional layer 20 with the first interlayer insulating film 71 interposed therebetween. That is, the outer edge portion of the gate electrode 5 functions as a field plate. The flange portion of the gate electrode 5 is hereinafter referred to as “gate FP50”.

ゲートＦＰ５０によってゲート電極５のドレイン側端部の空乏層の曲率が制御されて、ゲート電極５のドレイン側端部に集中するバイアス電界の集中が緩和される。 The curvature of the depletion layer at the drain side end of the gate electrode 5 is controlled by the gate FP50, and the concentration of the bias electric field concentrated at the drain side end of the gate electrode 5 is alleviated.

以下に、図２を参照して、ゲート電極５のフランジ部であるゲートＦＰ５０、ソース電極配線３１及びドレイン電極配線４１が電流コラプス現象に与える影響について説明する。 Hereinafter, the influence of the gate FP 50, the source electrode wiring 31, and the drain electrode wiring 41, which are the flange portions of the gate electrode 5, on the current collapse phenomenon will be described with reference to FIG.

発明者らは、後述するように、ドレイン電極４と電気的に接続するフィールドプレートは、電流コラプス現象を悪化させ、オン抵抗の増大などを招くことを見出した。そして、機能層２０と層間絶縁膜７を挟んで対向する領域がドレイン電極配線４１に存在する場合は、この領域が、ドレイン電極４と電気的に接続するフィールドプレートとして機能する。また、機能層２０と層間絶縁膜７を挟んで対向する領域がソース電極配線３１に存在する場合は、この領域が、ソース電極３と電気的に接続するフィールドプレートとして機能する。図２に示すように、ゲート電極５とドレイン電極４間においてフィールドプレートとして機能するドレイン電極配線４１の領域を「ドレインＦＰ４０」とする。また、ゲート電極５とドレイン電極４間においてフィールドプレートとして機能するソース電極配線３１の領域を「ソースＦＰ３０」とする。 As described later, the inventors have found that the field plate electrically connected to the drain electrode 4 deteriorates the current collapse phenomenon and causes an increase in on-resistance. When the region facing the functional layer 20 across the interlayer insulating film 7 exists in the drain electrode wiring 41, this region functions as a field plate electrically connected to the drain electrode 4. Further, when a region facing the functional layer 20 across the interlayer insulating film 7 exists in the source electrode wiring 31, this region functions as a field plate electrically connected to the source electrode 3. As shown in FIG. 2, a region of the drain electrode wiring 41 functioning as a field plate between the gate electrode 5 and the drain electrode 4 is referred to as “drain FP40”. A region of the source electrode wiring 31 that functions as a field plate between the gate electrode 5 and the drain electrode 4 is referred to as a “source FP30”.

なお、図２に示すように、第１の層間絶縁膜７１を介して機能層２０と対向する長さであるゲート電極５のフランジ部の長さを、ゲートＦＰ５０の長さＧ５０とする。また、ゲートＦＰ５０のドレイン側端部よりもドレイン電極４側に延伸したソース電極配線３１の領域の長さを、ソースＦＰ３０の長さＳ３０とする。更に、ドレイン電極４のゲート側端部よりもゲート電極５側に延伸したドレイン電極配線４１の領域の長さを、ドレインＦＰ４０の長さＤ４０とする。 As shown in FIG. 2, the length of the flange portion of the gate electrode 5 that is the length facing the functional layer 20 with the first interlayer insulating film 71 interposed therebetween is the length G50 of the gate FP50. Further, the length of the region of the source electrode wiring 31 extending from the drain side end of the gate FP50 to the drain electrode 4 side is defined as the length S30 of the source FP30. Further, the length of the region of the drain electrode wiring 41 extending from the gate side end of the drain electrode 4 to the gate electrode 5 side is defined as a length D40 of the drain FP40.

図３に、ドレインＦＰ４０の長さＤ４０を変化させて形成したサンプルの例を示す。サンプルＳ１〜Ｓ５において、ソースＦＰ３０の長さＳ３０は２μｍ、ゲートＦＰ５０の長さＧ５０は２μｍである。なお、ゲートＦＰ５０とドレイン電極４間の距離は１０μｍである。 FIG. 3 shows an example of a sample formed by changing the length D40 of the drain FP40. In samples S1 to S5, the length S30 of the source FP30 is 2 μm, and the length G50 of the gate FP50 is 2 μm. The distance between the gate FP50 and the drain electrode 4 is 10 μm.

サンプルＳ１は、長さＤ４０が−０．５μｍである。即ち、膜厚方向に沿って上方から見たときに、ドレイン電極配線４１のゲート側端部が、ドレイン電極４のゲート側端部よりも０．５μｍだけゲート電極５から離れて位置している。つまり、ドレイン電極４のゲート側端部がドレイン電極配線４１よりも張り出している構造である。 The sample S1 has a length D40 of −0.5 μm. That is, when viewed from above along the film thickness direction, the gate-side end portion of the drain electrode wiring 41 is located farther from the gate electrode 5 by 0.5 μm than the gate-side end portion of the drain electrode 4. . That is, the gate side end of the drain electrode 4 protrudes beyond the drain electrode wiring 41.

サンプルＳ２は、長さＤ４０が０μｍである。即ち、ドレイン電極４のゲート側端部とドレイン電極配線４１のゲート側端部とが上方から見たときに一致している。 Sample S2 has a length D40 of 0 μm. That is, the gate side end of the drain electrode 4 and the gate side end of the drain electrode wiring 41 coincide when viewed from above.

したがって、サンプルＳ１、Ｓ２では、ゲート電極５とドレイン電極４間において、層間絶縁膜７を介してドレイン電極配線４１が機能層２０と対向する領域がない。一方、サンプルＳ３〜Ｓ５は、長さＤ４０がそれぞれ１μｍ、２μｍ、３μｍである。 Therefore, in the samples S 1 and S 2, there is no region where the drain electrode wiring 41 faces the functional layer 20 through the interlayer insulating film 7 between the gate electrode 5 and the drain electrode 4. On the other hand, samples S3 to S5 have lengths D40 of 1 μm, 2 μm, and 3 μm, respectively.

サンプルＳ１〜Ｓ５のリーク電流特性を図４に示す。図４の横軸はドレイン−ソース間電圧Ｖｄｓであり、縦軸はゲート電流Ｉｇ及び基板電流Ｉｓｕｂである。このときのサンプルＳ１〜Ｓ５の電流コラプス特性を図５に示す。図５の横軸はドレイン−ソース間電圧Ｖｄｓであり、縦軸はＶｄｓ＝０Ｖでのオン抵抗ＲＰｏｎ＿０を基準とするオン抵抗比（ＲＰｏｎ／ＲＰｏｎ＿０）である。図５に示すように、ドレインＦＰ４０の長さＤ４０が長いほど、オン抵抗が大きい。一方、ドレイン電極配線４１のゲート側端部がドレイン電極４よりも引っ込んでいるサンプルＳ１、及びドレイン電極４とドレイン電極配線４１のゲート側端部が一致しているサンプルＳ２では、オン抵抗が小さい。 FIG. 4 shows the leakage current characteristics of samples S1 to S5. The horizontal axis in FIG. 4 is the drain-source voltage Vds, and the vertical axis is the gate current Ig and the substrate current Isub. FIG. 5 shows current collapse characteristics of the samples S1 to S5 at this time. The horizontal axis in FIG. 5 is the drain-source voltage Vds, and the vertical axis is the on-resistance ratio (RPon / RPon_0) based on the on-resistance RPon_0 at Vds = 0V. As shown in FIG. 5, the longer the length D40 of the drain FP 40, the greater the on-resistance. On the other hand, the sample S1 in which the gate side end of the drain electrode wiring 41 is recessed than the drain electrode 4 and the sample S2 in which the drain electrode 4 and the gate side end of the drain electrode wiring 41 coincide with each other have a low on-resistance. .

上記のように、サンプルＳ３〜Ｓ５のようにドレインＦＰ４０が存在することによって、電流コラプス特性が悪化することが確認された。つまり、サンプルＳ１、Ｓ２のようにドレインＦＰ４０をなくすことにより、ドレイン電極配線４１によって形成されるフィールドプレートに起因する電流コラプス現象が抑制され、良好な電流コラプス特性が得られる。 As described above, it was confirmed that the current collapse characteristics deteriorate due to the presence of the drain FP40 as in the samples S3 to S5. That is, by eliminating the drain FP 40 as in the samples S1 and S2, the current collapse phenomenon caused by the field plate formed by the drain electrode wiring 41 is suppressed, and a good current collapse characteristic is obtained.

したがって、ドレイン電極４のゲート側端部よりもドレイン電極配線４１のゲート側端部がゲート電極５から離れて位置する図１に示す窒化物半導体装置１の場合、及び、図６に示すような、ドレイン電極４とドレイン電極配線４１のゲート側端部が一致している窒化物半導体装置１の場合に、ドレイン電極４と電気的に接続するフィールドプレートに起因する電流コラプス現象の悪化を抑制できる。つまり、ドレイン電極配線４１のゲート電極５側の端部の位置が、ドレイン電極４のゲート電極５側の端部の位置よりもゲート電極５に近くなければよい。 Therefore, in the case of the nitride semiconductor device 1 shown in FIG. 1 in which the gate side end portion of the drain electrode wiring 41 is located farther from the gate electrode 5 than the gate side end portion of the drain electrode 4, and as shown in FIG. In the case of the nitride semiconductor device 1 in which the gate electrode side ends of the drain electrode 4 and the drain electrode wiring 41 coincide with each other, it is possible to suppress the deterioration of the current collapse phenomenon caused by the field plate electrically connected to the drain electrode 4. . That is, the position of the end portion of the drain electrode wiring 41 on the gate electrode 5 side is not required to be closer to the gate electrode 5 than the position of the end portion of the drain electrode 4 on the gate electrode 5 side.

ところで、層間絶縁膜７の膜厚が厚くなるほど、ドレイン電極配線４１によるフィールドプレート効果が小さくなる。図７に、ドレインＦＰ４０下の層間絶縁膜７の膜厚を変化させた場合のドレイン−ソース間電圧Ｖｄｓとオン抵抗比の関係を示す。オン抵抗比は、Ｖｄｓ＝０Ｖでのオン抵抗ＲＰｏｎ＿０を基準とする抵抗比である。図７において、特性Ａ、Ｂは、層間絶縁膜７の膜厚がそれぞれ０．５μｍ、１．０μｍの場合の特性であり、特性ＣはドレインＦＰ４０がない場合の特性である。なお、ソースＦＰ３０の長さＳ３０は２μｍ、ゲートＦＰ５０の長さＧ５０は２μｍ、ドレインＦＰ４０の長さＤ４０は２μｍ、ゲートＦＰ５０とドレイン電極４間の距離は１０μｍである。 By the way, as the film thickness of the interlayer insulating film 7 increases, the field plate effect by the drain electrode wiring 41 decreases. FIG. 7 shows the relationship between the drain-source voltage Vds and the on-resistance ratio when the thickness of the interlayer insulating film 7 under the drain FP 40 is changed. The on-resistance ratio is a resistance ratio based on the on-resistance RPon_0 at Vds = 0V. In FIG. 7, characteristics A and B are characteristics when the film thickness of the interlayer insulating film 7 is 0.5 μm and 1.0 μm, respectively, and characteristic C is a characteristic when there is no drain FP40. The length S30 of the source FP30 is 2 μm, the length G50 of the gate FP50 is 2 μm, the length D40 of the drain FP40 is 2 μm, and the distance between the gate FP50 and the drain electrode 4 is 10 μm.

図７に示した層間絶縁膜７の膜厚が０．５μｍ、１．０μｍの場合のデータから、耐圧６００Ｖ程度の窒化物半導体装置１を実現するために必要な層間絶縁膜７の膜厚は２μｍ程度である。また、ドレインＦＰ４０下の層間絶縁膜７の膜厚が２μｍより厚ければ、ドレインＦＰ４０がない場合と同等以下のオン抵抗を実現できる。即ち、ドレインＦＰ４０下の層間絶縁膜７の膜厚が２μｍ以上の場合に、ドレインＦＰ４０がない場合と同等の効果を得ることができる。したがって、図８に示すように層間絶縁膜７の膜厚ｄが２μｍより厚い窒化物半導体装置１においては、ドレインＦＰ４０の長さＤ４０に関係なく、ドレイン電極配線４１に起因する電流コラプス現象の悪化を考慮する必要はない。 From the data when the film thickness of the interlayer insulating film 7 shown in FIG. 7 is 0.5 μm and 1.0 μm, the film thickness of the interlayer insulating film 7 necessary for realizing the nitride semiconductor device 1 with a withstand voltage of about 600 V is as follows: It is about 2 μm. Further, if the thickness of the interlayer insulating film 7 under the drain FP 40 is thicker than 2 μm, an on-resistance equal to or less than that in the case without the drain FP 40 can be realized. That is, when the film thickness of the interlayer insulating film 7 under the drain FP 40 is 2 μm or more, the same effect as when there is no drain FP 40 can be obtained. Therefore, as shown in FIG. 8, in the nitride semiconductor device 1 in which the film thickness d of the interlayer insulating film 7 is thicker than 2 μm, the current collapse phenomenon caused by the drain electrode wiring 41 is deteriorated regardless of the length D40 of the drain FP40. There is no need to consider.

なお、図９に示すように、ソース電極３と電気的に接続するソース電極配線３１のドレイン側端部がゲート電極５のドレイン側端部よりもドレイン電極４に近く位置する窒化物半導体装置１については、以下の点に考慮する必要がある。即ち、ソース電極配線３１とドレイン電極配線４１間の距離ｗ１が、ゲート電極５とドレイン電極４間の距離ｗ２の半分よりも長いことが必要である。これは、リーク電流が増大して窒化物半導体装置１の耐圧が低下することを防ぐためである。 As shown in FIG. 9, the nitride semiconductor device 1 is such that the drain side end of the source electrode wiring 31 electrically connected to the source electrode 3 is located closer to the drain electrode 4 than the drain side end of the gate electrode 5. The following points need to be considered. That is, the distance w1 between the source electrode wiring 31 and the drain electrode wiring 41 needs to be longer than half of the distance w2 between the gate electrode 5 and the drain electrode 4. This is to prevent the leakage current from increasing and the breakdown voltage of nitride semiconductor device 1 from decreasing.

以上に説明したように、本発明の実施形態に係る窒化物半導体装置１では、ドレイン電極配線４１のゲート側端部をドレイン電極４のゲート側端部よりもゲート電極５よりも遠くに配置し、或いはドレイン電極配線４１とドレイン電極４のゲート側端部の位置を一致させることによって、ドレインＦＰ４０が存在しない構造とする。これにより、窒化物半導体装置１には、ゲート電極５とドレイン電極４間において、層間絶縁膜７を介してドレイン電極配線４１が機能層２０と対向する領域が存在しない。その結果、ドレイン電極配線４１によって形成されるフィールドプレートに起因する電流コラプス現象が抑制された窒化物半導体装置１を提供することができる。 As described above, in the nitride semiconductor device 1 according to the embodiment of the present invention, the gate side end of the drain electrode wiring 41 is arranged farther than the gate electrode 5 than the gate side end of the drain electrode 4. Alternatively, the drain electrode FP 40 does not exist by matching the positions of the drain electrode wiring 41 and the end of the drain electrode 4 on the gate side. Thereby, in the nitride semiconductor device 1, there is no region where the drain electrode wiring 41 faces the functional layer 20 via the interlayer insulating film 7 between the gate electrode 5 and the drain electrode 4. As a result, the nitride semiconductor device 1 in which the current collapse phenomenon caused by the field plate formed by the drain electrode wiring 41 is suppressed can be provided.

以下に、窒化物半導体装置１の具体的な構成例を示す。 A specific configuration example of the nitride semiconductor device 1 is shown below.

基板１０には、シリコン（Ｓｉ）基板、シリコンカーバイト（ＳｉＣ）基板、ＧａＮ基板等の半導体基板や、サファイア基板、セラミック基板等の絶縁体基板を採用可能である。例えば、基板１０に大口径化が容易なシリコン基板を採用することにより、窒化物半導体装置１の製造コストを低減できる。 As the substrate 10, a semiconductor substrate such as a silicon (Si) substrate, a silicon carbide (SiC) substrate, or a GaN substrate, or an insulator substrate such as a sapphire substrate or a ceramic substrate can be employed. For example, the manufacturing cost of the nitride semiconductor device 1 can be reduced by adopting a silicon substrate that can be easily increased in diameter as the substrate 10.

バッファ層１１は、有機金属気相成長（ＭＯＣＶＤ）法等のエピタキシャル成長法で形成できる。図１では、バッファ層１１を１つの層として図示しているが、バッファ層１１を複数の層で形成してもよい。例えば、バッファ層１１を窒化アルミニウム（ＡｌＮ）からなる第１のサブレイヤー（第１の副層）とＧａＮからなる第２のサブレイヤー（第２の副層）とを交互に積層した多層構造バッファとしてもよい。なお、バッファ層１１はＨＥＭＴの動作に直接には関係しないため、バッファ層１１を省いてもよい。 The buffer layer 11 can be formed by an epitaxial growth method such as a metal organic chemical vapor deposition (MOCVD) method. Although the buffer layer 11 is illustrated as one layer in FIG. 1, the buffer layer 11 may be formed of a plurality of layers. For example, a multilayer buffer in which the buffer layer 11 is formed by alternately stacking first sublayers (first sublayers) made of aluminum nitride (AlN) and second sublayers (second sublayers) made of GaN. It is good. Since the buffer layer 11 is not directly related to the operation of the HEMT, the buffer layer 11 may be omitted.

バッファ層１１上に配置されたキャリア走行層２１は、例えば不純物が添加されていないアンドープＧａＮを、ＭＯＣＶＤ法等によりエピタキシャル成長させて形成する。ここでノンドープとは、不純物が意図的に添加されていないことを意味する。 The carrier traveling layer 21 disposed on the buffer layer 11 is formed by, for example, epitaxially growing undoped GaN to which no impurity is added by the MOCVD method or the like. Here, non-doped means that no impurity is intentionally added.

キャリア走行層２１上に配置されたキャリア供給層２２は、キャリア走行層２１よりもバンドギャップが大きく、且つキャリア走行層２１より格子定数の小さい窒化物半導体からなる。キャリア供給層２２としてアンドープのＡｌ_xＧａ_1-xＮが採用可能である。 The carrier supply layer 22 disposed on the carrier traveling layer 21 is made of a nitride semiconductor having a band gap larger than that of the carrier traveling layer 21 and a lattice constant smaller than that of the carrier traveling layer 21. Undoped Al _x Ga _1-x N can be adopted as the carrier supply layer 22.

キャリア供給層２２は、ＭＯＣＶＤ法等によるエピタキシャル成長によってキャリア走行層２１上に形成される。キャリア供給層２２とキャリア走行層２１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層２２の結晶が有する自発分極により、ヘテロ接合付近のキャリア走行層２１に高密度のキャリアが生じ、電流通路（チャネル）としての二次元キャリアガス層２３が形成される。 The carrier supply layer 22 is formed on the carrier traveling layer 21 by epitaxial growth using MOCVD or the like. Since the carrier supply layer 22 and the carrier traveling layer 21 have different lattice constants, piezoelectric polarization due to lattice distortion occurs. Due to the piezoelectric polarization and the spontaneous polarization of the crystal of the carrier supply layer 22, high-density carriers are generated in the carrier traveling layer 21 near the heterojunction, and a two-dimensional carrier gas layer 23 as a current path (channel) is formed.

機能層２０上に、ソース電極３及びドレイン電極４が形成される。ソース電極３及びドレイン電極４は、機能層２０と低抵抗接触（オーミック接触）可能な金属により形成される。例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）などがソース電極３及びドレイン電極４に採用可能である。或いはＴｉとＡｌの積層体として、ソース電極３及びドレイン電極４は形成される。 A source electrode 3 and a drain electrode 4 are formed on the functional layer 20. The source electrode 3 and the drain electrode 4 are formed of a metal capable of low resistance contact (ohmic contact) with the functional layer 20. For example, aluminum (Al), titanium (Ti), or the like can be used for the source electrode 3 and the drain electrode 4. Alternatively, the source electrode 3 and the drain electrode 4 are formed as a laminate of Ti and Al.

機能層２０上に、例えばシリコン酸化（ＳｉＯｘ）膜からなる第１の層間絶縁膜７１が形成される。第１の層間絶縁膜７１の膜厚は、１００ｎｍ〜５００ｎｍ程度である。第１の層間絶縁膜７１に開口部が形成され、この開口部を埋め込むようにしてゲート電極５が形成される。フランジ部を有するようにゲート電極５をパターニングすることによって、ゲート電極５とゲートＦＰ５０を同時に形成できる。ゲート電極５には、例えばニッケル金（ＮｉＡｕ）などが採用可能である。 On the functional layer 20, a first interlayer insulating film 71 made of, for example, a silicon oxide (SiOx) film is formed. The film thickness of the first interlayer insulating film 71 is about 100 nm to 500 nm. An opening is formed in the first interlayer insulating film 71, and the gate electrode 5 is formed so as to fill the opening. By patterning the gate electrode 5 so as to have a flange portion, the gate electrode 5 and the gate FP50 can be formed simultaneously. For the gate electrode 5, for example, nickel gold (NiAu) can be used.

ゲート電極５及び第１の層間絶縁膜７１上に、第２の層間絶縁膜７２が形成される。第２の層間絶縁膜７２は、膜厚が５００ｎｍ〜１５００ｎｍ程度のＳｉＯｘ膜などである。なお、第１の層間絶縁膜７１と第２の層間絶縁膜７２の膜厚の合計は２μｍ以下である。 A second interlayer insulating film 72 is formed on the gate electrode 5 and the first interlayer insulating film 71. The second interlayer insulating film 72 is a SiOx film having a thickness of about 500 nm to 1500 nm. The total thickness of the first interlayer insulating film 71 and the second interlayer insulating film 72 is 2 μm or less.

フォトリソグラフィ技術などを用いて、第１の層間絶縁膜７１と第２の層間絶縁膜７２が積層された層間絶縁膜７の所定の位置、即ち、ソース電極３とドレイン電極４がそれぞれ配置された位置に、開口部を形成する。この開口部を埋め込むようにして、ソース電極配線３１とドレイン電極配線４１が形成される。ソース電極配線３１及びドレイン電極配線４１には、Ａｕめっき或いはＡｌなどを採用可能である。 A predetermined position of the interlayer insulating film 7 in which the first interlayer insulating film 71 and the second interlayer insulating film 72 are stacked, that is, the source electrode 3 and the drain electrode 4 are respectively arranged by using a photolithography technique or the like. An opening is formed at the position. A source electrode wiring 31 and a drain electrode wiring 41 are formed so as to fill the opening. For the source electrode wiring 31 and the drain electrode wiring 41, Au plating, Al, or the like can be adopted.

既に述べたように、ドレイン電極配線４１のゲート側端部の位置が、ドレイン電極４のゲート側端部の位置よりもゲート電極５に近くならないように、ドレイン電極配線４１は形成される。したがって、窒化物半導体装置１の製造においては、ドレイン電極４とドレイン電極配線４１の製造工程での位置合わせズレを考慮する必要がある。つまり、ドレイン電極配線４１のゲート側端部の位置よりもドレイン電極４のゲート側端部の位置をゲート電極５に近づけて形成することにより、ドレインＦＰ４０が確実に形成されないようにすることが好ましい。 As already described, the drain electrode wiring 41 is formed such that the position of the gate side end of the drain electrode wiring 41 is not closer to the gate electrode 5 than the position of the gate side end of the drain electrode 4. Therefore, in manufacturing the nitride semiconductor device 1, it is necessary to consider misalignment in the manufacturing process of the drain electrode 4 and the drain electrode wiring 41. That is, it is preferable to prevent the drain FP 40 from being reliably formed by forming the position of the gate side end of the drain electrode 4 closer to the gate electrode 5 than the position of the gate side end of the drain electrode wiring 41. .

なお、上記に述べた窒化物半導体装置１の構成は一例であり、この変形例を含めて、これ以外の種々の構成により窒化物半導体装置１を実現可能であることは勿論である。 Note that the configuration of the nitride semiconductor device 1 described above is merely an example, and it goes without saying that the nitride semiconductor device 1 can be realized by various other configurations including this modification.

なお、ドレイン電極４が、図１０に示すようにフランジ部４５を有する場合には、フランジ部４５のゲート側端部がドレイン電極４のゲート側端部であるとする。 When the drain electrode 4 has a flange portion 45 as shown in FIG. 10, it is assumed that the gate side end portion of the flange portion 45 is the gate side end portion of the drain electrode 4.

また、図１１（ａ）に示すように、機能層２０の上部の一部を掘り込んで形成した凹部にドレイン電極４を配置してもよい。或いは、図１１（ｂ）に示すように、機能層２０の表面に形成した凹部に配置されたドレイン電極４の外縁部が、機能層２０の表面上に乗り上げていてもよい。図１１（ｂ）の場合には、ドレイン電極４の機能層２０に乗り上げた領域のゲート側端部４ｇがドレイン電極４のゲート側端部であるとする。 Further, as shown in FIG. 11A, the drain electrode 4 may be disposed in a recess formed by digging a part of the upper portion of the functional layer 20. Alternatively, as shown in FIG. 11B, the outer edge portion of the drain electrode 4 disposed in the recess formed on the surface of the functional layer 20 may run on the surface of the functional layer 20. In the case of FIG. 11B, it is assumed that the gate side end 4 g of the region of the drain electrode 4 on the functional layer 20 is the gate side end of the drain electrode 4.

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As mentioned above, although this invention was described by embodiment, it should not be understood that the description and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、実施形態では窒化物半導体装置１がＨＥＭＴである例を示したが、窒化物半導体装置１が窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ）などの他の構造のトランジスタであってもよい。 For example, in the embodiment, the nitride semiconductor device 1 is an HEMT, but the nitride semiconductor device 1 may be a transistor having another structure such as a field effect transistor (FET) using a nitride semiconductor. .

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

１…窒化物半導体装置
３…ソース電極
４…ドレイン電極
５…ゲート電極
７…層間絶縁膜
１０…基板
１１…バッファ層
２０…機能層
２１…キャリア走行層
２２…キャリア供給層
２３…二次元キャリアガス層
３０…ソースＦＰ
３１…ソース電極配線
４０…ドレインＦＰ
４１…ドレイン電極配線
５０…ゲートＦＰ
７１…第１の層間絶縁膜
７２…第２の層間絶縁膜 DESCRIPTION OF SYMBOLS 1 ... Nitride semiconductor device 3 ... Source electrode 4 ... Drain electrode 5 ... Gate electrode 7 ... Interlayer insulating film 10 ... Substrate 11 ... Buffer layer 20 ... Functional layer 21 ... Carrier running layer 22 ... Carrier supply layer 23 ... Two-dimensional carrier gas Layer 30 ... Source FP
31 ... Source electrode wiring 40 ... Drain FP
41 ... Drain electrode wiring 50 ... Gate FP
71: first interlayer insulating film 72 ... second interlayer insulating film

Claims

A functional layer made of a nitride semiconductor;
A source electrode and a drain electrode spaced apart on the functional layer;
A gate electrode disposed on the functional layer between the source electrode and the drain electrode;
An interlayer insulating film disposed on the functional layer;
A drain electrode wiring disposed on the interlayer insulating film and electrically connected to the drain electrode, wherein the drain electrode wiring is interposed between the gate electrode and the drain electrode via the interlayer insulating film. A nitride semiconductor device having no region facing a layer.

When viewed in a plan view, an end of the drain electrode wiring on the gate electrode side is located farther from the gate electrode than an end of the drain electrode on the gate electrode side The nitride semiconductor device according to claim 1.

3. The nitride semiconductor device according to claim 1, wherein the interlayer insulating film has a thickness of 2 μm or less below the drain electrode wiring. 4.

Source electrode wiring that is electrically connected to the source electrode and has a position of the end on the drain electrode side closer to the drain electrode than a position of the end of the gate electrode on the drain electrode side when viewed in plan The distance between the source electrode wiring and the drain electrode wiring is longer than half of the distance between the gate electrode and the drain electrode. Nitride semiconductor device.

5. The nitride semiconductor according to claim 1, wherein the functional layer has a structure in which a carrier supply layer and a carrier travel layer that forms a heterojunction with the carrier supply layer are stacked. apparatus.