JP2013027145A - スイッチング電源装置 - Google Patents

Abstract

【課題】ノイズを減少させて安定的に動作するスイッチング電源装置。
【解決手段】トランスＴの一次巻線Ｐ１とスイッチング素子Ｑ１との直列回路、Ｑ１をオンオフさせる制御回路、トランスの二次巻線Ｓ１に発生した電圧を整流平滑する整流平滑回路Ｄ、Ｃ１、整流平滑回路の出力電圧と基準電圧との誤差電圧を制御回路に出力する誤差増幅回路ＯＰを備え、制御回路は、Ｑ１をオンオフさせる信号を出力する信号出力部ＦＦ、Ｑ１のオフ期間で主電極間の電圧がゼロボルトに近い所定値になったことを検出した場合に、Ｑ１をオンさせる信号が出力されるようにＦＦを制御するボトム電圧検出部ＣＭＰ１、ＦＦの出力信号によりＱ１のオン数をカウントするカウンタ２２、カウント値が所定値に達する毎にＱ１をオフさせる信号が遅延されるように遅延時間を切り替えてＦＦを制御する遅延時間切替回路２１を備える。
【選択図】図１

Description

本発明は、入力された直流電圧を他の直流電圧に変換して出力するスイッチング電源装置に関する。

図５は、フライバック方式のＤＣ／ＤＣコンバータからなる従来のスイッチング電源装置の一般的な構成を示す図である。図５において、トランスＴの一次巻線Ｐ１の一端は直流入力端子ＤＣＩＮに接続され、他端は、ＭＯＳＦＥＴからなるスイッチング素子Ｑ１のドレインに接続される。スイッチング素子Ｑ１のソースは、スイッチング電流検出用の抵抗Ｒｓを介して接地され、ゲートは、フリップフロップＦＦの出力端子Ｑに接続される。フリップフロップＦＦは、スイッチング素子Ｑ１をオンオフさせ、スイッチング素子Ｑ１のドレイン−ソース間にはコンデンサＣが接続される。

コンパレータＣＭＰ１は、スイッチング素子Ｑ１のドレイン−ソース間の電圧（主電極間の電圧）ＶＤＳがゼロボルトに近い値になったことを検出するボトム電圧検出部である。コンパレータＣＭＰ１の反転入力端子（−）は、スイッチング素子Ｑ１のドレインに接続される。コンパレータＣＭＰ１の非反転入力端子（＋）には基準電圧ＶＤＳ（ｔｈ）が印加される。コンパレータＣＭＰ１は、反転入力端子（−）に入力された電圧ＶＤＳが基準電圧ＶＤＳ（ｔｈ）より小さくなった時にＬレベルからＨレベルに変化し、そのＨレベルをワンショット回路１１に出力する。

ワンショット回路１１は、コンパレータＣＭＰ１からの信号の立ち上がりエッジをトリガにして所定幅のパルス信号を生成し、パルス信号をセット信号ＳとしてフリップフロップＦＦのセット端子Ｓに出力する。

トランスＴの二次巻線Ｓ１にはダイオードＤと出力コンデンサＣｏとからなる整流平滑回路が接続される。ダイオードＤのアノードは、二次巻線Ｓ１の一端に接続され、二次巻線Ｓ１の他端は接地される。ダイオードＤのカソードは出力コンデンサＣｏを介して接地されるとともに、直流出力端子ＤＣＯＵＴに接続される。

直流出力端子ＤＣＯＵＴは、二次側に設けられたオペアンプＯＰの反転入力端子（−）に接続される。オペアンプＯＰの非反転入力端子（＋）は、出力電圧設定用の基準電圧に接続される。オペアンプＯＰは、直流出力端子ＤＣＯＵＴの電圧と出力電圧設定用の基準電圧との誤差を増幅し、フィードバック信号ＦＢとしてコンパレータＣＭＰ２の非反転入力端子（＋）に出力する。コンパレータＣＭＰ２の反転入力端子（−）は、スイッチング素子Ｑ１のソースと抵抗Ｒｓとの接続点の接続され、抵抗Ｒｓに発生する電圧ＯＣＰが入力される。コンパレータＣＭＰ２の出力は、インバータ２０を介してフリップフロップＦＦのリセット端子Ｒに送られる。フリップフロップＦＦは、ワンショット回路１１からのセット信号Ｓによりセットされ、インバータ２０からのリセット信号Ｒによりリセットされる。

次に、このように構成される従来のスイッチング電源装置の動作を説明する。図６は、従来のスイッチング電源装置の動作を示すタイミングチャートである。フリップフロップＦＦがセット信号Ｓによりセットされると、スイッチング素子Ｑ１がオンし、電圧ＶＤＳはＬレベルになる。ＤＣＩＮ→Ｐ１→Ｑ１→Ｒｓ→接地（ＧＮＤ）という経路で電流が流れ、この電流の値は徐々に上昇する。これにより、電圧ＯＣＰも徐々に上昇する。

電圧ＯＣＰのレベルがオペアンプＯＰからのフィードバック信号ＦＢのレベルより大きくなると、コンパレータＣＭＰ２から出力されてインバータ２０を介する信号はＨレベルになり、リセット信号ＲがフリップフロップＦＦのリセット端子Ｒに出力される。フリップフロップＦＦがリセット信号Ｒによりリセットされると、スイッチング素子Ｑ１がオフし、電圧ＶＤＳはＨレベルになる。また、入力電流の経路が切断されるので、入力電流の値はゼロになり、これにより電圧ＯＣＰもゼロになる。さらに、電圧ＯＣＰがゼロになるので、コンパレータＣＭＰ２から出力されてインバータ２０を介する信号はＬレベルに変化し、リセット信号Ｒはパルス状になる。

スイッチング素子がオン期間中にトランスＴの一次巻線Ｐ１にはエネルギーが蓄積され、スイッチング素子のオフとともに、ダイオードＤとコンデンサＣｏからなる整流平滑回路により直流出力電圧が出力され、図示しない負荷に電力が供給される。

スイッチング素子のオフの時間が経過し、スイッチング素子のオン期間に蓄積されたトランスＴのエネルギーが放出されると、一次巻線Ｐ１の電圧は自由振動を開始するので、電圧ＶＤＳが徐々に低下して基準電圧ＶＤＳ（ｔｈ）より小さくなる。ここで、コンパレータＣＭＰ１は、ＬレベルからＨレベルに変化し、ワンショット回路１１は、コンパレータＣＭＰ１からの信号の立ち上がりエッジをトリガにして所定幅のセット信号Ｓを生成する。これにより、フリップフロップＦＦはセットされ、スイッチング素子Ｑ１をターンオンさせる。以降、前述した動作が繰り返される。

このように、臨界モード方式の疑似共振回路は、出力電力に応じてスイッチングオン期間とオフ期間が変化してスイッチング周波数を制御する。即ち、スイッチング素子のドレイン−ソース間の電圧ＶＤＳが所定値より小さくなったことを検出してスイッチング素子をオフ状態からターンオンさせる。しかしながら、出力電力が一定（変化しない）になる負荷状態では、一定となった電力に応じてスイッチングオンオフ時間が固定されるので、スイッチング周波数も一定となり、スイッチング周波数のジッタを発生させることが困難となる。したがって、ＥＭＩノイズの平均値を周波数ジッタを発生させることにより減少させることができない。

これに対して、固有の発振器を用いてスイッチング周波数（発振周波数）が固定されている方式の電源回路であれば、発振周波数に他の低周波数信号を重畳してスイッチング周波数にジッタを発生させることにより、ＥＭＩノイズの平均値を減少させることができる。

なお、関連する技術として、特許文献１は、スイッチングレギュレータの汎用回路に僅かな部品を追加するだけで容易にゼロボルトスイッチングに近い疑似共振制御回路を構成でき、スイッチングロスやノイズの大幅な削減と、変換効率の改善を図ることができるスイッチング電源装置を開示する。

特開２００１−８４５３号公報

しかしながら、上述した従来のスイッチング電源装置に使用されている臨界モード方式の疑似共振回路は、出力電圧、基準電圧、出力電圧と基準電圧の誤差およびスイッチング素子に流れる電流を比較してスイッチング素子をオフするとともに、スイッチング素子の主電極間の電圧がゼロボルトに近い値になった場合にスイッチング素子をオンするように制御されているので、意図的にスイッチング周波数を変更することができない。したがって、ＥＭＩノイズの平均値をさらに減少させることができないという問題がある。

本発明の課題は、ノイズを減少させて安定的な動作が可能なスイッチング電源装置を提供することにある。

上記課題を解決するために、本発明に係るスイッチング電源装置は、直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、前記スイッチング素子をオンオフさせる制御回路と、前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力する誤差増幅回路とを備え、前記制御回路は、前記スイッチング素子をオンオフさせる信号を出力する信号出力部と、前記スイッチング素子のオフ期間に前記スイッチング素子の主電極間の電圧がゼロボルトに近い所定値になったことを検出した場合に、前記スイッチング素子をオンさせる信号が出力されるように前記信号出力部を制御するボトム電圧検出部と、前記信号出力部から出力された信号により前記スイッチング素子がオンされた回数をカウントするカウンタと、前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替えて前記信号出力部を制御する遅延時間切替回路とを備えることを特徴とする。

本発明によれば、所定間隔でスイッチング素子をオフさせる信号を遅延させて出力するので、発振周波数（スイッチング素子のオンオフの間隔）にジッタを発生させることができる。その結果、ノイズを減少させてかつ臨界モードで安定的に動作させることができる。

本発明の実施例１に係るスイッチング電源装置の構成を示すブロック図である。 本発明の実施例１に係るスイッチング電源装置の動作を示すタイミングチャートである。 本発明の実施例１に係るスイッチング電源装置の遅延時間切替回路の一例を詳細に示す回路図である。 本発明の実施例１に係るスイッチング電源装置の遅延時間切替回路の他の例を詳細に示す回路図である。 従来のスイッチング電源装置を説明するための図である。 従来のスイッチング電源装置の動作を示すタイミングチャートである。

以下、本発明の実施の形態に係るスイッチング電源装置を、図面を参照しながら詳細に説明する。

本発明においては、スイッチング素子のスイッチング周波数を変動させるために、スイッチング素子のオン期間が強制的に変更されてオン幅が切り替えられる。オン幅の切り替えは、スイッチング素子をオンするためのパルス信号の数をカウントし、所定数毎に本来のオン期間よりも長いオン期間を生成し、スイッチング素子のスイッチング周波数を変化させる。

図１は、本発明の実施例１に係るスイッチング電源装置の構成を示す図である。なお、図１においては、図５に示す従来のスイッチング電源装置と同一部分には同一符号を付しその説明を省略し、図５に示す従来のスイッチング電源装置と異なる部分を説明する。

本発明の実施例１に係るスイッチング電源装置は、図５に示した従来のスイッチング電源装置に、遅延時間切替回路２１およびカウンタ２２が追加されている。

遅延時間切替回路２１は、カウンタ２２から送られてくる切替信号に応じて、コンパレータＣＭＰ２からインバータ２０を介して送られてくる信号Ｃｏｍｐ＿ｏｕｔの遅延時間を、例えばゼロ時間０（ｓ）または所定時間ｔ（ｓ）に切り替える。遅延時間切替回路２１は、時定数回路で構成することができる。この場合、遅延時間の切替は、時定数の切替によって行われる。遅延時間切替回路２１から出力された信号は、リセット信号ＲとしてフリップフロップＦＦのリセット端子Ｒに出力される。この遅延時間切替回路２１については、後に詳細に説明する。

カウンタ２２の入力端子ｉｎは、フリップフロップＦＦの出力端子Ｑに接続され、フリップフロップＦＦからスイッチング素子Ｑ１のゲートに送られるパルス信号をカウントする。カウンタ２２は、パルス信号を所定数（例えば、２または３など）だけカウントした時に、その旨を表す信号を発生し、切替信号として出力端子ｏｕｔから遅延時間切替回路２１に出力する。これにより、遅延時間切替回路２１は、遅延時間を１期間だけゼロ時間０（ｓ）から所定時間ｔ（ｓ）に切り替える。

次に、このように構成される実施例１に係るスイッチング電源装置の動作を、図２に示すタイミングチャートを参照しながら説明する。図２に示したタイミングチャートでは、カウンタ２２からの切替信号は、カウント数が２になる毎に出力される場合を示している。

図２のタイミングチャートにおけるスイッチング周期（発振周期）が長い期間において、ワンショット回路１１から出力されるパルス信号（セット信号Ｓ）がフリップフロップＦＦのセット端子Ｓに入力されると、フリップフロップＦＦは、出力端子からＨレベルの信号を出力する。これにより、カウンタ２２から遅延時間切替回路２１へ切替信号が送られ、遅延時間が所定時間ｔ（ｓ）側になるように切り替えられる。次に、コンパレータＣＭＰ２から出力されてインバータ２０を介する信号Ｃｏｍｐ＿ｏｕｔは、所定時間ｔ（ｓ）だけ遅延されてフリップフロップＦＦのリセット端子Ｒに入力される。このため、スイッチング素子Ｑ１のオン幅は所定時間ｔ（ｓ）だけ延び、周波数が１周期だけ変化してジッタとなる。

また、カウンタ２２から遅延時間切替回路２１へ切替信号が送られた後、フリップフロップＦＦは、その出力信号が次にＨレベルになることによってリセットされ、遅延時間切替回路２１の遅延時間はゼロ時間０（ｓ）側に切り替えられるので、長い周期の次は通常の周期に戻る。なお、カウンタ２２から切替信号が出力されるまでのカウント数を任意に選ぶことにより、任意の周期でオン幅を変化させるように設定できる。

実施例１に係るスイッチング電源装置の動作を、図２に示すタイミングチャートを参照しながらさらに詳細に説明する。スイッチング電源装置では、スイッチング素子Ｑ１をオン／オフさせることにより、トランスＴの二次巻線Ｓ１に電圧を発生させる。整流平滑回路は、二次巻線Ｓ１に発生された電圧を整流して平滑化することにより得られた直流電圧を直流出力端子ＤＣＯＵＴから出力する。

トランスＴは、スイッチング素子Ｑ１のオン期間に、一次巻線Ｐ１にエネルギーを蓄積し、スイッチング素子Ｑ１のオフ期間に、一次巻線Ｐ１に蓄積されたエネルギーを二次巻線Ｓ１へ放出する。スイッチング素子Ｑ１のオンオフ制御は、一次側の制御回路にて行われる。

まず、フリップフロップＦＦがセット信号Ｓによりセットされると、フリップフロップＦＦからスイッチング素子Ｑ１のゲートにＨレベルの信号を出力するとともに、カウンタ２２の入力へ信号を出力する。このため、スイッチング素子Ｑ１はオンし、カウンタ２２はカウント動作をして遅延時間切替回路２１へ切替信号を出力し、遅延時間切替回路２１は遅延時間を所定時間ｔ（ｓ）に切り替える。

スイッチング素子Ｑ１がオンすると、スイッチング素子Ｑ１に電流が流れ、その後、徐々に増大する。電圧ＯＣＰも徐々に上昇し、電圧ＯＣＰはコンパレータＣＭＰ２の反転入力端子（−）に出力される。コンパレータＣＭＰ２の非反転入力端子（＋）にはオペアンプＯＰからフィードバック信号ＦＢが入力される。

コンパレータＣＭＰ２は、反転端子（−）に入力された電圧ＯＣＰと、非反転端子（＋）に入力されたフィードバック信号ＦＢとを比較し、電圧ＯＣＰのレベルがフィードバック信号ＦＢのレベルを超えると、コンパレータＣＭＰ２からＬレベルが出力されてインバータ２０を介する信号はＨレベルになる。カウンタ２２から切替信号が入力されていない場合には、遅延時間切替回路２１は、遅延時間をゼロ時間０（ｓ）に切り替える。

これにより、コンパレータＣＭＰ２からインバータ２０を介して入力された信号Ｃｏｍｐ＿ｏｕｔは、遅延なしで遅延時間切替回路２１を通過し、リセット信号ＲとしてフリップフロップＦＦのリセット端子Ｒに出力される。フリップフロップＦＦがリセット信号Ｒによりリセットされると、スイッチング素子Ｑ１がオフし、電圧ＶＤＳはＨレベルになる。このように、フィードバック信号ＦＢと抵抗Ｒｓで電圧降下を比較することによりスイッチング素子Ｑ１に流れる電流を制御している。

また、スイッチング素子Ｑ１がオフされるので、スイッチング電流の値はゼロになり、これにより電圧ＯＣＰもゼロになる。さらに、電圧ＯＣＰがゼロになるので、コンパレータＣＭＰ２から出力されてインバータ２０を介する信号Ｃｏｍｐ＿ｏｕｔはＬレベルに変化し、パルス状の信号になる。このパルス状の信号は、さらに遅延時間切替回路２１を介して、リセット信号ＲとしてフリップフロップＦＦのリセット端子ＲにＬレベルを出力される。

この状態で時間が経過し、スイッチング素子Ｑ１のドレイン−ソース間の電圧ＶＤＳが自由振動して徐々に低下し、基準電圧ＶＤＳ（ｔｈ）より小さくなってボトム電圧になると、コンパレータＣＭＰ１は、ＬレベルからＨレベルに変化し、Ｈレベルをワンショット回路１１に出力する。ワンショット回路１１は、コンパレータＣＭＰ１からの信号の立ち上がりエッジをトリガにして所定幅のセット信号Ｓを生成し、フリップフロップＦＦのセット端子Ｓに出力する。これにより、フリップフロップＦＦはセットされ、その出力端子Ｑから出力されるＨレベルの信号がスイッチング素子Ｑ１のゲートに出力される。これにより、スイッチング素子Ｑ１はオンになる。

スイッチング素子Ｑ１がオンになると、スイッチング素子Ｑ１に電流が流れ始め、その後、徐々に増大する。電流が増大するに連れて、電圧ＯＣＰも徐々に上昇する。電圧ＯＣＰは、コンパレータＣＭＰ２の反転入力端子（−）に出力される。コンパレータＣＭＰ２の非反転入力端子（＋）には、オペアンプＯＰからフィードバック信号ＦＢが入力される。

コンパレータＣＭＰ２は、反転端子（−）に入力された電圧ＯＣＰと、非反転端子（＋）に入力されたフィードバック信号ＦＢとを比較し、電圧ＯＣＰのレベルがフィードバック信号ＦＢのレベルを超えると、コンパレータＣＭＰ２から出力されてインバータ２０を介する信号Ｃｏｍｐ＿ｏｕｔはＨレベルになる。ここで、スイッチング素子Ｑ１のオンとともに、遅延時間切替回路２１は、遅延時間を所定時間ｔ（ｓ）に切り替えている。これにより、コンパレータＣＭＰ２からインバータ２０を介して入力された信号Ｃｏｍｐ＿ｏｕｔは、遅延時間切替回路２１で時間ｔ（ｓ）だけ遅延され、リセット信号ＲとしてフリップフロップＦＦのリセット端子Ｒに出力される。フリップフロップＦＦが、時間ｔ（ｓ）だけ遅延されたリセット信号Ｒによってリセットされると、スイッチング素子Ｑ１がオフになり、電圧ＶＤＳはＨレベルになる。以下、上述した動作が繰り返される。これにより、直流出力端子ＤＣＯＵＴから出力される出力電圧が安定化するように制御される。

次に、遅延時間切替回路２１の詳細を説明する。図３（ａ）は、従来のスイッチング電源装置のように遅延時間切替回路２１が存在しない場合に、コンパレータＣＭＰ２の出力端子からインバータ２０を介してフリップフロップＦＦのリセット端子Ｒに至る経路を示す回路図であり、図３（ｂ）は、遅延時間切替回路２１が存在する場合の経路を示す回路図である。なお、図３（ａ）は、インバータ２０と遅延時間切替回路２１とが一体となった回路を示している。

遅延時間切替回路２１は、Ｐ型およびＮ型のＣ−ＭＯＳからなり、コンパレータＣＭＰ２の出力は、初段のＣ−ＭＯＳの入力に接続され、入力信号を反転した信号が出力される。２段目のＣ−ＭＯＳの入力端子には、さらに、直列接続された２つのＰ型ＭＯＳのうちの下段のＰ型ＭＯＳＰLのゲートが接続され、上段のＰ型ＭＯＳＰHのゲートは遅延時間切替回路２１の切替信号の入力端子Ａに接続されている。上段のＰ型ＭＯＳのソースは電源Ｖｃｃに接続される。

カウンタ２２からの切替信号がＬレベルの場合は、「遅延なし」で動作する。ここで、遅延時間切替回路２１の入力端子Ａにカウンタ２２からＬレベルの信号が入力されると、２つのＰ型ＭＯＳのうちの上段のＰ型ＭＯＳＰHがオンになるので、初段のＣ−ＭＯＳの入力がＬレベルになることにより、２つのＰ型ＭＯＳからＨレベルの信号が出力され、次段のＣ−ＭＯＳのＮ型ＭＯＳのゲート−ソース間の容量によって形成される図示しない時定数コンデンサＣｔが遅延なく充電される。また、同時に初段のＣ−ＭＯＳのＰ型ＭＯＳからＨレベルの信号が出力されるが、時定数抵抗Ｒｔを介して信号が出力されるため、２つのＰ型ＭＯＳによる充電効果が高い。これにより、遅延なくインバータ２０からＨレベルの信号が出力される。

次に、カウンタ２２からの信号がＨレベルの場合は、「遅延」で動作することになり、２つのＰ型ＭＯＳの上段のＰ型ＭＯＳＰHがオフに切り替わる。この状態で、コンパレータＣＭＰ２の出力がＬレベルになると初段のＣ−ＭＯＳの出力がＨレベルに反転する。この場合、２つのＰ型ＭＯＳによる図示しない時定数コンデンサＣｔへの充電は行われず、初段のＣ−ＭＯＳのＰ型ＭＯＳから時定数抵抗Ｒｔを介して２段目のＣ−ＭＯＳからの時定数コンデンサＣｔへの充電となる。したがって、時定数抵抗Ｒｔと時定数コンデンサＣｔとによる遅延時間ｔ（ｓ）が生じ、フリップフロップＦＦのリセット端子Ｒへ送られるＨレベルの信号が遅延される。

次に、遅延時間を２段階で変更する例を説明する。図４は、遅延時間切替回路２１の他の例を詳細に示す回路図である。遅延時間は、「遅延なし」、「遅延中」および「遅延大」の３段階で切り替えることができる。

図３に示す回路と異なる構成部分は、初段のＣ−ＭＯＳのＰ型ＭＯＳとＮ型ＭＯＳのドレイン間の時定数抵抗Ｒｔを時定数抵抗Ｒｔ１に変更し、さらに、２つのＰ型ＭＯＳ（Ｐｈ，Ｐｌ）を追加し、追加した下段のＰ型ＭＯＳＰｌのドレイン端子を、時定数抵抗Ｒｔ２を介して初段のＣ−ＭＯＳの出力端子に接続した点である。

追加した２つのＰ型ＭＯＳ（Ｐｈ，Ｐｌ）のうちの上段のＰ型ＭＯＳＰｈのゲートには新たな入力端子Ｂを設け、カウンタ２２からの信号を入力する。ここで、カウンタ２２から送られてくる例えば２ビットの切替信号のうち、下位の桁の値が入力端子Ａに入力され、上位の桁の値が入力端子Ｂに入力される。

まず、カウンタ２２から入力端子Ａおよび入力端子Ｂの両方にＬレベルの信号が入力されている場合は、「遅延なし」となる。次にカウンタ２２から入力端子ＡにＨレベル、入力端子ＢにＬレベルの信号が入力されている場合は、遅延時間は時定数抵抗Ｒｔ１とＲｔ２との並列接続の抵抗値と、図示しない時定数コンデンサＣｔとにより決定される時間（「遅延中」）となる。さらにカウンタ２２から入力端子Ａおよび入力端子Ｂの両方にＨレベルの信号が入力されている場合は、時定数抵抗Ｒｔ１と時定数コンデンサＣｔとで決定される時間（「遅延大」）となり、最も遅延された時間になる。

以上のように、カウンタ２２からの信号により遅延時間を３段階に切り替えることができる。従って、スイッチング周波数を３段階に分散することでジッタ効果が得られ、ＥＭＩノイズの平均値を減少させることが可能となる。

本発明は、ＥＭＩノイズの平均値の減少および安定的な動作が要求されるスイッチング電源装置に適用可能である。

１１ ワンショット回路
２０ インバータ
２１ 遅延時間切替回路
２２ カウンタ
Ｔ トランス
Ｑ１ スイッチング素子
Ｒｔ，Ｒｔ１，Ｒｔ２ 時定数抵抗
Ｃ コンデンサ
Ｃｏ 出力コンデンサ
Ｃｔ 時定数コンデンサ
Ｄ ダイオード
ＣＭＰ１，ＣＭＰ２ コンパレータ
ＯＰ オペアンプ
ＦＦ フリップフロップ

Claims (3)

1. 直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、
   前記スイッチング素子をオンオフさせる制御回路と、
   前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、
   前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力する誤差増幅回路とを備え、
   前記制御回路は、
   前記スイッチング素子をオンオフさせる信号を出力する信号出力部と、
   前記スイッチング素子のオフ期間に前記スイッチング素子の主電極間の電圧がゼロボルトに近い所定値になったことを検出した場合に、前記スイッチング素子をオンさせる信号が出力されるように前記信号出力部を制御するボトム電圧検出部と、
   前記信号出力部から出力された信号により前記スイッチング素子がオンされた回数をカウントするカウンタと、
   前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替えて前記信号出力部を制御する遅延時間切替回路と、
   を備えることを特徴とするスイッチング電源装置。
2. 前記遅延時間切替回路は、時定数の切替により遅延時間を切り替える時定数回路からなることを特徴とする請求項１記載のスイッチング電源装置。
3. 前記遅延時間切替回路は、複数のＣ−ＭＯＳにより形成される時定数回路の時定数を変化させることにより遅延時間を切り替えることを特徴とする請求項１または請求項２記載のスイッチング電源装置。

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