JP2013021437A

JP2013021437A - カプラおよび多段結合型のカプラ

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Publication number: JP2013021437A
Application number: JP2011151725A
Authority: JP
Inventors: Hiroyuki Hoshi; 宏幸星
Original assignee: Nihon Dengyo Kosaku Co Ltd
Current assignee: Nihon Dengyo Kosaku Co Ltd
Priority date: 2011-07-08
Filing date: 2011-07-08
Publication date: 2013-01-31
Anticipated expiration: 2031-07-08
Also published as: JP5775757B2

Abstract

【課題】トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制する。
【解決手段】誘電体基板と、前記誘電体基板の表面側に配置される第１の誘電体層と、前記第１の誘電体層上に配置される第１の接地導体と、前記誘電体基板の裏面側に配置される第２の誘電体層と、前記第２の誘電体層上に配置される第２の接地導体とを有し、前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第１の副結合線路および第２の副結合線路とを有し、前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、前記第１の副結合線路は、前記主線路と電気的に結合され、前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、前記第２の副結合線路は、前記結合路と電気的に結合され、前記第１の副結合線路と前記第２の副結合線路とは、ループ状に形成され、前記第１の副結合線路と前記第２の副結合線路とは、電気的に接続されている。
【選択図】図２

Description

本発明は、カプラおよび多段結合型のカプラに係わり、特に、トリプレート線路で構成したカプラにおいて、製作誤差により結合量変動を抑制する際に有効な技術に関する。

マイクロ波用の結合器として、マイクロストリップ線路で構成されるものと、トリプレート線路で構成されるものとが知られている。
カプラの結合量の少ない場合は、マイクロストリップ線路で構成されたカプラが使用されるが、カプラの結合量が、６ｄＢ〜１８ｄＢと多い場合には、マイクロストリップ線路で構成されたカプラでは対応できず、トリプレート線路で構成されるカプラが使用される。
このトリプレート線路で構成されるカプラには、下記特許文献１に記載されているように、（イ）「上面に主線路および結合線路を有し、かつ、裏面にグランド面を有する第１誘電体基板と、この第１誘電体基板の上面に重ね合わされる、裏面にグランド面を有する第２誘電体基板を備えている」ものや、（ロ）「上面に主線路を有し、且つ裏面に結合線路を有する第１誘電体基板と、この第１誘電体基板を挟持するように配置される、それぞれ裏面にグランド面を有する第２誘電体基板と、第３誘電体基板を備えている」ものが知られている。

前述の（ロ）のタイプの、トリプレート線路で構成される従来のカプラを、図４ないし図６に示す。
図４は、従来のカプラの回路構成を示す回路図であり、図５は、従来のカプラの平面構成を示す平面図であり、図６は、従来のカプラの要部断面構成を示す断面図である。
図４ないし図６において、４０１，５０１はカプラの入力端子、４０２，５０２はカプラの通過信号出力端子、４０３，５０３，６０３はカプラの結合信号出力端子、４０４，５０４，６０４はカプラのアイソレーション端子、Ｋ４０１，Ｋ５０１は主線路、Ｋ４０２，Ｋ５０２，Ｋ６０２は結合線路、Ｋ６０１はスルーホール、Ｇ６０１，Ｇ６０２は接地導体、Ｔ５０１，Ｔ６０１は誘電体基板、Ｔ６０２，Ｔ６０３は充填材である。
従来のカプラは、図５、図６に示すように、上面に主線路（Ｋ５０１）が形成され、且つ裏面に結合線路（Ｋ５０２，Ｋ６０２）が形成された誘電体基板（Ｔ５０１，Ｔ６０１）と、この誘電体基板（Ｔ５０１，Ｔ６０１）を挟持するように配置される、それぞれ裏面に接地導体（Ｇ６０１，Ｇ６０２）が形成された充填材１（Ｔ６０２）と充填材（Ｔ６０３）で構成される。

特開平０９−２４６８１８号公報

従来のカプラでは、主線路（Ｋ４０１，Ｋ５０１）と、結合線路（Ｋ４０２，Ｋ５０２，Ｋ６０２）は、誘電体基板（Ｔ５０１，Ｔ６０１）の表裏面に配置される。この時、主線路（Ｋ４０１，Ｋ５０１）と、結合線路（Ｋ４０２，Ｋ５０２，Ｋ６０２）は、誘電体基板（Ｔ５０１，Ｔ６０１）を介して電気的に結合（電磁界結合）するため、誘電体基板（Ｔ５０１，Ｔ６０１）の表裏面に形成される主線路（Ｋ４０１，Ｋ５０１）と、結合線路（Ｋ４０２，Ｋ５０２，Ｋ６０２）とが重なり合う面積の誤差、即ち、誘電体基板（Ｔ５０１，Ｔ６０１）の表裏面に形成される主線路（Ｋ４０１，Ｋ５０１）と、結合線路（Ｋ４０２，Ｋ５０２，Ｋ６０２）の製造誤差（図５のＹ方向の誤差）は結合量の変動を起こす要因となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）入力端子と、通過信号出力端子と、結合信号出力端子と、アイソレーション端子とを有するカプラであって、誘電体基板と、前記誘電体基板の表面側に配置される第１の誘電体層と、前記第１の誘電体層上に配置される第１の接地導体と、前記誘電体基板の裏面側に配置される第２の誘電体層と、前記第２の誘電体層上に配置される第２の接地導体とを有し、前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第１の副結合線路および第２の副結合線路とを有し、前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、前記第１の副結合線路は、前記主線路と電気的に結合され、前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、前記第２の副結合線路は、前記結合路と電気的に結合され、前記第１の副結合線路と前記第２の副結合線路とは、ループ状に形成され、前記第１の副結合線路と前記第２の副結合線路とは、電気的に接続されている。
（２）複数のカプラが多段に縦列に接続された多段結合型のカプラであって、前記複数のカプラの少なくとも１つは、請求項１に記載のカプラである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制することが可能となる。

本発明の実施例１のカプラの回路構成を示す回路図である。本発明の実施例１のカプラの平面構成を示す平面図である。本発明の実施例１のカプラの要部断面構成を示す断面図である。従来のカプラの回路構成を示す回路図である。従来のカプラの平面構成を示す平面図である。従来のカプラの要部断面構成を示す断面図である。本発明の実施例２のカプラの回路構成を示す回路図である。本発明の実施例２のカプラの平面構成を示す平面図である。本発明の実施例１のカプラにおいて、周波数と挿入損失の関係を寸法誤差別に示すグラフである。従来のカプラにおいて、周波数と挿入損失の関係を寸法誤差別に示すグラフである。本発明の実施例２のカプラにおいて、周波数と挿入損失の関係を寸法誤差別に示すグラフである。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１のカプラの回路構成を示す回路図であり、図２は、本発明の実施例１のカプラの平面構成を示す平面図であり、図３は、本発明の実施例１のカプラの要部断面構成を示す断面図である。
図１ないし図３において、１０１，２０１はカプラの入力端子、１０２，２０２はカプラの通過信号出力端子、１０３，２０３はカプラの結合信号出力端子、１０４，２０４はカプラのアイソレーション端子、Ｋ１０１，Ｋ２０１，Ｋ３０１は主線路、Ｋ１０４，Ｋ２０４，Ｋ３０４は結合線路、Ｋ１０２，Ｋ２０２，Ｋ３０２は副結合線路１、Ｋ１０３，Ｋ２０３，Ｋ３０３は副結合線路２、Ｇ３０１，Ｇ３０２は接地導体、Ｔ２０１，Ｔ３０１は誘電体基板、Ｔ３０２，Ｔ３０３は充填材（本発明の誘電体層）、Ｃ１０１は１段目のカプラ、Ｃ１０２は２段目のカプラである。
本実施例のトリプレート線路で構成されるカプラでは、図２、図３に示すように、上面に主線路（Ｋ１０１，Ｋ２０１，Ｋ３０１）と、結合線路（Ｋ１０４，Ｋ２０４，Ｋ３０４）が形成され、裏面に副結合線路１（Ｋ１０２，Ｋ２０２，Ｋ３０２）と、副結合線路２（Ｋ１０３，Ｋ２０３，Ｋ３０３）が形成された誘電体基板（Ｔ２０１，Ｔ３０１）と、この誘電体基板（Ｔ２０１，Ｔ３０１）を挟持するように配置される、それぞれ裏面に接地導体（Ｇ３０１，Ｇ３０２）が形成された充填材（Ｔ３０２）と充填材（Ｔ３０３）で構成される。

本実施例では、主線路（Ｋ１０１，Ｋ２０１，Ｋ３０１）と、結合線路（Ｋ１０４，Ｋ２０４，Ｋ３０４）を直接結合させず、副結合線路１（Ｋ１０２，Ｋ２０２，Ｋ３０２）と、副結合線路２（Ｋ１０３，Ｋ２０３，Ｋ３０３）を介して結合させる。このときにカプラ（Ｃ１０１）の結合量変動とは逆向きに、カプラ（Ｃ１０２）の結合量変動が動くように回路を構成する。
副結合線路１（Ｋ１０２，Ｋ２０２，Ｋ３０２）と、副結合線路２（Ｋ１０３，Ｋ２０３，Ｋ３０３）は、図２に示すように、ループ状の導電パターンで形成されており、副結合線路１（Ｋ１０２，Ｋ２０２，Ｋ３０２）と、副結合線路２（Ｋ１０３，Ｋ２０３，Ｋ３０３）は電気的に接続されている。
カプラ（Ｃ１０１）の設計中心周波数における自由空間波長をλａ、カプラ（Ｃ１０２）の設計中心周波数における自由空間波長をλｂとするとき、主線路（Ｋ１０１）と副結合線路１（Ｋ１０２）の電気長は、λａ／４に、結合線路（Ｋ１０４）と副結合線路１（Ｋ１０３）の電気長は、λｂ／４とされる。
また、図２に示すように、主線路（Ｋ１０１）、副結合線路１（Ｋ１０２）、副結合線路２（Ｋ１０３）、および、結合線路（Ｋ１０４）は、角部が面取りされている。

結合信号の伝送経路としては、カプラの入力端子（１０１，２０１）から入力された信号は、カプラ（Ｃ１０１）で結合し、更にカプラ（Ｃ１０２）で結合して、カプラの結合信号出力端子（１０３，２０３）から出力する。
仮に、図２において、誘電体基板（Ｔ２０１）の表裏面に形成された主線路と、結合線路と、副結合線路１と、副結合線路２のパターンのＹ方向のズレをΔＹ、パターンのＹ方向のズレ（ΔＹ）が大きくなる場合を、−（マイナス）で表すとして、本実施例において、カプラ（Ｃ１０１）での、誘電体基板（Ｔ２０１）の表裏面に形成された主線路（Ｋ２０１）と副結合線路１（Ｋ２０２）における、図２に示すＹ方向のパターンのズレ（ΔＹ）が（ΔＹ＝−０．１ｍｍ）であるすると、カプラ（Ｃ１０１）では、ΔＹ＝−０．１ｍｍ分だけ、誘電体基板（Ｔ２０１）の表裏面に形成された主線路（Ｋ２０１）と副結合線路１（Ｋ２０２）のパターンの重なり合う面積が減少するので、疎結合となる。
この時に、カプラ（Ｃ１０２）での、誘電体基板（Ｔ２０１）の裏面に形成された結合線路（Ｋ２０４）と副結合線路２（Ｋ２０３）のパターンの重なり合う面積は、ΔＹ＝＋０．１ｍｍ分だけ増加するので、密結合となる。
このように本実施例では、誘電体基板（Ｔ２０１）の表裏面に形成される、主線路（Ｋ１０１）、副結合線路１（Ｋ１０２）、副結合線路２（Ｋ１０３）、および、結合線路（Ｋ１０４）の導電パターンの製造誤差で、一方のカプラ（Ｃ１０１）での結合量が疎になっても、他方のカプラ（Ｃ１０２）では密結合になり、総合的な結合量の変動を抑えることが可能となる。

図９は、本実施例のカプラにおいて、周波数と挿入損失の関係を、図２のＹ方向の寸法誤差別に示すグラフである。この図９は、入力端子（１０１，２０１）から結合信号出力端子（１０３，２０３）に伝搬される信号の周波数と挿入損失を示すグラフであり、図９のＡは、Ｙ方向の寸法誤差が０（ΔＹ＝０）の場合の挿入損失、図９のＢは、Ｙ方向の寸法誤差が−０．１ｍｍ（ΔＹ＝−０．１ｍｍ）の場合の挿入損失、図９のＣは、Ｙ方向の寸法誤差が−０．２ｍｍ（ΔＹ＝−０．２ｍｍ）の場合の挿入損失を示している。
図１０は、図４ないし図６に示す従来のカプラにおいて、周波数と挿入損失の関係を、図５のＹ方向の寸法誤差別に示すグラフである。この図１０は、入力端子（４０１，５０１）から結合信号出力端子（４０３，５０３）に伝搬される信号の周波数と挿入損失を示すグラフであり、図１０のＡは、Ｙ方向の寸法誤差が０（ΔＹ＝０）の場合の挿入損失、図１０のＢは、Ｙ方向の寸法誤差が−０．１ｍｍ（ΔＹ＝−０．１ｍｍ）の場合の挿入損失、図１０のＣは、Ｙ方向の寸法誤差が−０．２ｍｍ（ΔＹ＝−０．２ｍｍ）の場合の挿入損失を示している。
図１０から分かるように、従来のカプラでは、Ｙ方向の寸法誤差が−０．１ｍｍ増える毎に、１．８ＧＨｚの周波数において、挿入損失が、約−０．６ｄＢずつ増加するのに対して、本実施例では、カプラ（Ｃ１０１）のＹ方向の寸法誤差が−０．２ｍｍ増えても、１．８ＧＨｚの周波数において、挿入損失が約−０．２ｄＢの増加にとどまっていることが分かる。
このように、本実施例では、従来のカプラに比して、製作誤差による結合量変動を抑制することが可能となる。

さらに、図４ないし図６に示す、トリプレート線路で構成される従来のカプラでは、誘電体基板（Ｔ５０１，Ｔ６０１）の表面を、コネクタの内導体を半田付けする面として統一し、裏面に形成された結合線路（Ｋ４０２，Ｋ５０２，Ｋ６０２）を、誘電体基板（Ｔ５０１，Ｔ６０１）に形成したスルーホール（Ｋ６０１）を介して、表面に形成された、カプラの結合信号出力端子（５０３，６０３）、カプラのアイソレーション端子（５０４，６０４）に接続する必要もある。
これに対して、本実施例では、誘電体基板（Ｔ２０１，Ｔ３０１）の上面に主線路（Ｋ１０１，Ｋ２０１，Ｋ３０１）と、結合線路（Ｋ１０４，Ｋ２０４，Ｋ３０４）が形成され、裏面に副結合線路１（Ｋ１０２，Ｋ２０２，Ｋ３０２）と、副結合線路２（Ｋ１０３，Ｋ２０３，Ｋ３０３）が形成されているので、従来のカプラのように、誘電体基板にスルーホールを形成して、誘電体基板の裏面に形成された結合線路を、誘電体基板の表面に形成された結合信号出力端子、あるいは、アイソレーション端子に接続する必要もない。
このように、本実施例では、誘電体基板にスルーホールを形成する必要がないので、製造コストを低減することも可能である。

［実施例２］
図７は、本発明の実施例２の多段結合型のカプラの回路構成を示す回路図であり、図８は、本発明の実施例２の多段結合型のカプラの平面構成を示す平面図である。
図７、図８において、７０１，８０１はカプラの入力端子、７０２，８０２はカプラの通過信号出力端子、７０３，８０３はカプラの結合信号出力端子、７０４，８０４はカプラのアイソレーション端子、Ｋ７０１，Ｋ７０５，Ｋ８０１，Ｋ８０５は主線路、Ｋ７０４，Ｋ７０６，Ｋ８０４，Ｋ８０６は結合線路、Ｋ７０２，Ｋ８０２は副結合線路１、Ｋ７０３，Ｋ８０３は副結合線路２、Ｔ８０１は誘電体基板、Ｃ７０１は１段目のカプラ、Ｃ７０２は２段目のカプラ、Ｃ７０３の３段目のカプラである。
本実施例の多段結合型のカプラは、Ｃ７０１、Ｃ７０２のカプラと、Ｃ７０３のカプラが多段に縦列に接続された多段結合型のカプラであり、Ｃ７０１、Ｃ７０２のカプラが、前述の実施例１のカプラで構成される。
本実施例の多段結合型のカプラにおいて、カプラ（Ｃ７０１，Ｃ７０２）では、誘電体基板（Ｔ８０１）の上面に、主線路（Ｋ７０１，Ｋ８０１）と、結合線路（Ｋ７０４，Ｋ８０４）が形成され、裏面に副結合線路１（Ｋ７０２，Ｋ８０２）と、副結合線路２（Ｋ７０３，Ｋ８０３）が形成される。
また、カプラ（Ｃ７０３）では、誘電体基板（Ｔ８０１）上面に、２段目の主線路（Ｋ７０５，Ｋ８０５）と、２段目の結合線路（Ｋ７０６，Ｋ８０６）が形成される。
そして、この誘電体基板（Ｔ８０１）を挟持するように、それぞれ裏面に接地導体（図示せず）が形成された充填材１（図示せず）と充填材２（図示せず）が配置される。

本実施例においても、カプラ（Ｃ７０１，Ｃ７０２）では、主線路（Ｋ７０１，Ｋ８０１）と、結合線路（Ｋ７０４，Ｋ８０４）を直接結合させず、副結合線路１（Ｋ７０２，Ｋ８０２）と、副結合線路２（Ｋ７０３，Ｋ８０３）を介して結合させる。このときにカプラ（Ｃ７０１）の結合量変動とは逆向きに、カプラ（Ｃ７０２）の結合量変動が動くように回路を構成する。
副結合線路１（Ｋ７０２，Ｋ８０２）と、副結合線路２（Ｋ７０３，Ｋ８０３）は、図８に示すように、ループ状の導電パターンで形成されており、副結合線路１（Ｋ７０２，Ｋ８０２）と、副結合線路２（Ｋ７０３，Ｋ８０３）は電気的に接続されている。
カプラ（Ｃ７０１）の設計中心周波数における自由空間波長をλａ、カプラ（Ｃ７０２）の設計中心周波数における自由空間波長をλｂ、カプラ（Ｃ７０３）の設計中心周波数における自由空間波長をλｃとするとき、主線路（Ｋ７０１）と副結合線路１（Ｋ７０２）の電気長は、λａ／４に、結合線路（Ｋ７０４）と副結合線路１（Ｋ７０３）の電気長は、λｂ／４に、主線路（Ｋ７０５）と結合線路１（Ｋ７０６）の電気長は、λｃ／４とされる。
また、図８に示すように、主線路（Ｋ８０１，Ｋ８０５）、副結合線路１（Ｋ８０２）、副結合線路２（Ｋ８０３）、および、結合線路（Ｋ８０４，Ｋ８０６）は、角部が面取りされている。

本実施例でも、誘電体基板（Ｔ８０１）の表裏面に形成される、主線路（Ｋ８０１）、副結合線路１（Ｋ８０２）、副結合線路２（Ｋ８０３）、および、結合線路（Ｋ８０４）の導電パターンの製造誤差で、一方のカプラ（Ｃ１０１）での結合量が疎になっても、他方のカプラ（Ｃ１０２）では密結合になり、総合的な結合量の変動を抑えることが可能となる。
図１１は、本実施例の多段結合型のカプラにおいて、周波数と挿入損失の関係を、図８のＹ方向の寸法誤差別に示すグラフである。この図１１は、入力端子（７０１，８０１）から結合信号出力端子（７０３，８０３）に伝搬される信号の周波数と挿入損失を示すグラフであり、図１１のＡは、Ｙ方向の寸法誤差が０（ΔＹ＝０）の場合の挿入損失、図１１のＢは、Ｙ方向の寸法誤差が−０．１ｍｍ（ΔＹ＝−０．１ｍｍ）の場合の挿入損失、図１１のＣは、Ｙ方向の寸法誤差が−０．２ｍｍ（ΔＹ＝−０．２ｍｍ）の場合の挿入損失を示している。
図１１から分かるように、本実施例では、カプラ（Ｃ１０１）のＹ方向の寸法誤差が−０．２ｍｍ増えても、１．８ＧＨｚの周波数において、挿入損失が約−０．２ｄＢの増加にとどまっていることが分かる。
このように、本実施例でも、従来のカプラに比して、製作誤差による結合量変動を抑制することが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１０１，２０１，４０１，５０１，７０１，８０１入力端子
１０２，２０２，４０２，５０２，７０２，８０２通過信号出力端子
１０３，２０３，４０３，５０３，６０３，７０３，８０３結合信号出力端子
１０４，２０４，４０４，５０４，６０４，７０４，８０４アイソレーション端子
Ｋ１０１，Ｋ２０１，Ｋ３０１，Ｋ４０１，Ｋ５０１，Ｋ７０１，Ｋ７０５，Ｋ８０１，Ｋ８０５主線路
Ｋ１０２，Ｋ２０２，Ｋ３０２，Ｋ７０２，Ｋ８０２副結合線路１
Ｋ１０３，Ｋ２０３，Ｋ３０３，Ｋ７０３，Ｋ８０３副結合線路２
Ｋ１０４，Ｋ２０４，Ｋ３０４，Ｋ４０２，Ｋ５０２，Ｋ６０２，Ｋ７０４，Ｋ７０６，Ｋ８０４，Ｋ８０６結合線路
Ｋ６０１スルーホール
Ｇ３０１，Ｇ３０２，Ｇ６０１，Ｇ６０２接地導体
Ｔ２０１，Ｔ３０１，Ｔ５０１，Ｔ６０１，Ｔ８０１誘電体基板
Ｔ３０２，Ｔ３０３，Ｔ６０２，Ｔ６０３充填材（誘電体層）
Ｃ１０１，Ｃ１０２，Ｃ７０１，Ｃ７０２，Ｃ７０３カプラ

Claims

入力端子と、通過信号出力端子と、結合信号出力端子と、アイソレーション端子とを有するカプラであって、
誘電体基板と、
前記誘電体基板の表面側に配置される第１の誘電体層と、
前記第１の誘電体層上に配置される第１の接地導体と、
前記誘電体基板の裏面側に配置される第２の誘電体層と、
前記第２の誘電体層上に配置される第２の接地導体とを有し、
前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第１の副結合線路および第２の副結合線路とを有し、
前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、
前記第１の副結合線路は、前記主線路と電気的に結合され、
前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、
前記第２の副結合線路は、前記結合路と電気的に結合され、
前記第１の副結合線路と前記第２の副結合線路とは、ループ状に形成され、前記第１の副結合線路と前記第２の副結合線路とは、電気的に接続されていることを特徴とするカプラ。
複数のカプラが多段に縦列に接続された多段結合型のカプラであって、
前記複数のカプラの少なくとも１つは、請求項１に記載のカプラであることを特徴とする多段結合型のカプラ。