JP2013021437A - カプラおよび多段結合型のカプラ - Google Patents

カプラおよび多段結合型のカプラ Download PDF

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Abstract

【課題】トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制する。
【解決手段】誘電体基板と、前記誘電体基板の表面側に配置される第1の誘電体層と、前記第1の誘電体層上に配置される第1の接地導体と、前記誘電体基板の裏面側に配置される第2の誘電体層と、前記第2の誘電体層上に配置される第2の接地導体とを有し、前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第1の副結合線路および第2の副結合線路とを有し、前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、前記第1の副結合線路は、前記主線路と電気的に結合され、前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、前記第2の副結合線路は、前記結合路と電気的に結合され、前記第1の副結合線路と前記第2の副結合線路とは、ループ状に形成され、前記第1の副結合線路と前記第2の副結合線路とは、電気的に接続されている。
【選択図】 図2

Description

本発明は、カプラおよび多段結合型のカプラに係わり、特に、トリプレート線路で構成したカプラにおいて、製作誤差により結合量変動を抑制する際に有効な技術に関する。
マイクロ波用の結合器として、マイクロストリップ線路で構成されるものと、トリプレート線路で構成されるものとが知られている。
カプラの結合量の少ない場合は、マイクロストリップ線路で構成されたカプラが使用されるが、カプラの結合量が、6dB〜18dBと多い場合には、マイクロストリップ線路で構成されたカプラでは対応できず、トリプレート線路で構成されるカプラが使用される。
このトリプレート線路で構成されるカプラには、下記特許文献1に記載されているように、(イ)「上面に主線路および結合線路を有し、かつ、裏面にグランド面を有する第1誘電体基板と、この第1誘電体基板の上面に重ね合わされる、裏面にグランド面を有する第2誘電体基板を備えている」ものや、(ロ)「上面に主線路を有し、且つ裏面に結合線路を有する第1誘電体基板と、この第1誘電体基板を挟持するように配置される、それぞれ裏面にグランド面を有する第2誘電体基板と、第3誘電体基板を備えている」ものが知られている。
前述の(ロ)のタイプの、トリプレート線路で構成される従来のカプラを、図4ないし図6に示す。
図4は、従来のカプラの回路構成を示す回路図であり、図5は、従来のカプラの平面構成を示す平面図であり、図6は、従来のカプラの要部断面構成を示す断面図である。
図4ないし図6において、401,501はカプラの入力端子、402,502はカプラの通過信号出力端子、403,503,603はカプラの結合信号出力端子、404,504,604はカプラのアイソレーション端子、K401,K501は主線路、K402,K502,K602は結合線路、K601はスルーホール、G601,G602は接地導体、T501,T601は誘電体基板、T602,T603は充填材である。
従来のカプラは、図5、図6に示すように、上面に主線路(K501)が形成され、且つ裏面に結合線路(K502,K602)が形成された誘電体基板(T501,T601)と、この誘電体基板(T501,T601)を挟持するように配置される、それぞれ裏面に接地導体(G601,G602)が形成された充填材1(T602)と充填材(T603)で構成される。
特開平09−246818号公報
従来のカプラでは、主線路(K401,K501)と、結合線路(K402,K502,K602)は、誘電体基板(T501,T601)の表裏面に配置される。この時、主線路(K401,K501)と、結合線路(K402,K502,K602)は、誘電体基板(T501,T601)を介して電気的に結合(電磁界結合)するため、誘電体基板(T501,T601)の表裏面に形成される主線路(K401,K501)と、結合線路(K402,K502,K602)とが重なり合う面積の誤差、即ち、誘電体基板(T501,T601)の表裏面に形成される主線路(K401,K501)と、結合線路(K402,K502,K602)の製造誤差(図5のY方向の誤差)は結合量の変動を起こす要因となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
(1)入力端子と、通過信号出力端子と、結合信号出力端子と、アイソレーション端子とを有するカプラであって、誘電体基板と、前記誘電体基板の表面側に配置される第1の誘電体層と、前記第1の誘電体層上に配置される第1の接地導体と、前記誘電体基板の裏面側に配置される第2の誘電体層と、前記第2の誘電体層上に配置される第2の接地導体とを有し、前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第1の副結合線路および第2の副結合線路とを有し、前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、前記第1の副結合線路は、前記主線路と電気的に結合され、前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、前記第2の副結合線路は、前記結合路と電気的に結合され、前記第1の副結合線路と前記第2の副結合線路とは、ループ状に形成され、前記第1の副結合線路と前記第2の副結合線路とは、電気的に接続されている。
(2)複数のカプラが多段に縦列に接続された多段結合型のカプラであって、前記複数のカプラの少なくとも1つは、請求項1に記載のカプラである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制することが可能となる。
本発明の実施例1のカプラの回路構成を示す回路図である。 本発明の実施例1のカプラの平面構成を示す平面図である。 本発明の実施例1のカプラの要部断面構成を示す断面図である。 従来のカプラの回路構成を示す回路図である。 従来のカプラの平面構成を示す平面図である。 従来のカプラの要部断面構成を示す断面図である。 本発明の実施例2のカプラの回路構成を示す回路図である。 本発明の実施例2のカプラの平面構成を示す平面図である。 本発明の実施例1のカプラにおいて、周波数と挿入損失の関係を寸法誤差別に示すグラフである。 従来のカプラにおいて、周波数と挿入損失の関係を寸法誤差別に示すグラフである。 本発明の実施例2のカプラにおいて、周波数と挿入損失の関係を寸法誤差別に示すグラフである。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例1]
図1は、本発明の実施例1のカプラの回路構成を示す回路図であり、図2は、本発明の実施例1のカプラの平面構成を示す平面図であり、図3は、本発明の実施例1のカプラの要部断面構成を示す断面図である。
図1ないし図3において、101,201はカプラの入力端子、102,202はカプラの通過信号出力端子、103,203はカプラの結合信号出力端子、104,204はカプラのアイソレーション端子、K101,K201,K301は主線路、K104,K204,K304は結合線路、K102,K202,K302は副結合線路1、K103,K203,K303は副結合線路2、G301,G302は接地導体、T201,T301は誘電体基板、T302,T303は充填材(本発明の誘電体層)、C101は1段目のカプラ、C102は2段目のカプラである。
本実施例のトリプレート線路で構成されるカプラでは、図2、図3に示すように、上面に主線路(K101,K201,K301)と、結合線路(K104,K204,K304)が形成され、裏面に副結合線路1(K102,K202,K302)と、副結合線路2(K103,K203,K303)が形成された誘電体基板(T201,T301)と、この誘電体基板(T201,T301)を挟持するように配置される、それぞれ裏面に接地導体(G301,G302)が形成された充填材(T302)と充填材(T303)で構成される。
本実施例では、主線路(K101,K201,K301)と、結合線路(K104,K204,K304)を直接結合させず、副結合線路1(K102,K202,K302)と、副結合線路2(K103,K203,K303)を介して結合させる。このときにカプラ(C101)の結合量変動とは逆向きに、カプラ(C102)の結合量変動が動くように回路を構成する。
副結合線路1(K102,K202,K302)と、副結合線路2(K103,K203,K303)は、図2に示すように、ループ状の導電パターンで形成されており、副結合線路1(K102,K202,K302)と、副結合線路2(K103,K203,K303)は電気的に接続されている。
カプラ(C101)の設計中心周波数における自由空間波長をλa、カプラ(C102)の設計中心周波数における自由空間波長をλbとするとき、主線路(K101)と副結合線路1(K102)の電気長は、λa/4に、結合線路(K104)と副結合線路1(K103)の電気長は、λb/4とされる。
また、図2に示すように、主線路(K101)、副結合線路1(K102)、副結合線路2(K103)、および、結合線路(K104)は、角部が面取りされている。
結合信号の伝送経路としては、カプラの入力端子(101,201)から入力された信号は、カプラ(C101)で結合し、更にカプラ(C102)で結合して、カプラの結合信号出力端子(103,203)から出力する。
仮に、図2において、誘電体基板(T201)の表裏面に形成された主線路と、結合線路と、副結合線路1と、副結合線路2のパターンのY方向のズレをΔY、パターンのY方向のズレ(ΔY)が大きくなる場合を、−(マイナス)で表すとして、本実施例において、カプラ(C101)での、誘電体基板(T201)の表裏面に形成された主線路(K201)と副結合線路1(K202)における、図2に示すY方向のパターンのズレ(ΔY)が(ΔY=−0.1mm)であるすると、カプラ(C101)では、ΔY=−0.1mm分だけ、誘電体基板(T201)の表裏面に形成された主線路(K201)と副結合線路1(K202)のパターンの重なり合う面積が減少するので、疎結合となる。
この時に、カプラ(C102)での、誘電体基板(T201)の裏面に形成された結合線路(K204)と副結合線路2(K203)のパターンの重なり合う面積は、ΔY=+0.1mm分だけ増加するので、密結合となる。
このように本実施例では、誘電体基板(T201)の表裏面に形成される、主線路(K101)、副結合線路1(K102)、副結合線路2(K103)、および、結合線路(K104)の導電パターンの製造誤差で、一方のカプラ(C101)での結合量が疎になっても、他方のカプラ(C102)では密結合になり、総合的な結合量の変動を抑えることが可能となる。
図9は、本実施例のカプラにおいて、周波数と挿入損失の関係を、図2のY方向の寸法誤差別に示すグラフである。この図9は、入力端子(101,201)から結合信号出力端子(103,203)に伝搬される信号の周波数と挿入損失を示すグラフであり、図9のAは、Y方向の寸法誤差が0(ΔY=0)の場合の挿入損失、図9のBは、Y方向の寸法誤差が−0.1mm(ΔY=−0.1mm)の場合の挿入損失、図9のCは、Y方向の寸法誤差が−0.2mm(ΔY=−0.2mm)の場合の挿入損失を示している。
図10は、図4ないし図6に示す従来のカプラにおいて、周波数と挿入損失の関係を、図5のY方向の寸法誤差別に示すグラフである。この図10は、入力端子(401,501)から結合信号出力端子(403,503)に伝搬される信号の周波数と挿入損失を示すグラフであり、図10のAは、Y方向の寸法誤差が0(ΔY=0)の場合の挿入損失、図10のBは、Y方向の寸法誤差が−0.1mm(ΔY=−0.1mm)の場合の挿入損失、図10のCは、Y方向の寸法誤差が−0.2mm(ΔY=−0.2mm)の場合の挿入損失を示している。
図10から分かるように、従来のカプラでは、Y方向の寸法誤差が−0.1mm増える毎に、1.8GHzの周波数において、挿入損失が、約−0.6dBずつ増加するのに対して、本実施例では、カプラ(C101)のY方向の寸法誤差が−0.2mm増えても、1.8GHzの周波数において、挿入損失が約−0.2dBの増加にとどまっていることが分かる。
このように、本実施例では、従来のカプラに比して、製作誤差による結合量変動を抑制することが可能となる。
さらに、図4ないし図6に示す、トリプレート線路で構成される従来のカプラでは、誘電体基板(T501,T601)の表面を、コネクタの内導体を半田付けする面として統一し、裏面に形成された結合線路(K402,K502,K602)を、誘電体基板(T501,T601)に形成したスルーホール(K601)を介して、表面に形成された、カプラの結合信号出力端子(503,603)、カプラのアイソレーション端子(504,604)に接続する必要もある。
これに対して、本実施例では、誘電体基板(T201,T301)の上面に主線路(K101,K201,K301)と、結合線路(K104,K204,K304)が形成され、裏面に副結合線路1(K102,K202,K302)と、副結合線路2(K103,K203,K303)が形成されているので、従来のカプラのように、誘電体基板にスルーホールを形成して、誘電体基板の裏面に形成された結合線路を、誘電体基板の表面に形成された結合信号出力端子、あるいは、アイソレーション端子に接続する必要もない。
このように、本実施例では、誘電体基板にスルーホールを形成する必要がないので、製造コストを低減することも可能である。
[実施例2]
図7は、本発明の実施例2の多段結合型のカプラの回路構成を示す回路図であり、図8は、本発明の実施例2の多段結合型のカプラの平面構成を示す平面図である。
図7、図8において、701,801はカプラの入力端子、702,802はカプラの通過信号出力端子、703,803はカプラの結合信号出力端子、704,804はカプラのアイソレーション端子、K701,K705,K801,K805は主線路、K704,K706,K804,K806は結合線路、K702,K802は副結合線路1、K703,K803は副結合線路2、T801は誘電体基板、C701は1段目のカプラ、C702は2段目のカプラ、C703の3段目のカプラである。
本実施例の多段結合型のカプラは、C701、C702のカプラと、C703のカプラが多段に縦列に接続された多段結合型のカプラであり、C701、C702のカプラが、前述の実施例1のカプラで構成される。
本実施例の多段結合型のカプラにおいて、カプラ(C701,C702)では、誘電体基板(T801)の上面に、主線路(K701,K801)と、結合線路(K704,K804)が形成され、裏面に副結合線路1(K702,K802)と、副結合線路2(K703,K803)が形成される。
また、カプラ(C703)では、誘電体基板(T801)上面に、2段目の主線路(K705,K805)と、2段目の結合線路(K706,K806)が形成される。
そして、この誘電体基板(T801)を挟持するように、それぞれ裏面に接地導体(図示せず)が形成された充填材1(図示せず)と充填材2(図示せず)が配置される。
本実施例においても、カプラ(C701,C702)では、主線路(K701,K801)と、結合線路(K704,K804)を直接結合させず、副結合線路1(K702,K802)と、副結合線路2(K703,K803)を介して結合させる。このときにカプラ(C701)の結合量変動とは逆向きに、カプラ(C702)の結合量変動が動くように回路を構成する。
副結合線路1(K702,K802)と、副結合線路2(K703,K803)は、図8に示すように、ループ状の導電パターンで形成されており、副結合線路1(K702,K802)と、副結合線路2(K703,K803)は電気的に接続されている。
カプラ(C701)の設計中心周波数における自由空間波長をλa、カプラ(C702)の設計中心周波数における自由空間波長をλb、カプラ(C703)の設計中心周波数における自由空間波長をλcとするとき、主線路(K701)と副結合線路1(K702)の電気長は、λa/4に、結合線路(K704)と副結合線路1(K703)の電気長は、λb/4に、主線路(K705)と結合線路1(K706)の電気長は、λc/4とされる。
また、図8に示すように、主線路(K801,K805)、副結合線路1(K802)、副結合線路2(K803)、および、結合線路(K804,K806)は、角部が面取りされている。
本実施例でも、誘電体基板(T801)の表裏面に形成される、主線路(K801)、副結合線路1(K802)、副結合線路2(K803)、および、結合線路(K804)の導電パターンの製造誤差で、一方のカプラ(C101)での結合量が疎になっても、他方のカプラ(C102)では密結合になり、総合的な結合量の変動を抑えることが可能となる。
図11は、本実施例の多段結合型のカプラにおいて、周波数と挿入損失の関係を、図8のY方向の寸法誤差別に示すグラフである。この図11は、入力端子(701,801)から結合信号出力端子(703,803)に伝搬される信号の周波数と挿入損失を示すグラフであり、図11のAは、Y方向の寸法誤差が0(ΔY=0)の場合の挿入損失、図11のBは、Y方向の寸法誤差が−0.1mm(ΔY=−0.1mm)の場合の挿入損失、図11のCは、Y方向の寸法誤差が−0.2mm(ΔY=−0.2mm)の場合の挿入損失を示している。
図11から分かるように、本実施例では、カプラ(C101)のY方向の寸法誤差が−0.2mm増えても、1.8GHzの周波数において、挿入損失が約−0.2dBの増加にとどまっていることが分かる。
このように、本実施例でも、従来のカプラに比して、製作誤差による結合量変動を抑制することが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
101,201,401,501,701,801 入力端子
102,202,402,502,702,802 通過信号出力端子
103,203,403,503,603,703,803 結合信号出力端子
104,204,404,504,604,704,804 アイソレーション端子
K101,K201,K301,K401,K501,K701,K705,K801,K805 主線路
K102,K202,K302,K702,K802 副結合線路1
K103,K203,K303,K703,K803 副結合線路2
K104,K204,K304,K402,K502,K602,K704,K706,K804,K806 結合線路
K601 スルーホール
G301,G302,G601,G602 接地導体
T201,T301,T501,T601,T801 誘電体基板
T302,T303,T602,T603 充填材(誘電体層)
C101,C102,C701,C702,C703 カプラ

Claims (2)

  1. 入力端子と、通過信号出力端子と、結合信号出力端子と、アイソレーション端子とを有するカプラであって、
    誘電体基板と、
    前記誘電体基板の表面側に配置される第1の誘電体層と、
    前記第1の誘電体層上に配置される第1の接地導体と、
    前記誘電体基板の裏面側に配置される第2の誘電体層と、
    前記第2の誘電体層上に配置される第2の接地導体とを有し、
    前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第1の副結合線路および第2の副結合線路とを有し、
    前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、
    前記第1の副結合線路は、前記主線路と電気的に結合され、
    前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、
    前記第2の副結合線路は、前記結合路と電気的に結合され、
    前記第1の副結合線路と前記第2の副結合線路とは、ループ状に形成され、前記第1の副結合線路と前記第2の副結合線路とは、電気的に接続されていることを特徴とするカプラ。
  2. 複数のカプラが多段に縦列に接続された多段結合型のカプラであって、
    前記複数のカプラの少なくとも1つは、請求項1に記載のカプラであることを特徴とする多段結合型のカプラ。
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