JP2013013221A - 半導体装置およびそれを用いたｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】効率が高い半導体装置と、それを用いたＤＣ／ＤＣコンバータとを提供する。
【解決手段】この半導体チップ１は、インダクタＬが接続される入力端子Ｔ０と、コンデンサＣ１が接続される出力端子Ｔ１と、入力端子Ｔ０と接地電圧ＶＳＳのラインとの間に接続されたトランジスタＱと、入力端子Ｔ０と出力端子Ｔ１の間に接続されたトランジスタＰ１と、出力電圧Ｖ１を分圧した電圧Ｖ１１と参照電圧ＶＲとの高低を比較する比較回路１５と、比較回路１５の出力信号ＶＣ１に基いてトランジスタＱ，Ｐ１を交互にオンさせる制御回路１８とを備える。低消費電力モードでは、比較回路１５の応答速度を遅くして消費電力を下げる。
【選択図】図２

Description

この発明は半導体装置およびそれを用いたＤＣ／ＤＣコンバータに関し、特に、直流電圧のレベルを変換するための半導体装置と、それを用いたＤＣ／ＤＣコンバータに関する。

従来のＤＣ（Direct Current）／ＤＣコンバータでは、直流電源電圧のラインと基準電圧のラインとの間に直列接続されたインダクタおよび第１のトランジスタと、第１のトランジスタに並列接続された第２のトランジスタおよびコンデンサの直列接続体と、比較回路と、制御回路とが設けられている。比較回路は、出力電圧（コンデンサの端子間電圧）と参照電圧との高低を比較し、比較結果を示す信号を出力する。制御回路は、比較回路の出力信号に基いて動作し、出力電圧が参照電圧に一致するように第１および第２のトランジスタを交互にオンさせる。

非特許文献１には、１組のインダクタおよび第１のトランジスタに対して、複数組の第２のトランジスタ、コンデンサおよび比較回路を備え、各コンデンサを所定の目標電圧に充電するＤＣ／ＤＣコンバータが開示されている。

特許文献１には、１つのインダクタと２つのコンデンサとを備え、各コンデンサを所定の目標電圧に充電するＤＣ／ＤＣコンバータが開示されている。このＤＣ／ＤＣコンバータでは、インダクタによって生成された電流は、２つのコンデンサのうちの、目標電圧と端子間電圧の差が大きい方のコンデンサに供給される。

特許文献２，３には、１つのインダクタと３つのコンデンサとを備え、各コンデンサを所定の目標電圧に充電するＤＣ／ＤＣコンバータが開示されている。また、特許文献３には、負荷が小さい場合はパルス周波数変調モードで動作し、負荷が大きい場合はパルス幅変調モードで動作するＤＣ／ＤＣコンバータが開示されている。

特開２００７−２９５７３６号公報 特表２００６−５０９４８５号公報 特表２００４−５０３１９７号公報

ISSCC 2007 / SESSION 29 / ANALOG AND POWER MANAGEMENT TECHNIQUES /29.9 "A Single-Inductor Switching DC-DC Converter with 5 Outputs and Ordered Power-Distributive Control"

しかし、従来のＤＣ／ＤＣコンバータは効率が低いと言う問題があった。
それゆえに、この発明の主たる目的は、効率が高い半導体装置と、それを用いたＤＣ／ＤＣコンバータとを提供することである。

この発明に係る半導体装置は、インダクタを介して直流電源電圧を受ける入力端子と、負荷に接続されるとともに、コンデンサを介して基準電圧のラインに接続される出力端子と、入力端子と基準電圧のラインとの間に接続された第１のトランジスタと、入力端子と出力端子の間に接続された第２のトランジスタと、出力端子の電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、比較回路の出力信号に基いて動作し、出力端子の電圧が参照電圧に一致するように第１および第２のトランジスタを交互にオンさせる制御回路とを備えたものである。ここで、比較回路の応答速度は複数段階に切換可能になっている。

また、この発明に係るＤＣ／ＤＣコンバータは、一方端子が直流電源電圧のラインに接続されたインダクタと、一方端子が負荷に接続され、他方端子が基準電圧のラインに接続されたコンデンサと、インダクタの他方端子と基準電圧のラインとの間に接続された第１のトランジスタと、インダクタの他方端子とコンデンサの一方端子との間に接続された第２のトランジスタと、コンデンサの端子間電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、比較回路の出力信号に基いて動作し、コンデンサの端子間電圧が参照電圧に一致するように第１および第２のトランジスタを交互にオンさせる制御回路とを備えたものである。ここで、比較回路の応答速度は複数段階に切換可能になっている。

この発明に係る半導体装置およびＤＣ／ＤＣコンバータでは、比較回路の応答速度は複数段階に切換可能になっている。したがって、高い応答速度が不要である場合は比較回路の応答速度を低く設定し、高い応答速度が必要である場合だけ比較回路の応答速度を高く設定することにより、比較回路の消費電力を低減化することができる。よって、効率の向上を図ることができる。

この発明の実施の形態１による半導体チップの構成を示す回路ブロック図である。 図１に示したＤＣ／ＤＣコンバータの構成を示す回路ブロック図である。 図２に示した比較回路の構成を示す回路ブロック図である。 図１〜図３に示したＤＣ／ＤＣコンバータの動作を例示するタイムチャートである。 この発明の実施の形態２による半導体チップの比較回路の構成を示す回路ブロック図である。 この発明の実施の形態３による半導体チップの比較回路の構成を示す回路ブロック図である。 この発明の実施の形態４による半導体チップの比較回路の構成を示す回路ブロック図である。 この発明の実施の形態５による半導体チップの比較回路の構成を示す回路ブロック図である。 この発明の実施の形態６による半導体チップの構成を示す回路ブロック図である。 この発明の実施の形態７による半導体チップのＤＣ／ＤＣコンバータの構成を示す回路ブロック図である。 この発明の実施の形態８による半導体チップのＤＣ／ＤＣコンバータの構成を示す回路ブロック図である。

［実施の形態１］
本発明の実施の形態１による半導体チップ１は、図１に示すように、入力端子Ｔ０、複数（図１では３つ）の出力端子Ｔ１〜Ｔ３、ＤＣ／ＤＣコンバータ２、ＣＰＵ（Central Processing Unit）３、ＲＡＭ（Random Access Memory）４、およびＲＯＭ（Read Only Memory）５を備える。

入力端子Ｔ０はインダクタＬの一方端子に接続され、インダクタＬの他方端子は直流電源電圧ＶＤＤを受ける。出力端子Ｔ１〜Ｔ３はそれぞれコンデンサＣ１〜Ｃ３の一方端子に接続され、コンデンサＣ１〜Ｃ３の他方端子はともに接地電圧ＶＳＳを受ける。また、出力端子Ｔ１，Ｔ２は、それぞれ負荷６，７に接続される。負荷６，７の各々は、たとえば２次電池、センサである。出力端子Ｔ３は、半導体チップ１内の電源配線を介してＣＰＵ３、ＲＡＭ４、およびＲＯＭ５の電源ノードに接続される。

ＤＣ／ＤＣコンバータ２は、インダクタＬに電流を流してインダクタＬに電磁エネルギーを蓄え、その電磁エネルギーによってインダクタＬに流れる電流を出力端子Ｔ１〜Ｔ３に分配し、コンデンサＣ１〜Ｃ３をそれぞれ直流電圧Ｖ１〜Ｖ３に充電する。直流電圧Ｖ１，Ｖ２は、それぞれ負荷６，７に供給される。直流電圧Ｖ３は、ＣＰＵ３、ＲＡＭ４、ＲＯＭ５などの半導体チップ１内の回路に電源電圧として供給される。

また、ＤＣ／ＤＣコンバータ２は、ＣＰＵ３からのモード設定信号φＭが「Ｈ」レベルである場合は低リップルモードに設定され、モード設定信号φＭが「Ｌ」レベルである場合は低消費電力モードに設定される。低リップルモードでは、出力電圧Ｖ１〜Ｖ３のリップルが小さく抑制される一方、ＤＣ／ＤＣコンバータ２の消費電力が大きくなる。また、低消費電力モードでは、ＤＣ／ＤＣコンバータ２の消費電力が小さく抑制される一方、出力電圧Ｖ１〜Ｖ３のリップルを小さく抑制する能力は低下する。

ＲＯＭ４には、所定のプログラムが格納されている。ＲＡＭ４は、データの書き換えが可能なメモリである。ＣＰＵ３は、ＲＯＭ４に格納されたプログラムを実行し、ＲＡＭ４を用いてデータの計算、加工を行なう。また、ＣＰＵ３は、入力されたデータに基づいてモード設定信号φＭを生成する。モード設定信号φＭは、たとえば、負荷６，７が軽い場合は「Ｌ」レベルに設定され、負荷６，７が重い場合は「Ｈ」レベルに設定される。

ＤＣ／ＤＣコンバータ２は、図２に示すように、分圧回路１１〜１３、ＶＲ発生回路１４、比較回路１５〜１７、制御回路１８、ＮチャネルＭＯＳトランジスタＱ、およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ３を含む。分圧回路１１は、出力電圧Ｖ１を１／Ｎ１（ただし、Ｎ１は１以上の実数である）に分圧する。分圧回路１２は、出力電圧Ｖ２を１／Ｎ２（ただし、Ｎ２は１以上の実数である）に分圧する。分圧回路１３は、出力電圧Ｖ３を１／Ｎ３（ただし、Ｎ３は１以上の実数である）に分圧する。分圧回路１１〜１３の出力電圧Ｖ１１〜Ｖ１３は、それぞれＶ１／Ｎ１，Ｖ２／Ｎ２，Ｖ３／Ｎ３となる。たとえば、Ｖ１＞Ｖ２＞Ｖ３、Ｎ１＞Ｎ２＞Ｎ３、Ｖ１／Ｎ１＝Ｖ２／Ｎ２＝Ｖ３／Ｎ３である。

ＶＲ発生回路１４は、参照電圧ＶＲを生成する。比較回路１５は、分圧回路１１の出力電圧Ｖ１１と参照電圧ＶＲとの高低を比較し、Ｖ１１＜ＶＲである場合は信号ＶＣ１を「Ｌ」レベルにし、Ｖ１１≧ＶＲである場合は信号ＶＣ１を「Ｈ」レベルにする。比較回路１６は、分圧回路１２の出力電圧Ｖ１２と参照電圧ＶＲとの高低を比較し、Ｖ１２＜ＶＲである場合は信号ＶＣ２を「Ｌ」レベルにし、Ｖ１２≧ＶＲである場合は信号ＶＣ２を「Ｈ」レベルにする。比較回路１７は、分圧回路１３の出力電圧Ｖ１３と参照電圧ＶＲとの高低を比較し、Ｖ１３＜ＶＲである場合は信号ＶＣ３を「Ｌ」レベルにし、Ｖ１３≧ＶＲである場合は信号ＶＣ３を「Ｈ」レベルにする。

また、比較回路１５〜１７の各々の応答速度は、複数段階に切換可能になっている。制御信号φＳが「Ｈ」レベルである場合は比較回路１５〜１７の応答速度は速くなり、制御信号φＳが「Ｌ」レベルである場合は比較回路１５〜１７の応答速度は遅くなる。

制御回路１８は、モード設定信号φＭが「Ｈ」レベルである場合は制御信号φＳを「Ｈ」レベルにし、モード設定信号φＭが「Ｌ」レベルである場合は制御信号φＳを「Ｌ」レベルにする。

ＮチャネルＭＯＳトランジスタＱは、入力端子Ｔ０と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは制御信号ＶＳ０を受ける。ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のソースはともに入力端子Ｔ０に接続され、それらのドレインはそれぞれ出力端子Ｔ１〜Ｔ３に接続され、それらのゲートはそれぞれ制御信号ＶＳ１〜ＶＳ３を受ける。

制御回路１８は、比較回路１５の出力信号ＶＣ１が「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱとＰチャネルＭＯＳトランジスタＰ１を所定の周期で交互にオンさせて出力端子Ｔ１に直流電流を供給し、比較回路１５の出力信号ＶＣ１が「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジスタＰ１をオフ状態に固定して出力端子Ｔ１への電流の供給を停止する。

すなわち、トランジスタＱがオンされるとともにトランジスタＰ１がオフされると、電源電圧ＶＤＤのラインからインダクタＬおよびトランジスタＱを介して接地電圧ＶＳＳのラインに電流が流れ、インダクタＬに電磁エネルギーが蓄えられる。次に、トランジスタＱがオフされるとともにトランジスタＰ１がオンされると、インダクタＬに蓄えられた電磁エネルギーによってインダクタＬに電流が流れ続け、その電流がトランジスタＰ１を介してコンデンサＣ１に供給され、コンデンサＣ１が充電される。

同様に、制御回路１８は、比較回路１６の出力信号ＶＣ２が「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱとＰチャネルＭＯＳトランジスタＰ２を所定の周期で交互にオンさせて出力端子Ｔ２に直流電流を供給し、比較回路１６の出力信号ＶＣ２が「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジスタＰ２をオフ状態に固定して出力端子Ｔ２への電流の供給を停止する。

また、制御回路１８は、比較回路１７の出力信号ＶＣ３が「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱとＰチャネルＭＯＳトランジスタＰ３を所定の周期で交互にオンさせて出力端子Ｔ３に直流電流を供給し、比較回路１７の出力信号ＶＣ３が「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジスタＰ３をオフ状態に固定して出力端子Ｔ３への電流の供給を停止する。

また、比較回路１５〜１７には、予め優先順位が付けられている。ここでは、比較回路１５の優先度が最も高く、比較回路１６の優先度は２番目に高く、比較回路１７の優先度が最も低いものとする。比較回路１５〜１７のうちの複数の比較回路の出力信号が「Ｌ」レベルになった場合は、優先度の高い比較回路の出力信号に対応する出力端子に電流が供給される。

たとえば、比較回路１５〜１７の出力信号ＶＣ１〜ＶＣ３がともに「Ｌ」レベルである場合、制御回路１８は、まず比較回路１５の出力信号ＶＣ１が「Ｈ」レベルになるまでトランジスタＱ，Ｐ１を交互にオンさせ、次に比較回路１６の出力信号ＶＣ２が「Ｈ」レベルになるまでトランジスタＱ，Ｐ２を交互にオンさせ、最後に比較回路１７の出力信号ＶＣ３が「Ｈ」レベルになるまでトランジスタＱ，Ｐ３を交互にオンさせる。

図３は、比較回路１５の構成を示す回路ブロック図である。図３において、比較回路１５は、バイアス発生回路２０、ＰチャネルＭＯＳトランジスタ２１〜２６、およびＮチャネルＭＯＳトランジスタ２７〜３１を含む。バイアス発生回路２０は、制御信号φＳが「Ｌ」レベルである場合はバイアス電圧ＶＢを低レベルに設定し、制御信号φＳが「Ｈ」レベルである場合はバイアス電圧ＶＢを高レベルに設定する。

トランジスタ２３と２７、トランジスタ２１と２８、トランジスタ２４と２５と２９、トランジスタ２２と３１は、それぞれ電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２６と３０は、トランジスタ２４のドレイン（ノードＮ２４）と接地電圧ＶＳＳのラインとの間に直列接続される。

トランジスタ２７のゲートは、バイアス電圧ＶＢを受ける。トランジスタ２３，２４のゲートは、ともにトランジスタ２３のドレインに接続される。トランジスタ２１，２２のゲートは、ともにトランジスタ２１のドレインに接続される。トランジスタ２８，２９のゲートは、ともにトランジスタ２９のドレイン（ノードＮ２５）に接続される。トランジスタ３０，３１のゲートは、ともにトランジスタ３０のドレイン（ノードＮ２６）に接続される。トランジスタ２５のゲートは参照電圧ＶＲを受け、トランジスタ２６のゲートは分圧回路１１の出力電圧Ｖ１１を受ける。トランジスタ２２，３１のドレインに現れる信号が比較回路１５の出力信号ＶＣ１となる。

トランジスタ２３，２７は直列接続され、トランジスタ２３，２４のゲートは互いに接続されているので、トランジスタ２３，２４，２７には、バイアス電圧ＶＢに応じた値の電流が流れる。トランジスタ２４に流れる電流は、比較回路１５のバイアス電流ＩＢとなる。バイアス電流ＩＢは、トランジスタ２５と２６に分流される。トランジスタ２５に流れる電流Ｉ２５とトランジスタ２６に流れる電流Ｉ２６の和は、バイアス電流ＩＢとなる。

また、トランジスタ２５，２９は直列接続され、トランジスタ２８，２９のゲートは互いに接続され、トランジスタ２１，２８は直列接続され、トランジスタ２１，２２のゲートは互いに接続されているので、トランジスタ２１，２２，２５，２８，２９には、トランジスタ２５に流れる電流Ｉ２５に応じた値の電流が流れる。また、トランジスタ２６，３０は直列接続され、トランジスタ３０，３１のゲートは互いに接続されているので、トランジスタ２６，３０，３１には、トランジスタ２６に流れる電流Ｉ２６に応じた値の電流が流れる。

Ｖ１１＜ＶＲである場合は、トランジスタ２６に流れる電流Ｉ２６がトランジスタ２５に流れる電流Ｉ２５よりも大きくなり、トランジスタ３１に流れる電流がトランジスタ２２に流れる電流よりも大きくなって、比較回路１５の出力信号ＶＣ１が「Ｌ」レベルになる。

Ｖ１１＞ＶＲになると、トランジスタ２６に流れる電流Ｉ２６がトランジスタ２５に流れる電流Ｉ２５よりも小さくなり、トランジスタ３１に流れる電流がトランジスタ２２に流れる電流よりも小さくなって、比較回路１５の出力信号ＶＣ１が「Ｈ」レベルになる。

また、バイアス電圧ＶＢが低レベルである場合は、バイアス電流ＩＢが低レベルになる。このため、入力電圧Ｖ１１の変化に対する出力信号ＶＣ１の応答速度（レベル変化）が遅くなる反面、比較回路１５の消費電力が小さくなる。逆に、バイアス電圧ＶＢが高レベルである場合は、バイアス電流ＩＢが高レベルになる。このため、入力電圧Ｖ１１の変化に対する出力信号ＶＣ１の応答速度が速くなる反面、比較回路１５の消費電力が大きくなる。比較回路１６，１７の各々の構成および動作は、比較回路１５と同様であるので、その説明は繰り返さない。

図４（ａ）〜（ｈ）は、図１〜図３に示したＤＣ／ＤＣコンバータ２の動作を例示するタイムチャートである。図４（ａ）は出力電圧Ｖ１〜Ｖ３を示し、図４（ｂ）〜（ｅ）はそれぞれ制御信号ＶＳ０〜ＶＳ３を示し、図４（ｆ）〜（ｈ）は比較回路１５〜１７の出力信号ＶＣ１〜ＶＣ３を示している。制御信号ＶＳ０〜ＶＳ３は、４つのトランジスタＱ，Ｐ１〜Ｐ３のうちの２個以上のトランジスタが同時にオンしないように変化する。

図４（ａ）〜（ｈ）では、昇圧動作はまず目標電圧Ｎ１×ＶＲを割り込んだ出力電圧Ｖ１に対して行なわれる（図４の１μsec付近参照）。すなわち、制御回路１８は、制御信号ＶＳ０を「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタＱをオンさせ、インダクタＬに流れる電流を増加させる。制御回路１８は、インダクタＬの電流が大きくなり過ぎない適切な時間が経過した後に、制御信号ＶＳ０を「Ｌ」レベルに立ち下げてＮチャネルＭＯＳトランジスタＱをオフさせ、制御信号ＶＳ１を「Ｌ」レベルに立ち下げてＰチャネルＭＯＳトランジスタＰ１をオンさせる。これにより、インダクタＬの電流がＰチャネルＭＯＳトランジスタＰ１を介してコンデンサＣ１および負荷６に供給され、コンデンサＣ１が充電される。

制御回路１８は、インダクタＬの電流が減少すると、その電流が逆流しない適切な時間が経過した後に、制御信号ＶＳ１を「Ｈ」レベルに立ち上げてＰチャネルＭＯＳトランジスタＰ１をオフさせる。その後、制御回路１８は、制御信号ＶＳ０を「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタＱをオンさせ、インダクタＬの電流を再度増加させる。このような手順を繰り返すと、出力電圧Ｖ１は上昇し、３２μsec付近で目標電圧Ｎ１×ＶＲを超え、その後しばらくＰチャネルＭＯＳトランジスタＰ１はオフ状態に維持される。

また、出力電圧Ｖ２は、２４μsec付近から目標電圧Ｎ２×ＶＲを割り込んでいる。出力電圧Ｖ２の優先度は出力電圧Ｖ１の優先度よりも低いので、出力電圧Ｖ１に対する昇圧動作が終了した後（３２μsec以降）に出力電圧Ｖ２に対する昇圧動作が行なわれる。

すなわち、制御回路１８は、制御信号ＶＳ０を「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタＱをオンさせ、インダクタＬの電流に流れる電流を増加させる。制御回路１８は、インダクタＬの電流が大きくなり過ぎない適切な時間が経過した後に、制御信号ＶＳ０を「Ｌ」レベルに立ち下げてＮチャネルＭＯＳトランジスタＱをオフさせ、制御信号ＶＳ２を「Ｌ」レベルに立ち下げてＰチャネルＭＯＳトランジスタＰ２をオンさせる。これにより、インダクタＬの電流がＰチャネルＭＯＳトランジスタＰ２を介してコンデンサＣ２および負荷７に供給され、コンデンサＣ２が充電される。

制御回路１８は、インダクタＬの電流が減少すると、その電流が逆流しない適切な時間が経過した後に、制御信号ＶＳ２を「Ｈ」レベルに立ち上げてＰチャネルＭＯＳトランジスタＰ２をオフさせる。その後、制御回路１８は、制御信号ＶＳ０を「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタＱをオンさせ、インダクタＬの電流を再度増加させる。このような手順を繰り返すと、出力電圧Ｖ２は上昇し、４５μsec付近で目標電圧Ｎ２×ＶＲを超え、その後しばらくＰチャネルＭＯＳトランジスタＰ２はオフ状態に維持される。

また、出力電圧Ｖ３は３４μsec付近から目標電圧Ｎ３×ＶＲを割り込んでいる。出力電圧Ｖ３の優先度は出力電圧Ｖ１，Ｖ２の優先度よりも低いので、出力電圧Ｖ１，Ｖ２に対する昇圧動作が終了した後（４５μsec以降）に出力電圧Ｖ３に対する昇圧動作が行なわれる。

すなわち、制御回路１８は、制御信号ＶＳ０を「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタＱをオンさせ、インダクタＬの電流に流れる電流を増加させる。制御回路１８は、インダクタＬの電流が大きくなり過ぎない適切な時間が経過した後に、制御信号ＶＳ０を「Ｌ」レベルに立ち下げてＮチャネルＭＯＳトランジスタＱをオフさせ、制御信号ＶＳ３を「Ｌ」レベルに立ち下げてＰチャネルＭＯＳトランジスタＰ３をオンさせる。これにより、インダクタＬの電流がＰチャネルＭＯＳトランジスタＰ３を介してコンデンサＣ３に供給され、コンデンサＣ３が充電される。

制御回路１８は、インダクタＬの電流が減少すると、その電流が逆流しない適切な時間が経過した後に、制御信号ＶＳ３を「Ｈ」レベルに立ち上げてＰチャネルＭＯＳトランジスタＰ３をオフさせる。その後、制御回路１８は、制御信号ＶＳ０を「Ｈ」レベルに立ち上げてＮチャネルＭＯＳトランジスタＱをオンさせ、インダクタＬの電流を再度増加させる。このような手順を繰り返すと、出力電圧Ｖ３は上昇し、４８μsec付近で目標電圧Ｎ３×ＶＲを超え、その後しばらくＰチャネルＭＯＳトランジスタＰ３はオフ状態に維持される。

この実施の形態１では、比較回路１５〜１７の応答速度が２段階に切換可能にされており、低消費電力モードにおける比較回路１５〜１７の応答速度は低リップルモードにおける比較回路１５〜１７の応答速度よりも遅く設定される。換言すると、比較回路１５〜１７のバイアス電流ＩＢが２段階に切換可能にされており、低消費電力モードにおける比較回路１５〜１７のバイアス電流ＩＢは低リップルモードにおける比較回路１５〜１７のバイアス電流ＩＢよりも小さく設定される。したがって、比較回路１５〜１７を常時、低リップルモードに設定する場合に比べ、比較回路１５〜１７における消費電力を小さくすることができ、ＤＣ／ＤＣコンバータ２の効率の向上を図ることができる。

なお、この実施の形態１では、モード設定信号φＭに基いて制御信号φＳを生成し、生成した制御信号φＳを比較回路１５〜１７に与えたが、これに限るものではなく、制御信号φＳの代わりにモード設定信号φＭを比較回路１５〜１７に直接与えてもよい。

［実施の形態２］
図５は、本発明の実施の形態２による半導体チップの比較回路３５の構成を示す回路ブロック図であって、図３と対比される図である。半導体チップの全体構成および動作は、実施の形態１と同じである。図５において、比較回路３５は、比較回路１５にＮチャネルＭＯＳトランジスタ３６，３７を追加したものである。トランジスタ３６は、トランジスタ２９に並列接続され、そのゲートはノードＮ２６に接続される。トランジスタ３７は、トランジスタ３０に並列接続され、そのゲートはノードＮ２５に接続される。

Ｖ１１＜ＶＲである場合、ノードＮ２５，Ｎ２６はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、トランジスタ３６がオンし、トランジスタ３７がオフし、出力信号ＶＣ１は「Ｌ」レベルになっている。Ｖ１１が徐々に上昇すると、トランジスタ２６に流れる電流Ｉ２６が徐々に減少するとともにトランジスタ２５に流れる電流Ｉ２５が徐々に増加する。トランジスタ２６に流れる電流Ｉ２６はトランジスタ３０に流れ、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９と３６に分流される。ノードＮ２６にはトランジスタ３０に流れる電流に応じたレベルの電圧が発生し、ノードＮ２５にはトランジスタ２９に流れる電流に応じたレベルの電圧が発生する。

Ｖ１１が参照電圧ＶＲよりも高い所定の電圧ＶＴＨ１に到達すると、ノードＮ２５の電圧がトランジスタ３７のしきい値電圧よりも高くなってトランジスタ３７がオンするとともに、ノードＮ２６の電圧がトランジスタ３６のしきい値電圧よりも低くなってトランジスタ３６がオフする。これにより、ノードＮ２５，Ｎ２６がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにラッチされ、出力信号ＶＣ１は「Ｈ」レベルに立ち上げられる。

逆に、Ｖ１１＞ＶＲである場合、ノードＮ２５，Ｎ２６はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、トランジスタ３６がオフし、トランジスタ３７がオンし、出力信号ＶＣ１は「Ｈ」レベルになっている。Ｖ１１が徐々に下降すると、トランジスタ２６に流れる電流Ｉ２６が徐々に増大するとともにトランジスタ２５に流れる電流Ｉ２５が徐々に減少する。トランジスタ２６に流れる電流Ｉ２６はトランジスタ３０と３７に分流され、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９に流れる。ノードＮ２６にはトランジスタ３０に流れる電流に応じたレベルの電圧が発生し、ノードＮ２５にはトランジスタ２９に流れる電流に応じたレベルの電圧が発生する。

Ｖ１１が参照電圧ＶＲよりも低い所定の電圧ＶＴＨ２に到達すると、ノードＮ２６の電圧がトランジスタ３６のしきい値電圧よりも高くなってトランジスタ３６がオンするとともに、ノードＮ２５の電圧がトランジスタ３７のしきい値電圧よりも低くなってトランジスタ３７がオフする。これにより、ノードＮ２５，Ｎ２６がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにラッチされ、出力信号ＶＣ１は「Ｌ」レベルに立ち下げられる。

この場合、ＶＴＨ１＞ＶＴＨ２となり、オフセット幅ＶＯＦ＝ＶＴＨ１−ＶＴＨ２が発生する。したがって、Ｖ１１がＶＲ付近で細かく増減する場合に出力信号ＶＣ１が激しく変動するのを防止することができ、昇圧動作を安定させることができる。

なお、比較回路３５の出力信号ＶＣ１が「Ｈ」レベルである期間では、制御回路１８のうちの制御信号ＶＳ０，ＶＳ１の生成に関連する部分を休止状態にすることにより、制御回路１８の消費電力も小さくすることができる。したがって、オフセット幅ＶＯＦを設定することにより、信号ＶＣ１が「Ｈ」レベルである期間を長くすることができ、制御回路１８の消費電力の低減化を図ることができる。

また、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９と３６に分流されるので、トランジスタ３６の電流駆動能力（すなわちサイズ）が大きいほどノードＮ２５の電圧が上昇し難くなり、トランジスタ３７がオンする際のＶ１１＝ＶＴＨ１は高くなる。また、トランジスタ２６に流れる電流Ｉ２６はトランジスタ３０と３７に分流されるので、トランジスタ３７の電流駆動能力が大きいほどノードＮ２６の電圧が上昇し難くなり、トランジスタ３６がオンするときのＶ１１＝ＶＴＨ２は低くなる。したがって、トランジスタ３６，３７の電流駆動能力が大きいほどオフセット幅ＶＯＦ＝ＶＴＨ１−ＶＴＨ２が大きくなる。また、比較回路１６，１７も比較回路３５と同様の構成にされる。

［実施の形態３］
図６は、本発明の実施の形態３による半導体チップの比較回路４０の構成を示す回路ブロック図であって、図５と対比される図である。半導体チップの全体構成および動作は、実施の形態１と同じである。図６において、比較回路４０は、図５の比較回路３５にＮチャネルＭＯＳトランジスタ４１，４２および抵抗素子４３，４４を追加したものである。

トランジスタ４１および抵抗素子４３はノードＮ２５と接地電圧ＶＳＳのラインとの間に直列接続され、トランジスタ４２および抵抗素子４４はノードＮ２６と接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ４１，４２のゲートは、それぞれノードＮ２６，Ｎ２５に接続される。

Ｖ１１＜ＶＲである場合、ノードＮ２５，Ｎ２６はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、トランジスタ３６，４１がオンし、トランジスタ３７，４２がオフし、出力信号ＶＣ１は「Ｌ」レベルになっている。Ｖ１１が徐々に上昇すると、トランジスタ２６に流れる電流Ｉ２６が徐々に減少するとともにトランジスタ２５に流れる電流Ｉ２５が徐々に増加する。トランジスタ２６に流れる電流Ｉ２６はトランジスタ３０に流れ、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９と３６と４１に分流される。ノードＮ２６にはトランジスタ３０に流れる電流に応じたレベルの電圧が発生し、ノードＮ２５には抵抗素子４３に流れる電流に応じたレベルの電圧が発生する。

Ｖ１１が参照電圧ＶＲよりも高い所定の電圧ＶＴＨ１に到達すると、ノードＮ２５の電圧がトランジスタ３７，４２のしきい値電圧よりも高くなってトランジスタ３７，４２がオンするとともに、ノードＮ２６の電圧がトランジスタ３６，４１のしきい値電圧よりも低くなってトランジスタ３６，４１がオフする。これにより、ノードＮ２５，Ｎ２６がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにラッチされ、出力信号ＶＣ１は「Ｈ」レベルに立ち上げられる。

逆に、Ｖ１１＞ＶＲである場合、ノードＮ２５，Ｎ２６はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、トランジスタ３６，４１がオフし、トランジスタ３７，４２がオンし、出力信号ＶＣ１は「Ｈ」レベルになっている。Ｖ１１が徐々に下降すると、トランジスタ２６に流れる電流Ｉ２６が徐々に増大するとともにトランジスタ２５に流れる電流Ｉ２５が徐々に減少する。トランジスタ２６に流れる電流Ｉ２６はトランジスタ３０と３７と４２に分流され、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９に流れる。ノードＮ２６には抵抗素子４４に流れる電流に応じたレベルの電圧が発生し、ノードＮ２５にはトランジスタ２９に流れる電流に応じたレベルの電圧が発生する。

Ｖ１１が参照電圧ＶＲよりも低い所定の電圧ＶＴＨ２に到達すると、ノードＮ２６の電圧がトランジスタ３６，４１のしきい値電圧よりも高くなってトランジスタ３６，４１がオンするとともに、ノードＮ２５の電圧がトランジスタ３７，４２のしきい値電圧よりも低くなってトランジスタ３７，４２がオフする。これにより、ノードＮ２５，Ｎ２６がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにラッチされ、出力信号ＶＣ１は「Ｌ」レベルに立ち下げられる。

この場合、ＶＴＨ１＞ＶＴＨ２となり、オフセット幅ＶＯＦ＝ＶＴＨ１−ＶＴＨ２が発生する。したがって、Ｖ１１がＶＲ付近で細かく増減する場合に出力信号ＶＣ１が激しく変動するのを防止することができ、昇圧動作を安定させることができる。

なお、トランジスタ４１がオンしているときのノードＮ２５の電圧は、抵抗素子４３に流れる電流と抵抗素子４３の抵抗値との積になるので、バイアス電流ＩＢが小さいほどノードＮ２５の電圧が上昇し難くなり、トランジスタ３７，４２がオンする際のＶ１１＝ＶＴＨ１は高くなる。また、トランジスタ４２がオンしているときのノードＮ２６の電圧は、抵抗素子４４に流れる電流と抵抗素子４４の抵抗値との積になるので、バイアス電流ＩＢが小さいほどノードＮ２６の電圧が上昇し難くなり、トランジスタ３６，４１がオンする際のＶ１１＝ＶＴＨ２は低くなる。したがって、バイアス電流ＩＢが小さいほどオフセット幅ＶＯＦ＝ＶＴＨ１−ＶＴＨ２が大きくなる。オフセット幅ＶＯＦが大きくなると、比較回路３５の応答速度が遅くなる。

また、図３の比較回路１５にトランジスタ３６，３７のみを追加した比較回路では、バイアス電流ＩＢを増減させてもオフセット幅ＶＯＦの変化は小さい。また、図３の比較回路１５にトランジスタ４１，４２および抵抗素子４３，４４のみを追加した比較回路では、バイアス電流ＩＢを増減させるとオフセット幅ＶＯＦが大きく変化する。そこで、図３の比較回路１５にトランジスタ３６，３７と、トランジスタ４１，４２および抵抗素子４３，４４の両方を追加することにより、オフセット幅ＶＯＦのバイアス電流依存性を所望のレベルに設定することができる。また、比較回路１６，１７も比較回路４０と同様の構成にされる。

［実施の形態４］
図７は、本発明の実施の形態４による半導体チップの比較回路４５の構成を示す回路ブロック図であって、図６と対比される図である。半導体チップの全体構成および動作は、実施の形態１と同じである。図６において、比較回路４５は、図６の比較回路４０にＮチャネルＭＯＳトランジスタ４６，４７を追加したものである。

トランジスタ４６，４７は、トランジスタ２７のドレインとソースの間に直列接続される。トランジスタ４６のゲートは、トランジスタ２７のゲートに接続される。トランジスタ４７のゲートは、制御信号φＳを受ける。バイアス発生回路２０は、一定の低レベルのバイアス電圧ＶＢを発生する。

制御信号φＳが「Ｌ」レベルである場合は、トランジスタ４７がオフし、トランジスタ２３，２４にはトランジスタ２７に流れる電流に応じた値の電流が流れ、バイアス電流ＩＢは低レベルに設定される。制御信号φＳが「Ｈ」レベルである場合は、トランジスタ４７がオンし、トランジスタ２３，２４にはトランジスタ２７，４６に流れる電流に応じた値の電流が流れ、バイアス電流ＩＢは高レベルに設定される。比較回路４５の他の構成および動作は、図６の比較回路４０と同じであるので、その説明は繰り返さない。この実施の形態４でも、実施の形態３と同じ効果が得られる。

［実施の形態５］
図８は、本発明の実施の形態５による半導体チップの比較回路５０の構成を示す回路ブロック図であって、図７と対比される図である。半導体チップの全体構成および動作は、実施の形態１と同じである。図７において、比較回路５０は、図７の比較回路４５のＮチャネルＭＯＳトランジスタ４１，４２および抵抗素子４３，４４をＮチャネルＭＯＳトランジスタ５１〜５４およびインバータ５５で置換したものである。

トランジスタ５１，５３は、トランジスタ３６のドレインとソースの間に直列接続される。トランジスタ５２，５４は、トランジスタ３７のドレインとソースの間に直列接続される。トランジスタ５１，５２のゲートは、それぞれノードＮ２６，Ｎ２５に接続される。インバータ５５は、制御信号φＳを反転させてトランジスタ５３，５４のゲートに与える。

制御信号φＳが「Ｈ」レベルである場合は、トランジスタ５３，５４がオフし、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９と３６に分流され、トランジスタ２６に流れる電流はトランジスタ３０と３７に分流される。したがって、ノードＮ２５，Ｎ２６の電圧が比較的上昇し易くなり、オフセット幅ＶＯＦは比較的小さくなって応答速度が速くなる。

また、制御信号φＳが「Ｌ」レベルである場合は、トランジスタ５３，５４がオンし、トランジスタ２５に流れる電流Ｉ２５はトランジスタ２９と３６と５１に分流され、トランジスタ２６に流れる電流はトランジスタ３０と３７と５２に分流される。したがって、ノードＮ２５，Ｎ２６の電圧が比較的上昇し難くなり、オフセット幅ＶＯＦは比較的大きくなって応答速度が遅くなる。比較回路５０の他の構成および動作は、図７の比較回路４５と同じであるので、その説明は繰り返さない。この実施の形態５でも、実施の形態４と同じ効果が得られる。

［実施の形態６］
図９は、本発明の実施の形態６による半導体チップ６０の構成を示す回路ブロック図であって、図１と対比される図である。図９において、この半導体チップ６０は、図１の半導体チップ１に電流センサ６１〜６３を追加したものである。電流センサ６１〜６３は、それぞれＤＣ／ＤＣコンバータ２から出力端子Ｔ１〜Ｔ３に供給される電流Ｉ１〜Ｉ３を検出し、検出した電流値を示す信号をＣＰＵ３に与える。ＣＰＵ３は、電流センサ６１の出力信号に基き、電流Ｉ１〜Ｉ３のうちの少なくとも１つの電流が所定のしきい値電流を超えた場合はモード設定信号φＭを「Ｈ」レベルにして半導体チップ６０を低リップルモードに設定し、電流Ｉ１〜Ｉ３がともに所定のしきい値電流よりも小さい場合はモード設定信号φＭを「Ｌ」レベルにして半導体チップ６０を低消費電力モードに設定する。半導体チップ６０の他の構成および動作は、図１の半導体チップ１と同じであるので、その説明は繰り返さない。

なお、この実施の形態６では、ＤＣ／ＤＣコンバータ２から出力端子Ｔ１〜Ｔ３に流れる電流に基いて半導体チップ６０のモードを設定したが、入力端子Ｔ０からＤＣ／ＤＣコンバータ２に流れる入力電流を検出し、その検出値に基いて半導体チップのモードを設定してもよい。その場合、ＣＰＵ３は、入力電流が所定のしきい値電流を超えたときはモード設定信号φＭを「Ｈ」レベルにして半導体チップを低リップルモードに設定し、入力電流が所定のしきい値電流よりも小さい場合はモード設定信号φＭを「Ｌ」レベルにして半導体チップを低消費電力モードに設定する。

［実施の形態７］
図１０は、本発明の実施の形態７による半導体チップのＤＣ／ＤＣコンバータ６５の構成を示す回路ブロック図であって、図２と対比される図である。図１０において、このＤＣ／ＤＣコンバータ６５では、制御信号φＳが比較回路１５〜１７だけでなく分圧回路１１〜１３にも与えられる。分圧回路１１〜１３の各々の分圧比（１／Ｎ）は２段階に切換可能になっている。低消費電力モードにおいて出力電圧Ｖ１〜Ｖ３が若干低下しても差し支えない場合は、分圧回路１１〜１３の各々の分圧比（１／Ｎ）を大きくして出力電圧Ｖ１〜Ｖ３を低下させる。

すなわち、分圧回路１１は、制御信号φＳが「Ｈ」レベルである場合は、出力電圧Ｖ１を１／Ｎ１（ただし、Ｎ１は１以上の実数である）に分圧し、制御信号φＳが「Ｌ」レベルである場合は、出力電圧Ｖ１を１／Ｎ１１（ただし、Ｎ１１はＮ１よりも小さな正の実数である）に分圧する。

また、分圧回路１２は、制御信号φＳが「Ｈ」レベルである場合は、出力電圧Ｖ１を１／Ｎ２（ただし、Ｎ２は１以上の実数である）に分圧し、制御信号φＳが「Ｌ」レベルである場合は、出力電圧Ｖ２を１／Ｎ１２（ただし、Ｎ１２はＮ２よりも小さな正の実数である）に分圧する。

また、分圧回路１３は、制御信号φＳが「Ｈ」レベルである場合は、出力電圧Ｖ３を１／Ｎ３（ただし、Ｎ３は１以上の実数である）に分圧し、制御信号φＳが「Ｌ」レベルである場合は、出力電圧Ｖ３を１／Ｎ１３（ただし、Ｎ１３はＮ３よりも小さな正の実数である）に分圧する。

この実施の形態７では、低消費電力モード時は、分圧回路１１〜１３の分圧比（１／Ｎ）を大きくして出力電圧Ｖ１〜Ｖ３を低下させるので、消費電力をさらに低くすることができる。

また、ＤＣ／ＤＣコンバータでは、低負荷時には、出力端子Ｔ１〜Ｔ３に電流を供給すると出力電圧Ｖ１〜Ｖ３が急に上昇して目標電圧をオーバーシュートしてしまうと言う問題がある。しかし、本実施の形態７では、低消費電力モード時に分圧回路１１〜１３の分圧比（１／Ｎ）を高く設定するので、目標電圧に対する出力電圧Ｖ１〜Ｖ３のオーバーシュートを小さく抑制することができる。

なお、この実施の形態７では、低リップルモードか低消費電力モードかで分圧回路１１〜１３の分圧比（１／Ｎ）を切換えたが、低消費電力モードであり、かつ低負荷であるときだけ分圧回路１１〜１３の分圧比（１／Ｎ）を高く設定してもよい。

［実施の形態８］
図１１は、本発明の実施の形態８による半導体チップのＤＣ／ＤＣコンバータ６６の構成を示す回路ブロック図であって、図２と対比される図である。図１１において、このＤＣ／ＤＣコンバータ６６では、制御信号φＳが比較回路１５〜１７だけでなくＶＲ発生回路１４にも与えられる。ＶＲ発生回路１４の出力電圧ＶＲのレベルは２段階に切換可能になっている。低消費電力モードにおいて出力電圧Ｖ１〜Ｖ３が若干低下しても差し支えない場合は、参照電圧ＶＲを低下させて出力電圧Ｖ１〜Ｖ３を低下させる。

すなわち、ＶＲ発生回路１４は、制御信号φＳが「Ｈ」レベルである場合は、出力電圧ＶＲを高レベルに設定し、制御信号φＳが「Ｌ」レベルである場合は、出力電圧ＶＲを低レベルに設定する。

この実施の形態８では、低消費電力モード時は、参照電圧ＶＲを低下させて出力電圧Ｖ１〜Ｖ３を低下させるので、消費電力をさらに低くすることができる。

また、ＤＣ／ＤＣコンバータでは、低負荷時には、出力端子Ｔ１〜Ｔ３に電流を供給すると出力電圧Ｖ１〜Ｖ３が急に上昇して目標電圧をオーバーシュートしてしまうと言う問題がある。しかし、本実施の形態８では、低消費電力モード時に参照電圧ＶＲを低く設定するので、目標電圧に対する出力電圧Ｖ１〜Ｖ３のオーバーシュートを小さく抑制することができる。

なお、この実施の形態８では、低リップルモードか低消費電力モードかで参照電圧ＶＲのレベルを切換えたが、低消費電力モードであり、かつ低負荷であるときだけ参照電圧ＶＲを低く設定してもよい。

なお、以上の実施の形態１〜８では、本願発明が３出力のＤＣ／ＤＣコンバータに適用された場合について説明したが、本願発明は１出力、２出力、あるいは４以上の出力のＤＣ／ＤＣコンバータにも適用可能である。また、ＭＯＳトランジスタの代わりにバイポーラトランジスタを使用してもよい。

また、３つの出力端子Ｔ１〜Ｔ３に優先順位を付け、インダクタＬに蓄積したエネルギーを優先度の高い１つの出力端子に出力したが、これに限るものではなく、コンデンサＣ１〜Ｃ３の充電方法は他の方式でも構わない。

また、昇圧型のＤＣ／ＤＣコンバータについて説明したが、本願発明は、降圧型、反転型、あるいはそれらを組み合わせた複合型のＤＣ／ＤＣコンバータにも適用可能である。また、比較回路１５〜１７の各々の応答速度を２段階に切換えたが、３段階以上の複数段階に切換えてもよい。

また、全比較回路１５〜１７の応答速度を複数段階に切換えたが、一部の比較回路（たとえば、１５，１６）の応答速度を複数段階に切換え、他の比較回路（この場合は１７）の応答速度を一定に保持してもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，６０ 半導体チップ、２，６５，６６ ＤＣ／ＤＣコンバータ、３ ＣＰＵ、４ ＲＡＭ、５ ＲＯＭ、６，７ 負荷、Ｔ０ 入力端子、Ｔ１〜Ｔ３ 出力端子、Ｌ インダクタ、Ｃ１〜Ｃ３ コンデンサ、１１〜１３ 分圧回路、１４ ＶＲ発生回路、１５〜１３，３５，４０，４５，５０ 比較回路、１８ 制御回路、Ｐ１〜Ｐ３，２１〜２６ ＰチャネルＭＯＳトランジスタ、Ｑ，２７〜３１，３６，３７，４１，４２，４６，４７，５１〜５４ ＮチャネルＭＯＳトランジスタ、２０ バイアス発生回路、４３，４４ 抵抗素子、５５ インバータ、６１〜６３ 電流センサ。

Claims (11)

1. インダクタを介して直流電源電圧を受ける入力端子と、
   負荷に接続されるとともに、コンデンサを介して基準電圧のラインに接続される出力端子と、
   前記入力端子と前記基準電圧のラインとの間に接続された第１のトランジスタと、
   前記入力端子と前記出力端子の間に接続された第２のトランジスタと、
   前記出力端子の電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、
   前記比較回路の出力信号に基いて動作し、前記出力端子の電圧が前記参照電圧に一致するように前記第１および第２のトランジスタを交互にオンさせる制御回路とを備え、
   前記比較回路の応答速度は複数段階に切換可能になっている、半導体装置。
2. 前記半導体装置の消費電力を小さくする低消費電力モード時における前記比較回路の応答速度は、前記出力端子の電圧のリップルを小さくする低リップルモード時における前記比較回路の応答速度よりも遅く設定される、請求項１に記載の半導体装置。
3. 前記比較回路の応答速度は前記比較回路のバイアス電流に応じて変化し、
   前記低消費電力モード時における前記比較回路のバイアス電流は、前記低リップルモード時における前記比較回路のバイアス電流よりも小さく設定される、請求項２に記載の半導体装置。
4. 前記比較回路の応答速度は前記比較回路のヒステリシス幅に応じて変化し、
   前記低消費電力モード時における前記比較回路のヒステリシス幅は、前記低リップルモード時における前記比較回路のヒステリシス幅よりも大きく設定される、請求項２または請求項３に記載の半導体装置。
5. さらに、前記半導体装置の入力電流または出力電流を検出する電流センサと、
   前記電流センサによって検出された電流が予め定められた電流よりも小さい場合は前記半導体装置を前記低消費電力モードに設定し、前記電流センサによって検出された電流が前記予め定められた電流よりも大きい場合は前記半導体装置を前記低リップルモードに設定するモード設定回路を備える、請求項２から請求項４までのいずれかに記載の半導体装置。
6. さらに、前記出力端子の電圧を１／Ｎ（ただし、Ｎは１以上の実数である）に分圧する分圧回路を備え、
   前記比較回路は、前記分圧回路の出力電圧と前記参照電圧の１／Ｎの電圧との高低を比較し、比較結果を示す信号を出力する、請求項１から請求項５までのいずれかに記載の半導体装置。
7. さらに、前記１／Ｎは複数段階に切換可能になっており、
   前記低消費電力モード時における前記１／Ｎは、前記低リップルモード時における前記１／Ｎよりも大きく設定される、請求項６に記載の半導体装置。
8. さらに、前記参照電圧のレベルは複数段階に切換可能になっており、
   前記低消費電力モード時における前記参照電圧のレベルは、前記低リップルモード時における前記参照電圧のレベルよりも低く設定される、請求項１から請求項７までのいずれかに記載の半導体装置。
9. 前記入力端子および前記第１のトランジスタは１組設けられ、
   前記出力端子、前記第２のトランジスタ、および前記比較回路は複数組設けられ、
   前記制御回路は、前記複数組の前記比較回路の出力信号に基いて前記複数組のうちのいずれか１つの組を選択し、選択した組の前記比較回路の出力信号に基いて動作し、選択した組の前記出力端子の電圧が選択した組の前記参照電圧に一致するように、選択した組の前記第１および第２のトランジスタを交互にオンさせる、請求項１から請求項８までのいずれかに記載の半導体装置。
10. 一方端子が直流電源電圧のラインに接続されたインダクタと、
    一方端子が負荷に接続され、他方端子が基準電圧のラインに接続されたコンデンサと、
    前記インダクタの他方端子と前記基準電圧のラインとの間に接続された第１のトランジスタと、
    前記インダクタの他方端子と前記コンデンサの一方端子との間に接続された第２のトランジスタと、
    前記コンデンサの端子間電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、
    前記比較回路の出力信号に基いて動作し、前記コンデンサの端子間電圧が前記参照電圧に一致するように前記第１および第２のトランジスタを交互にオンさせる制御回路とを備え、
    前記比較回路の応答速度は複数段階に切換可能になっている、ＤＣ／ＤＣコンバータ。
11. 前記インダクタおよび前記第１のトランジスタは１組設けられ、
    前記コンデンサ、前記第２のトランジスタ、および前記比較回路は複数組設けられ、
    前記制御回路は、前記複数組の前記比較回路の出力信号に基いて前記複数組のうちのいずれか１つの組を選択し、選択した組の前記比較回路の出力信号に基いて動作し、選択した組の前記出力端子の電圧が選択した組の前記参照電圧に一致するように、選択した組の前記第１および第２のトランジスタを交互にオンさせる、請求項１０に記載のＤＣ／ＤＣコンバータ。

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