JP2013012797A

JP2013012797A - Level shift circuit

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Publication number: JP2013012797A
Application number: JP2011142435A
Authority: JP
Inventors: Junichi Okano; 淳一岡野; Kokichi Okada; 浩吉岡田; Kensuke Koga; 謙佑古賀; Tomoyuki Kono; 智行河野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2011-06-28
Filing date: 2011-06-28
Publication date: 2013-01-17
Anticipated expiration: 2031-06-28
Also published as: JP5643158B2

Abstract

PROBLEM TO BE SOLVED: To shorten a propagation delay time.SOLUTION: A level shift circuit comprises: inverters INV1, INV2; a latch circuit 1; inversion drive circuits 2, 3; and a selector 4. When N1=VSS2, N2=VSS2, N3=VSS2 and N4=VDD2, a VDD1→VSS1 change at an input terminal IN turns on a transistor MP5, so that a high current flows from VDD2 to the node N1 to cause a quick VSS2→VDD2 change at the node N1. The transistor MP5 is later turned off, so that an inverter INV4 holds the node N1 at VDD2. This establishes N1=VDD2, N2=VDD2, N3=VDD2 and N4=VSS2. A further VSS1→VDD1 change at the input terminal IN turns on a transistor MN2, so that a high current flows from the node N1 to VSS2 to cause a quick VDD2→VSS2 change at the node N1.

Description

本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路にかかり、特に伝播遅延時間の短縮を図ったレベルシフト回路に関する。 The present invention relates to a level shift circuit that converts a voltage level of an input signal and outputs the converted signal, and more particularly to a level shift circuit that shortens a propagation delay time.

スイッチングデバイスには、スイッチングレギュレータ、モータードライバ、オーディオ用Ｄ級アンプ等があるが、これらのスイッチングデバイスのうち、オーディオ用Ｄ級アンプが最もスイッチング波形の歪みに対して要求が厳しい。スイッチング波形の歪みはオーディオ電圧の歪率につながるからである。歪率を改善するために、スイッチングデバイス中を伝播する伝播遅延時間を短くする工夫が行われている。スイッチングデバイス中で伝播遅延時間が大きい回路の１つがレベルシフト回路である。これを改善するため、レベルシフト回路の伝播遅延時間の短縮が図られている。 Switching devices include switching regulators, motor drivers, audio class D amplifiers, etc. Of these switching devices, audio class D amplifiers have the most severe requirements for distortion of switching waveforms. This is because the distortion of the switching waveform leads to the distortion rate of the audio voltage. In order to improve the distortion factor, a device for shortening the propagation delay time propagating through the switching device has been devised. One of the circuits having a large propagation delay time in the switching device is a level shift circuit. In order to improve this, the propagation delay time of the level shift circuit is shortened.

図５に従来のレベルシフト回路を示す（特許文献１参照）。このレベルシフト回路は、ＶＤＤ１−ＶＳＳ１で変化する信号電圧を、ＶＤＤ２−ＶＳＳ２で変化する信号電圧に変換する回路である。電圧関係は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２２である。以下の説明では、ＰＭＯＳトランジスタは「ＭＰ＊」で、ＮＭＯＳトランジスタは「ＭＮ＊」で、ノードは「Ｎ＊」表すものとする。「＊」は番号である。 FIG. 5 shows a conventional level shift circuit (see Patent Document 1). This level shift circuit is a circuit that converts a signal voltage that changes in VDD1-VSS1 into a signal voltage that changes in VDD2-VSS2. The voltage relationship is VSS1 <VDD1, VSS2 <VDD2, VDD1 <VDD2, VSS1 <VSS22. In the following description, the PMOS transistor is represented by “MP *”, the NMOS transistor is represented by “MN *”, and the node is represented by “N *”. “*” Is a number.

このレベルシフト回路は、ノードＮ２１とノードＮ２２の間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路２１と、信号入力端子ＩＮとノードＮ２３の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作するインバータＩＮＶ２１と、ノードＮ２３とノードＮ２４の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作するインバータＩＮＶ２２と、ノードＮ２１、Ｎ２２，Ｎ２３に接続された反転駆動回路２２と、ノードＮ２１，Ｎ２２，Ｎ２４に接続された反転駆動回路２３とを具備する。ラッチ回路２１は、反転駆動回路２２のノードＮ２３の電圧がＶＳＳ１→ＶＤＤ１に変化するか、又は反転駆動回路２３のノードＮ２４の電圧がＶＳＳ１→ＶＤＤ１に変化すると反転し、信号入力端子ＩＮに入力された電圧ＶＤＤ１−ＶＳＳ１間で変化する信号が、ノードＮ２１，Ｎ２２（信号出力端子ＯＵＴ，ＯＵＴＸ）に、電圧ＶＤＤ２−ＶＳＳ２で変化する信号にレベルシフトされて出力する。 This level shift circuit is composed of two inverters connected in antiparallel between the node N21 and the node N22, and is connected between the signal input terminal IN and the node N23. The latch circuit 21 operates at the voltages VDD2 and VSS2. An inverter INV21 operating at voltages VDD1 and VSS1, an inverter INV22 connected between nodes N23 and N24 and operating at voltages VDD1 and VSS1, and an inverting drive circuit 22 connected to nodes N21, N22 and N23; And an inverting drive circuit 23 connected to the nodes N21, N22, and N24. The latch circuit 21 is inverted when the voltage at the node N23 of the inverting drive circuit 22 changes from VSS1 to VDD1 or when the voltage at the node N24 of the inverting drive circuit 23 changes from VSS1 to VDD1, and is input to the signal input terminal IN. A signal that changes between the voltages VDD1 and VSS1 is level-shifted to a signal that changes between voltages VDD2 and VSS2 and output to the nodes N21 and N22 (signal output terminals OUT and OUTX).

図６は、電圧ＶＤＤ１−ＶＳＳ１で変化する信号を電圧ＶＤＤ２−ＶＳＳ２で変化する信号に変換する図５で示したレベルシフト回路に対して、電圧ＶＤＤ２−ＶＳＳ２で変化する信号を電圧ＶＤＤ１−ＶＳＳ１で変化する信号に変換する別の例のレベルシフト回路である。これらの回路の伝播遅延時間は、通常２０ｎｓ程度である。 FIG. 6 shows a signal that changes at voltage VDD2-VSS2 at voltage VDD1-VSS1 compared to the level shift circuit shown in FIG. 5 that converts a signal that changes at voltage VDD1-VSS1 into a signal that changes at voltage VDD2-VSS2. It is another example of the level shift circuit for converting to a changing signal. The propagation delay time of these circuits is usually about 20 ns.

図５のレベルシフト回路では、信号入力端子ＩＮの電圧がＶＤＤ１のときは、ノードＮ２３はＶＳＳ１、ノード２４はＶＤＤ１であり、ノードＮ２１はＶＤＤ２、ノードＮ２２はＶＳＳ２となっている。 In the level shift circuit of FIG. 5, when the voltage of the signal input terminal IN is VDD1, the node N23 is VSS1, the node 24 is VDD1, the node N21 is VDD2, and the node N22 is VSS2.

図５において、信号入力端子ＩＮの電圧がＶＤＤ１→ＶＳＳ１に変化した場合、ノードＮ２３の電圧はＶＤＤ１に変化する。これによって、反転駆動回路２２のトランジスタＭＮ２１がオンして、常時オンしているトランジスタＭＰ２１を介して、ノードＮ２１から電圧ＶＳＳ１の電源に向かって電流Ｉ_MN21が流れる。また、ノードＮ２１にはトランジスタＭＰ２５とＭＰ２３を介してＶＤＤ２から電流Ｉ_MP23が流れ込む。同様に、ノードＮ２１はトランジスタＭＰ２７が接続されており、電圧ＶＤＤ２の電源から電流Ｉ_MP27が流れ込む。 In FIG. 5, when the voltage at the signal input terminal IN changes from VDD1 to VSS1, the voltage at the node N23 changes to VDD1. As a result, the transistor MN21 of the inverting drive circuit 22 is turned on, and the current I _MN21 flows from the node N21 toward the power supply of the voltage VSS1 through the transistor MP21 that is always on. Further, the current I _MP23 flows from VDD2 to the node N21 through the transistors MP25 and MP23. Similarly, the transistor N27 is connected to the node N21, and the current _IMP27 flows from the power supply of the voltage VDD2.

ノードＮ２１の容量をＣ_N21とすると、その放電の遷移時間は
ｔ_{N21,VDD2→VSS2}＝Ｃ_N21・（VDD2-VSS2）／｛Ｉ_MN21−（Ｉ_MP23＋Ｉ_MP27）｝（１）
となる。分子の項は固定値であるため、分母にある「Ｉ_MP23＋Ｉ_MP27 」の値を減らせば、その遷移時間を短くできるように見える。ノードＮ２３に繋がるインバータＩＮＶ２２の出力電圧はＶＤＤ１→ＶＳＳ１に変化するため、トランジスタＮＭ２２はオフ、ノードＮ２２から電圧ＶＳＳ１の電源へ流れる電流Ｉ_MN22は０である。 Assuming that the capacity of the node N21 is C _N21 , the discharge transition time is t _{N21, VDD2 → VSS2} = C _N21 · (VDD2-VSS2) / {I _MN21 − (I _MP23 + I _MP27 )} (1)
It becomes. Since the term of the numerator is a fixed value, it seems that the transition time can be shortened by reducing the value of “I _MP23 + I _MP27 ” in the denominator. Since the output voltage of the inverter INV22 connected to the node N23 is that changes in VDD 1 → VSS1, transistor NM22 is turned off, the current I _MN22 flowing from node N22 to the power supply voltage VSS1 is zero.

上記のようにして、ノードＮ２１の電圧がＶＤＤ２→ＶＳＳ２となる際に、トランジスタＭＰ２８とＭＮ２４からなるインバータが反転することで、ノードＮ２２の電圧はＶＳＳ２→ＶＤＤ２となる。この際にノードＮ２２に充電する時間は、ノードＮ２２の容量をＣ_N22とすると、その遷移時間は
ｔ_{N22,VDD2→VSS2}＝Ｃ_N22・（VDD2-VSS2）／｛Ｉ_MN22−（Ｉ_MP24＋Ｉ_MP28）｝（２）
となる。Ｉ_MN22はトランジスタＭＮ２２の電流、Ｉ_MP24はトランジスタＭＰ２4の電流、Ｉ_MP28はトランジスタＭＰ２８の電流である。分子の項は固定値であるため、分母の項をいかに処理するかが、遷移時間を短くする要となる。分母の項のＩ_MN22＝０のため、今度は「Ｉ_MP22＋Ｉ_MP28 」を増やせば、その遷移時間を短くできるように見える。 As described above, when the voltage at the node N21 changes from VDD2 to VSS2, the inverter composed of the transistors MP28 and MN24 is inverted, so that the voltage at the node N22 changes from VSS2 to VDD2. At this time, when the node N22 has a capacity of C _N22 , the time for charging the node N22 is t _{N22, VDD2 → VSS2} = C _N22 · (VDD2-VSS2) / {I _MN22 − (I _MP24 + I _MP28 )} (2)
It becomes. I _MN22 is the current of the transistor MN22, I _MP24 is the current of the transistor MP24, and I _MP28 is the current of the transistor MP28. Since the term of the numerator is a fixed value, how to process the term of the denominator is necessary to shorten the transition time. Since I _MN22 = 0 in the denominator term, it seems that the transition time can be shortened by increasing “I _MP22 + I _MP28 ” this time.

特許第４２４９５７９号公報Japanese Patent No. 4249579

しかしながら、トランジスタＭＰ２３とＭＰ２７、トランジスタＭＰ２４とＭＰ２８は対称の回路であるため、ＶＤＤ２→ＶＳＳ２の電圧変化と、ＶＳＳ２→ＶＤＤ２の電圧変化の双方における伝播遅延時間を同時に短くすることは出来ず、双方の時間を同じに保つために、従来の回路構成では遷移時間を短くすることには限界があった。 However, since the transistors MP23 and MP27 and the transistors MP24 and MP28 are symmetrical circuits, the propagation delay time in both the voltage change from VDD2 to VSS2 and the voltage change from VSS2 to VDD2 cannot be shortened at the same time. In order to keep the time the same, there is a limit to shortening the transition time in the conventional circuit configuration.

本発明の目的は、伝播遅延時間を大幅に短縮できるようにしたレベルシフト回路を提供することである。 An object of the present invention is to provide a level shift circuit capable of greatly reducing the propagation delay time.

上記目的を達成するために、請求項１にかかる発明は、第１、第２、第３、および第４のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する第１のラッチ回路と、入力側が信号入力端子に接続され出力側が第５のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、入力側が前記第５のノードに接続され出力側が第６のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、前記第５、前記第２、前記第４および第７のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、前記第１、前記第６および第８のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路と、前記第３、前記第４、前記第７、および前記第８のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１のセレクタと、入力側が前記第１のノードに接続され出力側が信号出力端子に接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第６のインバータとを具備し、前記第１のラッチ回路は、前記第１のノードの電圧をインピーダンス変換して前記第２のノードに出力し、前記第２のノードの電圧変化を遅延して前記第３のノードに出力し、前記第３のノードの電圧を論理反転して前記第４のノード出力し、前記第４のノードの電圧を論理反転して前記第１のノードに出力し、前記第１の反転駆動回路は、前記第５のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第７のノードの電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させ、且つ前記第５のノードの電圧がＶＳＳ１であるときにおいて前記第４のノードの電圧がＶＳＳ２からＶＤＤ２に変化するときに前記第７のノードの電圧をＶＤＤ２に変化させ、且つ前記第５のノードの電圧がＶＳＳ１で前記第４のノードの電圧がＶＳＳ２であるときにおいて前記第２のノードの電圧がＶＤＤ２からＶＳＳ２に変化すると前記第７のノードの電圧をＶＤＤ２に変化させ、前記第２の反転駆動回路は、前記第６のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させ、且つ前記第６のノードの電圧がＶＳＳ１であるときにおいて前記第８のノードの電圧がＶＤＤ２からＶＳＳ２の電圧に変化するとき前記第１のノードの電圧をＶＳＳ２からＶＤＤ２に変化させ、前記第１のセレクタは、前記第３のノードの電圧がＶＳＳ２で前記第４のノードの電圧がＶＤＤ２のときに第７と第８のノードの間を接続し、且つ前記第３のノードの電圧がＶＤＤ２で前記第４のノードの電圧ＶＳＳ２のときに前記第７と第８のノードの間を切断するとともに前記第８のノードの電圧ＶＤＤ２にし、且つ前記各電圧は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１のラッチ回路は、入力側が前記第１のノードに接続され出力側が前記第２のノードに接続された第１のバッファ、入力側が前記第２のノードに接続され出力側が前記第３のノードに接続された第１の遅延回路、入力側が前記第３のノードに接続され出力側が前記第４のノードに接続された第３のインバータ、および入力側が前記第４のノードに接続され出力側が前記第１のノードに接続された第４のインバータから構成され、前記第１の反転駆動回路は、前記第５のノードにゲートが接続されソースが電圧ＶＳＳ１に接続された第１のＮＭＯＳトランジスタ、ゲートが電圧ＶＳＳ２に接続されドレインが前記第１のＮＭＯＳトランジスタのドレインに接続されソースが前記第７のノードに接続された第１のＰＭＯＳトランジスタ、入力側が前記第４のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する第５のインバータ、該第５のインバータの出力側にゲートが接続されソースが電圧ＶＤＤ２に接続されドレインが前記第７のノードに接続された第３のＰＭＯＳトランジスタ、一方の入力側が前記第４のノードに接続され他方の入力側が前記第２のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する２入力オア回路、およびゲートが前記２入力オア回路の出力側に接続されソースが電圧ＶＤＤ２に接続されドレインが前記第７のノードに接続された第４のＰＭＯＳトランジスタから構成され、前記第２の反転駆動回路は、前記第６のノードにゲートが接続されソースが電圧ＶＳＳ１に接続された第２のＮＭＯＳトランジスタ、ゲートが電圧ＶＳＳ２に接続されドレインが前記第２のＮＭＯＳトランジスタのドレインに接続されソースが前記第１のノードに接続された第２のＰＭＯＳトランジスタ、およびドレインが前記第１のノードに接続されゲートが前記第８のノードに接続されソースが電圧ＶＤＤ２に接続された第５のＰＭＯＳトランジスタから構成され、前記第１のセレクタは、ゲートが前記第３のノードに接続されソースが前記第７のノードに接続されドレインが前記第８のノードに接続された第７のＰＭＯＳトランジスタ、ゲートが前記第４のノードに接続されソースが前記第７のノードに接続されドレインが前記第８のノードに接続された第４のＮＭＯＳトランジスタ、およびゲートが前記第４のノードに接続されドレインが前記第８のノードに接続されソースが電圧ＶＤＤ２に接続された第８のＰＭＯＳトランジスタから構成されている、ことを特徴とする。
請求項３にかかる発明は、第１１、第１２、第１３、第１４のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する第２のラッチ回路と、入力側が信号入力端子に接続され出力側が第１５のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１１のインバータと、入力側が前記第１５のノードに接続され出力側が第１６のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１２のインバータと、前記第１５、前記第１２前記第１４および第１７のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、前記第１１、前記第１６および第１８のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路と、前記第１３、前記第１４、前記第１７、および前記第１８のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のセレクタと、入力側が前記第１のノードに接続され出力側が信号出力端子に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第６のインバータとを具備し、前記第２のラッチ回路は、前記第１１のノードの電圧をインピーダンス変換して前記第１２のノードに出力し、前記第１２のノードの電圧変化を遅延して前記第１３のノードに出力し、前記第１３のノードの電圧を論理反転して前記第１４のノード出力し、前記第１４のノードの電圧を論理反転して前記第１１のノードに出力し、前記第３の反転駆動回路は、前記第１５のノードの電圧がＶＤＤ２からＶＳＳ２に変化するときに前記第１７のノードの電圧をＶＳＳ１からＶＤＤ１の電圧付近に変化させ、且つ前記第１５のノードの電圧がＶＤＤ２であるときにおいて前記第１４のノードの電圧がＶＤＤ１からＶＳＳ１に変化するときに前記第１７のノードの電圧をＶＳＳ１に変化させ、且つ前記第１５のノードの電圧がＶＤＤ２で前記第１４のノードの電圧がＶＤＤ１であるときにおいて前記第１２のノードの電圧がＶＳＳ１からＶＤＤ１に変化すると前記第１７のノードの電圧をＶＳＳ１に変化させ、前記第４の反転駆動回路は、前記第１６のノードの電圧がＶＤＤ２からＶＳＳ２に変化するときに前記第１１のノードの電圧をＶＳＳ１からＶＤＤ１の電圧付近に変化させ、且つ前記第１６のノードの電圧がＶＤＤ２であるときにおいて前記第１８のノードの電圧がＶＳＳ１からＶＤＤ１の電圧に変化するとき前記第１１のノードの電圧をＶＤＤ１からＶＳＳ１に変化させ、前記第２のセレクタは、前記第１３のノードの電圧がＶＤＤ１で前記第１４のノードの電圧がＶＳＳ１のときに第１７と第１８のノードの間を接続し、且つ前記第１３のノードの電圧がＶＳＳ１で前記第１４のノードの電圧ＶＤＤ１のときに前記第１７と第１８のノードの間を切断するとともに前記第１８のノードの電圧ＶＳＳ１にし、且つ前記各電圧は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載のレベルシフト回路において、前記第２のラッチ回路は、入力側が前記第１１のノードに接続され出力側が前記第１２のノードに接続された第２のバッファ、入力側が前記第１２のノードに接続され出力側が前記第１３のノードに接続された第２の遅延回路、入力側が前記第１３のノードに接続され出力側が前記第１４のノードに接続された第１３のインバータ、および入力側が前記第１４のノードに接続され出力側が前記第１１のノードに接続された第１４のインバータから構成され、前記第３の反転駆動回路は、前記第１５のノードにゲートが接続されソースが電圧ＶＤＤ２に接続された第１１のＰＭＯＳトランジスタ、ゲートが電圧ＶＤＤ１に接続されドレインが前記第１１のＰＭＯＳトランジスタのドレインに接続されソースが前記第１７のノードに接続された第１１のＮＭＯＳトランジスタ、入力側が前記第１４のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する第１５のインバータ、該第１５のインバータの出力側にゲートが接続されソースが電圧ＶＳＳ１に接続されドレインが前記第１７のノードに接続された第１３のＮＭＯＳトランジスタ、一方の入力側が前記第１４のノードに接続され他方の入力側が前記第１２のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する２入力アンド回路、およびゲートが前記２入力アンド回路の出力側に接続されソースが電圧ＶＳＳ１に接続されドレインが前記第１７のノードに接続された第１４のＮＭＯＳトランジスタから構成され、前記第４の反転駆動回路は、前記第１６のノードにゲートが接続されソースが電圧ＶＤＤ２に接続された第１２のＰＭＯＳトランジスタ、ゲートが電圧ＶＤＤ１に接続されドレインが前記第１２のＰＭＯＳトランジスタのドレインに接続されソースが前記第１１のノードに接続された第１２のＮＭＯＳトランジスタ、およびドレインが前記第１１のノードに接続されゲートが前記第１８のノードに接続されソースが電圧ＶＳＳ１に接続された第１５のＮＭＯＳトランジスタから構成され、前記第２のセレクタは、ゲートが前記第１３のノードに接続されソースが前記第１７のノードに接続されドレインが前記第１８のノードに接続された第１７のＮＭＯＳトランジスタ、ゲートが前記第１４のノードに接続されソースが前記第１７のノードに接続されドレインが前記第１８のノードに接続された第１４のＰＭＯＳトランジスタ、およびゲートが前記第１４のノードに接続されドレインが前記第１８のノードに接続されソースが電圧ＶＳＳ１に接続された第１８のＮＭＯＳトランジスタから構成されている、ことを特徴とする。
請求項５にかかる発明は、請求項２に記載の前記第１と第２のＰＭＯＳトランジスタおよび前記第１と第２のＮＭＯＳトランジスタは、前記第３、第４、第５のＰＭＯＳトランジスタおよび前記第４のインバータを構成する第６のＰＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項２に記載の前記第４と第５のＰＭＯＳトランジスタは、前記第３のＰＭＯＳトランジスタと前記第４のインバータを構成する前記第６のＰＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項４に記載の前記第１１と第１２のＮＭＯＳトランジスタおよび前記第１１と第１２のＰＭＯＳトランジスタは、前記第１３、第１４、第１５のＮＭＯＳトランジスタおよび前記第１４のインバータを構成する第１６のＮＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項４に記載の前記第１４と第１５のＮＭＯＳトランジスタは、前記第１３ＮＭＯＳトランジスタと前記第１４のインバータを構成する前記第１６のＮＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定されている、ことを特徴とする。
請求項６にかかる発明は、請求項１乃至４のいずれか１つに記載のレベルシフト回路において、前記電圧ＶＳＳ１の端子と前記電圧ＶＳＳ２の端子との間に、前記電圧ＶＳＳ２から前記電圧ＶＳＳ１への通電を阻止するダイオードが接続されていることを特徴とする。 In order to achieve the above object, according to a first aspect of the present invention, there is provided a first latch circuit connected to the first, second, third and fourth nodes and operating at voltages VDD2 and VSS2, and a signal input on the input side. A first inverter connected to the input terminal and having an output side connected to the fifth node and operating at voltages VDD1 and VSS1, an input side connected to the fifth node, an output side connected to the sixth node, and a voltage VDD1 And a second inverter operating at VSS1, a first inverting drive circuit connected to the fifth, second, fourth and seventh nodes and operating at voltages VDD2, VSS2 and VSS1, and the second inverter 1, a second inversion driving circuit connected to the sixth and eighth nodes and operating at voltages VDD2, VSS2, and VSS1, and the third, fourth, seventh, and eighth A first selector connected to the node and operating at voltages VDD2 and VSS2, and a sixth inverter having an input side connected to the first node and an output side connected to a signal output terminal and operating at voltages VDD2 and VSS2. And the first latch circuit impedance-converts the voltage of the first node and outputs the converted voltage to the second node, delays the voltage change of the second node, and outputs the voltage to the third node. Output, logically invert the voltage of the third node and output the fourth node, logically invert the voltage of the fourth node and output to the first node, the first inversion drive The circuit changes the voltage of the seventh node from the VDD2 to the voltage near VSS2 when the voltage of the fifth node changes from VSS1 to VDD1, and the voltage of the fifth node changes to VSS. When the voltage of the fourth node changes from VSS2 to VDD2, the voltage of the seventh node is changed to VDD2, and the voltage of the fifth node is VSS1 and the voltage of the fourth node is When the voltage of the second node is changed from VDD2 to VSS2 when the voltage is VSS2, the voltage of the seventh node is changed to VDD2, and the second inversion driving circuit detects the voltage of the sixth node. When the voltage of the first node changes from VSS1 to VDD1, the voltage of the first node is changed from VDD2 to near the voltage of VSS2, and when the voltage of the sixth node is VSS1, the voltage of the eighth node is VDD2. When the voltage changes from VSS2 to VSS2, the voltage at the first node is changed from VSS2 to VDD2, and the first selector When the voltage of the second node is VSS2 and the voltage of the fourth node is VDD2, the seventh and eighth nodes are connected, and the voltage of the third node is VDD2 and the voltage of the fourth node When VSS2, the seventh and eighth nodes are disconnected and set to the voltage VDD2 of the eighth node, and the voltages are VSS1 <VDD1, VSS2 <VDD2, VDD1 <VDD2, VSS1 <VSS2. It is characterized by that.
According to a second aspect of the present invention, in the level shift circuit according to the first aspect, the first latch circuit has a first input side connected to the first node and an output side connected to the second node. A first delay circuit having an input side connected to the second node and an output side connected to the third node, an input side connected to the third node, and an output side connected to the fourth node A third inverter, and a fourth inverter whose input side is connected to the fourth node and whose output side is connected to the first node. The first inverting drive circuit includes the fifth node The first NMOS transistor has a gate connected to the source and a source connected to the voltage VSS1, a gate connected to the voltage VSS2, and a drain connected to the drain of the first NMOS transistor. A first PMOS transistor connected to the seventh node; a fifth inverter operating on voltages VDD2 and VSS2 connected to the fourth node; a gate connected to the output side of the fifth inverter; Is connected, the source is connected to the voltage VDD2, the drain is connected to the seventh node, one input side is connected to the fourth node, and the other input side is connected to the second node. And a fourth PMOS transistor having a gate connected to the output side of the two-input OR circuit, a source connected to the voltage VDD2, and a drain connected to the seventh node. In the second inversion driving circuit, the gate is connected to the sixth node and the source is connected to the voltage VSS1. A second PMOS transistor having a gate connected to the voltage VSS2, a drain connected to the drain of the second NMOS transistor, a source connected to the first node, and a drain connected to the first node. Is connected to the eighth node and the source is connected to the voltage VDD2, and the first selector has a gate connected to the third node and a source connected to the voltage VDD2. A seventh PMOS transistor connected to the seventh node and having a drain connected to the eighth node; a gate connected to the fourth node; a source connected to the seventh node; and a drain connected to the eighth node A fourth NMOS transistor connected to the node, and a drain connected to the fourth node Is composed of an eighth PMOS transistor connected to the eighth node and having a source connected to the voltage VDD2.
The invention according to claim 3 is the second latch circuit connected to the eleventh, twelfth, thirteenth and fourteenth nodes and operating at the voltages VDD1 and VSS1, the input side connected to the signal input terminal and the output side being the fifteenth. And an eleventh inverter operating at voltages VDD2 and VSS2 and an twelfth inverter whose input side is connected to the fifteenth node and whose output side is connected to the sixteenth node and operates at voltages VDD2 and VSS2. A third inversion driving circuit connected to the fifteenth, twelfth, fourteenth and seventeenth nodes and operating at voltages VDD2, VDD1, and VSS1, and the eleventh, sixteenth and eighteenth nodes And a fourth inversion driving circuit operating at voltages VDD2, VDD1, and VSS1, the thirteenth, the fourteenth, the seventeenth, and the A second selector connected to 18 nodes and operating at voltages VDD1 and VSS1, and a sixth inverter whose input side is connected to the first node and whose output side is connected to a signal output terminal and which operates at voltages VDD1 and VSS1 And the second latch circuit converts the impedance of the voltage of the eleventh node and outputs it to the twelfth node, delays the voltage change of the twelfth node, and Output to the node, logically invert the voltage of the thirteenth node and output to the fourteenth node, logically invert the voltage of the fourteenth node and output to the eleventh node, The inverting drive circuit changes the voltage of the seventeenth node from VSS1 to near the voltage of VDD1 when the voltage of the fifteenth node changes from VDD2 to VSS2, and When the voltage at the fifteenth node is VDD2, the voltage at the seventeenth node is changed to VSS1 when the voltage at the fourteenth node is changed from VDD1 to VSS1, and the voltage at the fifteenth node is VDD2 When the voltage of the twelfth node is changed from VSS1 to VDD1 when the voltage of the fourteenth node is VDD1, the voltage of the seventeenth node is changed to VSS1, and the fourth inverting drive circuit is When the voltage at the sixteenth node changes from VDD2 to VSS2, the voltage at the eleventh node is changed from near VSS1 to VDD1 and when the voltage at the sixteenth node is VDD2. When the voltage at the 18th node changes from VSS1 to VDD1, the voltage at the 11th node is changed from VDD1. When the voltage at the thirteenth node is VDD1 and the voltage at the fourteenth node is VSS1, the second selector connects the seventeenth and eighteenth nodes, and the second selector When the voltage of the 13th node is VSS1 and the voltage VDD1 of the 14th node, the 17th and 18th nodes are disconnected and the voltage of the 18th node is set to VSS1, and each voltage is VSS1 <VDD1, VSS2 <VDD2, VDD1 <VDD2, VSS1 <VSS2.
According to a fourth aspect of the present invention, in the level shift circuit according to the third aspect, the second latch circuit has a second input side connected to the eleventh node and an output side connected to the twelfth node. A second delay circuit having an input side connected to the twelfth node and an output side connected to the thirteenth node, an input side connected to the thirteenth node, and an output side connected to the fourteenth node And a thirteenth inverter, and a fourteenth inverter having an input side connected to the fourteenth node and an output side connected to the eleventh node, and the third inversion driving circuit includes the fifteenth node. And an eleventh PMOS transistor having a gate connected to the voltage VDD1 and a drain connected to the voltage VDD2. An eleventh NMOS transistor having a source connected to the seventeenth node and an input side connected to the fourteenth node and operating at voltages VDD1 and VSS1; the fifteenth inverter; A thirteenth NMOS transistor having a gate connected to the output side, a source connected to the voltage VSS1, and a drain connected to the seventeenth node, one input side connected to the fourteenth node and the other input side connected to the first node. A two-input AND circuit connected to 12 nodes and operating at voltages VDD1 and VSS1, a gate connected to the output side of the 2-input AND circuit, a source connected to voltage VSS1, and a drain connected to the seventeenth node The fourth inversion driving circuit includes a fourteenth NMOS transistor, and the fourth inversion driving circuit includes the sixteenth NMOS transistor. A twelfth PMOS transistor having a gate connected to the gate and a source connected to the voltage VDD2, a gate connected to the voltage VDD1, a drain connected to the drain of the twelfth PMOS transistor, and a source connected to the eleventh node. And a twelfth NMOS transistor, a fifteenth NMOS transistor having a drain connected to the eleventh node, a gate connected to the eighteenth node, and a source connected to the voltage VSS1, and the second selector Is a seventeenth NMOS transistor having a gate connected to the thirteenth node, a source connected to the seventeenth node and a drain connected to the eighteenth node, and a gate connected to the fourteenth node. Is connected to the 17th node and the drain is connected to the 18th node. And an eighteenth NMOS transistor having a gate connected to the fourteenth node, a drain connected to the eighteenth node, and a source connected to the voltage VSS1. Features.
According to a fifth aspect of the present invention, the first and second PMOS transistors and the first and second NMOS transistors according to the second aspect are the third, fourth, and fifth PMOS transistors and the first PMOS transistor. 4. The fourth and fifth PMOS transistors according to claim 2, wherein the fourth and fifth PMOS transistors are set to an on-resistance smaller than an on-resistance of a sixth PMOS transistor configuring the inverter of 4. 5. The eleventh and twelfth NMOS transistors and the eleventh and twelfth PMOS transistors according to claim 4, wherein the on resistance is set to be smaller than the on resistance of the sixth PMOS transistor constituting the fourth inverter. The sixteenth constituting the thirteenth, fourteenth and fifteenth NMOS transistors and the fourteenth inverter 5. The fourteenth and fifteenth NMOS transistors according to claim 4, wherein the fourteenth and fifteenth NMOS transistors are set to an on-resistance smaller than that of a MOS transistor, or the sixteenth NMOS constituting the thirteenth NMOS transistor and the fourteenth inverter. The on-resistance is set to be smaller than the on-resistance of the transistor.
The invention according to claim 6 is the level shift circuit according to any one of claims 1 to 4, wherein the voltage VSS2 is changed to the voltage VSS1 between the terminal of the voltage VSS1 and the terminal of the voltage VSS2. A diode that prevents current from flowing is connected.

本発明によれば、第１の反転駆動回路と第２の反転駆動回路、あるいは第３の反転駆動回路と第４の反転駆動回路を非対称の回路構成とし、各ノードが遷移する際に、電圧ＶＤＤ２とＶＳＳ１の電源間に流れる貫通電流を極力減らす構成としたことによって、伝播遅延時間を例えば２ｎｓと従来の２０ｎｓに対して１桁程度も短縮でき、Ｄ級アンプに適用した場合にオーディオ信号の歪率改善を図ることができる。また、電圧変化を伝達させる素子をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できるため、遷移時間以外の待機時間は電流を極力低減可能である。 According to the present invention, the first inverting drive circuit and the second inverting drive circuit, or the third inverting drive circuit and the fourth inverting drive circuit are asymmetrical in circuit configuration, and the voltage is changed when each node transitions. By adopting a configuration in which the through current flowing between the power sources of VDD2 and VSS1 is reduced as much as possible, the propagation delay time can be shortened by, for example, about 2 ns and 20 ns compared to the conventional 20 ns. The distortion rate can be improved. In addition, since the element for transmitting the voltage change can be configured only by the PMOS transistor and the NMOS transistor, the current can be reduced as much as possible during the standby time other than the transition time.

本発明の第１の実施例のレベルシフト回路の回路図である。1 is a circuit diagram of a level shift circuit according to a first exemplary embodiment of the present invention. 本発明の第２の実施例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of the 2nd Example of this invention. 本発明の第３の実施例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of 3rd Example of this invention. 本発明の第４の実施例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of the 4th Example of this invention. 従来のレベルシフト回路の回路図である。It is a circuit diagram of a conventional level shift circuit. 従来の別の例のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of another conventional example.

＜第１の実施例＞
図１に第１の実施例のレベルシフト回路を示す。図１において、電圧関係は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である。ＩＮＶ１は第１のインバータであり、信号入力端子ＩＮに入した電圧ＶＤＤ１−ＶＳＳ１間で変化する信号を論理反転させてノードＮ５に出力する。ＩＮＶ２は第２のインバータであり、ノード５の電圧を論理反転させてノードＮ６に出力する。 <First embodiment>
FIG. 1 shows a level shift circuit of the first embodiment. In FIG. 1, the voltage relationship is VSS1 <VDD1, VSS2 <VDD2, VDD1 <VDD2, VSS1 <VSS2. INV1 is a first inverter, which logically inverts a signal that changes between the voltages VDD1 and VSS1 input to the signal input terminal IN and outputs the inverted signal to the node N5. INV2 is a second inverter, which inverts the voltage of the node 5 and outputs it to the node N6.

１は第１のラッチ回路であり、バッファＢＵＦ１、遅延回路ＤＬ１、インバータＩＮＶ３，ＩＮＶ４を順次リング接続して構成される。バッファＢＵＦ１は、書込端子としてのノードＮ１の電圧をインピーダンス変換してノードＮ２に出力する。遅延回路ＤＬ１は、ノードＮ２の電圧変化を１〜１０ｎｓ程度だけ遅延させてノードＮ３に出力する。インバータＩＮＶ３は、ノードＮ３の電圧を論理反転させてノードＮ４に出力する。インバータＩＮＶ４は、トランジスタＭＰ６，ＭＮ３で構成され、ノードＮ４の電圧を論理反転させてノードＮ１に出力する。このようにして、ノードＮ１に入力した電圧がラッチされる。本実施例ではこのラッチ回路１のノードＮ２，Ｎ３，Ｎ４の電圧を使用して、第１の反転駆動回路２と、第２の反転駆動回路３と、第１のセレクタ４を制御する。 Reference numeral 1 denotes a first latch circuit, which is configured by sequentially ring-connecting a buffer BUF1, a delay circuit DL1, and inverters INV3 and INV4. The buffer BUF1 performs impedance conversion on the voltage of the node N1 as a writing terminal and outputs the converted voltage to the node N2. The delay circuit DL1 delays the voltage change of the node N2 by about 1 to 10 ns and outputs it to the node N3. The inverter INV3 logically inverts the voltage at the node N3 and outputs it to the node N4. The inverter INV4 includes transistors MP6 and MN3, and logically inverts the voltage at the node N4 and outputs it to the node N1. In this way, the voltage input to the node N1 is latched. In the present embodiment, the voltages of the nodes N2, N3, and N4 of the latch circuit 1 are used to control the first inversion driving circuit 2, the second inversion driving circuit 3, and the first selector 4.

第１の反転駆動回路２は、電圧ＶＤＤ２，ＶＳＳ２，ＶＳＳ１で動作し、トランジスタＭＮ１，ＭＰ１，ＭＰ３，ＭＰ４、２入力オア回路ＯＲ、およびインバータＩＮＶ５から構成される。この反転駆動回路２では、ノードＮ５に電圧ＶＤＤ１が印加すると、ソース接地トランジスタＭＮ１がオンして、そのドレインに電圧ＶＳＳ１が伝わる。トランジスタＭＮ１のドレインにはゲートに電圧ＶＳＳ２がゲートに印加したゲート接地トランジスタＭＰ１のドレインが接続されているので、トランジスタＭＮ１のドレインの電圧がＶＳＳ１になると、ノードＮ７の電圧が「ＶＳＳ２＋Ｖth_MP1」となる（Ｖth_MP1はＭＰ１の閾値電圧）。この「ＶＳＳ２＋Ｖth_MP1」に遷移する際には、ノードＮ７からトランジスタＭＰ１とＭＮ１を介して電圧ＶＳＳ１の電源に電流（ピーク電流Ｉ_MN1）が流れる。また、ノードＮ４に電圧ＶＤＤ２が印加すると、インバータＩＮＶ５は、ノードＮ４の電圧を論理反転してトランジスタＭＰ３のゲートに伝えるので、そのトランジスタＭＰ３がオンして、電圧ＶＤＤ２の電源からノードＮ７に電流（ピーク電流Ｉ_MP3）が流れる。また、２入力オア回路ＯＲは、ノードＮ２とＮ４の論理和の信号をトランジスタＭＰ４のゲートに伝えるので、ノードＮ２とＮ４の電圧がＶＳＳ２になると、トランジスタＭＰ４がオンして、電圧ＶＤＤ２の電源からノードＮ７に電流（ピーク電流Ｉ_MP4）が流れる。 The first inversion driving circuit 2 operates with voltages VDD2, VSS2, and VSS1, and includes transistors MN1, MP1, MP3, MP4, a two-input OR circuit OR, and an inverter INV5. In the inverting drive circuit 2, when the voltage VDD1 is applied to the node N5, the common source transistor MN1 is turned on and the voltage VSS1 is transmitted to the drain thereof. Since the drain of the transistor MN1 is connected to the drain of the common-gate transistor MP1 whose voltage VSS2 is applied to the gate, the voltage of the node N7 becomes “VSS2 + Vth _MP1 ” when the drain voltage of the transistor MN1 becomes VSS1. (Vth _MP1 is the threshold voltage of MP1). When transitioning to “VSS2 + Vth _MP1 ”, a current (peak current I _MN1 ) flows from the node N7 to the power source of the voltage VSS1 via the transistors MP1 and MN1. When the voltage VDD2 is applied to the node N4, the inverter INV5 logically inverts the voltage of the node N4 and transmits it to the gate of the transistor MP3, so that the transistor MP3 is turned on and a current ( Peak current I _MP3 ) flows. The 2-input OR circuit OR transmits a logical sum signal of the nodes N2 and N4 to the gate of the transistor MP4. Therefore, when the voltages of the nodes N2 and N4 become VSS2, the transistor MP4 is turned on, and the power supply of the voltage VDD2 is supplied. A current (peak current I _MP4 ) flows through the node N7.

以上において、トランジスタＭＰ１とＭＮ１を介してＶＳＳ１の電源に流れる電流（ピーク電流Ｉ_MN1）は
｛リーク電流｝＜＜Ｉ_MP3＜Ｉ_MN1 （３）
となるように、トランジスタＭＮ１，ＭＰ１のオン抵抗をトランジスタＭＰ３，ＭＰ４のオン抵抗より小さくし、さらにトランジスタＭＰ４のオン抵抗をトランジスタＭＰ３のオン抵抗より小さくする。ノードＮ７の電圧の変化のスルーレートを高めるため、ピーク電流Ｉ_MN1，Ｉ_MP4が多くなるように構成したトランジスタＭＮ１とＭＰ４は、同時にオンしないように、ノードＮ２とＮ４の電圧を遅延回路ＤＬ１にて調整する。 In the above, the current (peak current I _MN1 ) flowing through the power source of VSS1 through the transistors MP1 and MN1 is {leakage current} << I _MP3 <I _MN1 (3)
Thus, the on resistances of the transistors MN1 and MP1 are made smaller than the on resistances of the transistors MP3 and MP4, and the on resistance of the transistor MP4 is made smaller than the on resistance of the transistor MP3. In order to increase the slew rate of the voltage change at the node N7, the transistors MN1 and MP4 configured to increase the peak currents I _MN1 and I _MP4 are not turned on at the same time, and the voltages at the nodes N2 and N4 are applied to the delay circuit DL1. Adjust.

第２の反転駆動回路３は、電圧ＶＤＤ２，ＶＳＳ２，ＶＳＳ１で動作し、トランジスタＭＮ２，ＭＰ２，ＭＰ５から構成される。この反転駆動回路３では、ノードＮ６に電圧ＶＤＤ１の電圧を印加すると、ソース接地トランジスタＭＮ２がオンして、そのドレインに電圧ＶＳＳ１が伝わる。ノードＮ１にはゲートに電圧ＶＳＳ２が印加したゲート接地トランジスタＭＰ２が接続され、トランジスタＭＮ２のドレインの電圧がＶＳＳ１になると、ノードＮ１は「ＶＳＳ２＋Ｖth_MP2」となる（Ｖth_MP2はＭＰ２の閾値電圧）。「ＶＳＳ２＋Ｖth_MP2」に遷移する際には、ノードＮ１から、トランジスタＭＰ２とＭＮ２を介して電圧ＶＳＳ１の電源へ電流（ピーク電流Ｉ_MN2）が流れる。また、ノードＮ７からセレクタ４を通過してノードＮ８に前記した「ＶＳＳ２＋Ｖth_MP1」のレベルの電圧が印加すると、トランジスタＭＰ５がオンして、電圧ＶＤＤ２の電源からノードＮ１へ電流（ピーク電流Ｉ_MP5）が流れる。 The second inversion driving circuit 3 operates with voltages VDD2, VSS2, and VSS1, and includes transistors MN2, MP2, and MP5. In the inverting drive circuit 3, when the voltage VDD1 is applied to the node N6, the common source transistor MN2 is turned on and the voltage VSS1 is transmitted to the drain thereof. The node N1 is connected to the common-gate transistor MP2 having the gate applied with the voltage VSS2, and when the drain voltage of the transistor MN2 becomes VSS1, the node N1 becomes “VSS2 + Vth _MP2 ” (Vth _MP2 is the threshold voltage of MP2). When transitioning to “VSS2 + Vth _MP2 ”, a current (peak current I _MN2 ) flows from the node N1 to the power source of the voltage VSS1 via the transistors MP2 and MN2. When the voltage at the level of “VSS2 + Vth _MP1 ” is applied to the node N8 from the node N7 through the selector 4, the transistor MP5 is turned on, and a current (peak current I _MP5 ) is supplied from the power supply of the voltage VDD2 to the node N1. Flows.

以上において、トランジスタＭＰ２とＭＮ２を介して電圧ＶＳＳ１の電源に流れる電流（ピーク電流Ｉ_MN2）は、ノードＮ１を介してラッチ回路１に流れる電流（ピーク電流Ｉａ）の関係について、
｛リーク電流｝＜｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2 （４）
の関係となるように、トランジスタＭＮ２，ＭＰ２のオン抵抗をトランジスタＭＰ５，ＭＰ６のオン抵抗より小さくし、さらにトランジスタＭＰ５のオン抵抗をトランジスタＭＰ６のオン抵抗より小さくする。ノードＮ１の電圧の変化のスルーレートを高めるため、トランジスタＭＮ２とＭＰ５は、同時にオンしないように、ノードＮ３とＮ４の電圧を遅延回路ＤＬ１にて調整する。 In the above, the current (peak current I _MN2 ) that flows to the power source of the voltage VSS1 via the transistors MP2 and MN2 is related to the relationship of the current (peak current Ia) that flows to the latch circuit 1 via the node N1.
{Leakage current} <| Ia | << I _MP5 <I _MN2 (4)
Thus, the on resistances of the transistors MN2 and MP2 are made smaller than the on resistances of the transistors MP5 and MP6, and the on resistance of the transistor MP5 is made smaller than the on resistance of the transistor MP6. In order to increase the slew rate of the change in the voltage at the node N1, the delay circuits DL1 adjust the voltages at the nodes N3 and N4 so that the transistors MN2 and MP5 do not turn on at the same time.

第１のセレクタ４は、ソース同士、ドレイン同士が共通接続されたトランジスタＭＰ７とＭＮ４、およびトランジスタＭＰ８で構成される。このセレクタ４では、ノードＮ３が電圧ＶＤＤ２でノードＮ４が電圧ＶＳＳ２の場合、トランジスタＭＰ７とＭＮ４はオフしてトランジスタＭＰ８がオンすることで、ノードＮ８には電圧ＶＤＤ２が出力される。逆に、ノードＮ３が電圧ＶＳＳ２でノードＮ４が電圧ＶＤＤ２の場合、トランジスタＭＰ７とＭＮ４がオンして、トランジスタＭＰ８がオフすることで、ノードＮ７の電圧がノードＮ８に伝わる。 The first selector 4 is composed of transistors MP7 and MN4, and a transistor MP8, whose sources and drains are commonly connected. In the selector 4, when the node N3 is the voltage VDD2 and the node N4 is the voltage VSS2, the transistors MP7 and MN4 are turned off and the transistor MP8 is turned on, so that the voltage VDD2 is output to the node N8. On the other hand, when the node N3 is the voltage VSS2 and the node N4 is the voltage VDD2, the transistors MP7 and MN4 are turned on and the transistor MP8 is turned off, so that the voltage at the node N7 is transmitted to the node N8.

ＩＮＶ６はインバータであり、ノードＮ１から入った電圧を論理反転させて信号出力端子ＯＵＴに出力する。 INV6 is an inverter, which inverts the voltage input from the node N1 and outputs it to the signal output terminal OUT.

次に、このレベルシフト回路の動作を説明する。初めに、信号入力端子ＩＮに電圧ＶＳＳ１を印加した場合を説明する。このときは、ノードＮ５＝ＶＤＤ１となるため、ノードＮ７＝「ＶＳＳ２＋Ｖth_MP1」となる。ノードＮ７の電圧がノードＮ８に伝達するか否かは、ラッチ回路３のノードＮ３，Ｎ４の電圧状態で決まる。ラッチ回路３には、過渡状態を除けば、次の２つの安定状態がある。
安定状態Ａ：Ｎ１＝ＶＳＳ２、Ｎ２＝ＶＳＳ２、Ｎ３＝ＶＳＳ２、Ｎ４＝ＶＤＤ２
安定状態Ｂ：Ｎ１＝ＶＤＤ２、Ｎ２＝ＶＤＤ２、Ｎ３＝ＶＤＤ２、Ｎ４＝ＶＳＳ２ Next, the operation of this level shift circuit will be described. First, the case where the voltage VSS1 is applied to the signal input terminal IN will be described. At this time, since the node N5 = VDD1, the node N7 = “VSS2 + Vth _MP1 ”. Whether or not the voltage of the node N7 is transmitted to the node N8 is determined by the voltage state of the nodes N3 and N4 of the latch circuit 3. The latch circuit 3 has the following two stable states except for the transient state.
Stable state A: N1 = VSS2, N2 = VSS2, N3 = VSS2, N4 = VDD2
Stable state B: N1 = VDD2, N2 = VDD2, N3 = VDD2, N4 = VSS2

先ず、安定状態Ａで説明を続ける。このときは、ノードＮ３＝ＶＳＳ２、ノードＮ４＝ＶＤＤ２であるため、トランジスタＭＰ７とＭＮ４はオン状態、ＭＰ８はオフ状態であるため、ノードＮ７の「ＶＳＳ２＋Ｖth_MP1」の電圧は、ノードＮ８に伝達される。これによってトランジスタＭＰ５はオン状態となる。また、ノードＮ５がＶＤＤ１であることからノードＮ６がＶＳＳ１となり、トランジスタＭＮ２はオフ状態（Ｉ_MN2＝０）である。前記した式（４）の「｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2」の関係から、電流の最も多いＩ_MP5が優先されて、ノードＮ１は、ＶＳＳ２→ＶＤＤ２に変化する。これを受けて、信号出力端子ＯＵＴの電圧は、ＶＤＤ２→ＶＳＳ２となる。 First, the description will be continued in the stable state A. At this time, since the node N3 = VSS2 and the node N4 = VDD2, the transistors MP7 and MN4 are in the on state and MP8 is in the off state, so that the voltage of “VSS2 + Vth _MP1 ” at the node N7 is transmitted to the node N8. . As a result, the transistor MP5 is turned on. Further, since the node N5 is VDD1, the node N6 becomes VSS1, and the transistor MN2 is in an off state (I _MN2 = 0). Of the equation (4) from the relationship of _{"| | Ia << I MP5 <I} MN2 " highest I _MP5 current is preferentially, the node N1 is changed to the VSS2 → VDD2. In response, the voltage at the signal output terminal OUT changes from VDD2 to VSS2.

ラッチ回路３は、安定状態Ａで開始したため、トランジスタＭＰ５がオンする直前までは、ノードＮ１は電圧ＶＳＳ２であったが、式（４）の「｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2」の関係から、ノードＮ１の電圧はＶＳＳ２→ＶＤＤ２となり、ノードＮ２はＶＳＳ２→ＶＤＤ２となる。この時、ノードＮ２の電圧の変化は遅延回路ＤＬ１によって遅れてノードＮ３に現れるため、遅延回路ＤＬ１を電圧の変化が通過するまでは、ノードＮ３＝ＶＳＳ２、ノードＮ４＝ＶＤＤ２のままである。よって、２入力オア回路ＯＲの出力は電圧ＶＤＤ２のままであり、トランジスタＭＰ４はオフを維持する。また、ノードＮ４＝ＶＤＤ２であるため、インバータＩＮＶ５の出力電圧はＶＳＳ２のままであり、トランジスタＭＰ３はオンを維持する。そのため、電圧ＶＤＤ２の電源からトランジスタＭＰ３，ＭＰ１，ＭＮ１を介してＶＳＳ１の電源に貫通電流の経路が生じる。この電流は、前記した式（３）の「Ｉ_MP3＜＜Ｉ_MP4＜Ｉ_MN1」の関係から、小さな電流Ｉ_MP3で決まる。電流Ｉ_MP3は高温時のリーク電流より十分大きくなるように設定する。 Since the latch circuit 3 started in the stable state A, the node N1 was at the voltage VSS2 until just before the transistor MP5 was turned on. However, the relationship of “| Ia | << I _MP5 <I _MN2 ” in Expression (4). Therefore, the voltage of the node N1 is VSS2 → VDD2, and the node N2 is VSS2 → VDD2. At this time, the change in the voltage at the node N2 appears at the node N3 after being delayed by the delay circuit DL1, so that the node N3 = VSS2 and the node N4 = VDD2 remain until the voltage change passes through the delay circuit DL1. Therefore, the output of the 2-input OR circuit OR remains at the voltage VDD2, and the transistor MP4 remains off. Further, since the node N4 = VDD2, the output voltage of the inverter INV5 remains VSS2, and the transistor MP3 is kept on. Therefore, a through current path is generated from the power supply of the voltage VDD2 to the power supply of VSS1 through the transistors MP3, MP1, and MN1. This current is determined by a small current I _MP3 from the relationship of “I _MP3 << I _MP4 << I _MN1 ” in the equation (3). The current I _MP3 is set to be sufficiently larger than the leakage current at high temperature.

その後、ノードＮ２の電圧変化が遅延回路ＤＬ１を介してノードＮ３に伝わると、ノードＮ３の電圧はＶＳＳ２→ＶＤＤ２に、ノードＮ４の電圧はＶＤＤ２→ＶＳＳ２に変化する。このとき、２入力オア回路ＯＲの出力側は電圧ＶＤＤ２のままであるため、トランジスタＭＰ４はオフ状態を維持する。また、ノードＮ４が電圧ＶＳＳ２となるため、トランジスタＭＰ３はオフし、ＶＤＤ２の電源からトランジスタＭＰ３，ＭＰ１，ＭＮ１を介してＶＳＳ１の電源に流れる貫通電流の経路は無くなる。 Thereafter, when the voltage change at the node N2 is transmitted to the node N3 via the delay circuit DL1, the voltage at the node N3 changes from VSS2 to VDD2, and the voltage at the node N4 changes from VDD2 to VSS2. At this time, since the output side of the 2-input OR circuit OR remains at the voltage VDD2, the transistor MP4 maintains the off state. Further, since the node N4 becomes the voltage VSS2, the transistor MP3 is turned off, and the path of the through current flowing from the VDD2 power source to the VSS1 power source through the transistors MP3, MP1, and MN1 is eliminated.

このとき、セレクタ４は、ノードＮ３＝ＶＳＳ２→ＶＤＤ２、ノードＮ４＝ＶＤＤ２→ＶＳＳ２の変化を受けて、トランジスタＭＰ７とＭＮ４はオン状態→オフ状態に、トランジスタＭＰ８はオフ状態→オン状態になり、ノードＮ８の電圧は「ＶＳＳ２＋Ｖth_MP1」→ＶＤＤ２に変化する。これによって、トランジスタＭＰ５はオン状態→オフ状態となる。また、トランジスタＭＮ２もオフ状態であるため、ノードＮ１は、ラッチ回路３を構成するインバータＩＮＶ４のドライブ能力によって電圧ＶＤＤ２が維持される。この状態は安定状態Ｂである。 At this time, the selector 4 receives the changes of the node N3 = VSS2 → VDD2 and the node N4 = VDD2 → VSS2, so that the transistors MP7 and MN4 are turned on → off, and the transistor MP8 is turned off → on. The voltage of N8 changes from “VSS2 + Vth _MP1 ” → VDD2. As a result, the transistor MP5 changes from the on state to the off state. Further, since the transistor MN2 is also in the off state, the voltage VDD2 is maintained at the node N1 by the drive capability of the inverter INV4 included in the latch circuit 3. This state is a stable state B.

次に、信号入力端子ＩＮが電圧ＶＳＳ１→ＶＤＤ１に変化した場合を説明する。この場合、ノードＮ５＝ＶＤＤ１→ＶＳＳ１に変化し、トランジスタＭＮ１はオフする。また、ノードＮ６＝ＶＳＳ１→ＶＤＤ１に変化するため、トランジスタＭＮ２はオンとなり、前記した式（４）の「｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2」の関係から、電流Ｉ_MN2が優先されて、ノードＮ１＝ＶＤＤ２→「ＶＳＳ２＋Ｖth_MP2」となる。インバータＩＮＶ６の閾値電圧やバッファＢＵＦ１の閾値電圧をＶ_{LOGIC_Vth}とすると、「ＶＳＳ２＋Ｖth_MP2」＜Ｖ_{LOGIC_Vth}となるように構成することで、信号出力端子ＯＵＴ＝ＶＳＳ２→ＶＤＤ２に変化する。 Next, a case where the signal input terminal IN changes from the voltage VSS1 to VDD1 will be described. In this case, the node N5 changes from VDD1 to VSS1, and the transistor MN1 is turned off. Further, since the node N6 changes from VSS1 to VDD1, the transistor MN2 is turned on, and the current I _MN2 is given priority from the relationship of “| Ia | << I _MP5 <I _MN2 ” in the above equation (4). Node N1 = VDD2 → “VSS2 + Vth _MP2 ”. When the threshold voltage of the inverter INV6 and the threshold voltage of the buffer BUF1 are V _{LOGIC_Vth} , the signal output terminal OUT changes from VSS2 to VDD2 by configuring so that “VSS2 + Vth _MP2 ” <V _{LOGIC_Vth} .

ノードＮ１に繋がるラッチ回路３にＶＤＤ２→「ＶＳＳ２＋Ｖth_MP2」の電圧変化が伝わり、ノードＮ２＝ＶＤＤ２→ＶＳＳ２となる。このとき、遅延回路ＤＬ１によって、ノードＮ４＝ＶＳＳ２のままであるため、２入力オア回路ＯＲの出力の電圧はＶＤＤ２→ＶＳＳ２に変化し、トランジスタＭＰ４がオフ状態→オン状態となる。また、トランジスタＭＮ１はオフであるため、ノードＮ７＝「ＶＳＳ２＋Ｖth_MP1」→ＶＤＤ２に変化する。また、ノードＮ４＝ＶＳＳ２であることからインバータＩＮＶ５の出力電圧はＶＤＤ２のままとなり、トランジスタＭＰ３はオフ状態のままとなる。 The voltage change of VDD2 → “VSS2 + Vth _MP2 ” is transmitted to the latch circuit 3 connected to the node N1, and the node N2 = VDD2 → VSS2. At this time, since the node N4 remains at VSS2 due to the delay circuit DL1, the output voltage of the 2-input OR circuit OR changes from VDD2 to VSS2, and the transistor MP4 changes from the off state to the on state. Further, since the transistor MN1 is off, the node N7 = “VSS2 + Vth _MP1 ” → VDD2. Further, since the node N4 = VSS2, the output voltage of the inverter INV5 remains VDD2, and the transistor MP3 remains off.

その後、遅延回路ＤＬ１の出力ノードＮ３にノードＮ２の電圧変化が伝達すると、ノードＮ３＝ＶＤＤ２→ＶＳＳ２、ノードＮ４＝ＶＳＳ２→ＶＤＤ２の安定状態Ａとなる。これによって、ノードＮ４の電圧変化を受けて、２入力オア回路ＯＲの出力電圧がＶＳＳ２→ＶＤＤ２となり、トランジスタＭＰ４はオン状態→オフ状態となる。また、ノードＮ４の電圧変化を受けて、インバータＩＮＶ５の出力電圧がＶＤＤ２→ＶＳＳ２に変化し、トランジスタＭＰ３をオフ状態→オン状態に変化させる。ノードＮ３とＮ４の電圧変化を受けたセレクタ６は、トランジスタＭＰ８７がオン状態→オフ状態となり、ＭＰ７とＭＮ４がオフ状態→オン態となる。これによって、ノードＮ７の変化がノードＮ８にすぐに伝達可能な状態となる。 Thereafter, when the voltage change of the node N2 is transmitted to the output node N3 of the delay circuit DL1, the stable state A of the node N3 = VDD2 → VSS2 and the node N4 = VSS2 → VDD2 is obtained. As a result, in response to the voltage change at the node N4, the output voltage of the 2-input OR circuit OR changes from VSS2 to VDD2, and the transistor MP4 changes from the on state to the off state. Further, in response to the voltage change of the node N4, the output voltage of the inverter INV5 changes from VDD2 to VSS2, and the transistor MP3 is changed from the off state to the on state. In the selector 6 that receives the voltage change at the nodes N3 and N4, the transistor MP87 changes from the on state to the off state, and the MP7 and MN4 change from the off state to the on state. As a result, the change of the node N7 can be immediately transmitted to the node N8.

また、ノードＮ４の電圧変化を受けたインバータＩＮＶ４のトランジスタＭＮ３がオンすることで、ノードＮ１＝「ＶＳＳ２＋Ｖth_MP2」→ＶＳＳ２に変化する。これによって、インバータＩＮＶ６とバッファＢＵＦ１中で流れる電流を防止できる。 Further, when the transistor MN3 of the inverter INV4 receiving the voltage change of the node N4 is turned on, the node N1 = “VSS2 + Vth _MP2 ” → VSS2. As a result, current flowing in the inverter INV6 and the buffer BUF1 can be prevented.

なお、信号入力端子ＩＮの電圧変化がＶＤＤ１→ＶＤＤ１に変化した場合の動作については、これは安定状態Ａ→安定状態Ｂへの遷移状態であるため、上記した信号入力端子ＩＮに電圧ＶＳＳ１を印加した場合の動作そのものである。 Note that the operation when the voltage change of the signal input terminal IN changes from VDD1 to VDD1 is a transition state from the stable state A to the stable state B, and the voltage VSS1 is applied to the signal input terminal IN. This is the operation itself.

以上のように、本実施例のレベルシフト回路によれば、ＶＤＤ１−ＶＳＳ１での電圧変化を、ＶＤＤ２−ＶＳＳ２での電圧変化にレベルシフトできることは勿論、関連するトランジスタのオン抵抗を適宜異ならせ、貫通電流を極力低減させることによって、スイッチングスピードを高速化することができ、また電圧変化を伝達させる素子をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できるため、遷移時間以外の待機時間は電流を極力低減可能である。 As described above, according to the level shift circuit of the present embodiment, the voltage change at VDD1-VSS1 can be level-shifted to the voltage change at VDD2-VSS2, and the on-resistances of the related transistors are appropriately changed. By reducing the shoot-through current as much as possible, the switching speed can be increased, and the element that transmits the voltage change can be composed of only PMOS and NMOS transistors, so the current can be reduced as much as possible during the standby time other than the transition time It is.

＜第２の実施例＞
図１のレベルシフト回路は、ＶＤＤ１−ＶＳＳ１間で変化する電圧をＶＤＤ２−ＶＳＳ２間で変化する電圧にレベル変換する回路であるが、ＶＤＤ２−ＶＳＳ２間で変化する電圧をＶＤＤ１−ＶＳＳ１間で変化する電圧にレベル変換する回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて、更に電源電圧であるＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２を適宜入れ替えることで、図２に示すレベルシフト回路で実現可能となる。 <Second embodiment>
The level shift circuit in FIG. 1 is a circuit that converts a level that changes between VDD1 and VSS1 to a voltage that changes between VDD2 and VSS2, but changes between VDD2 and VSS2 between VDD1 and VSS1. A circuit for level conversion to a voltage can be realized by the level shift circuit shown in FIG. 2 by replacing the PMOS transistor and the NMOS transistor and further appropriately replacing the power supply voltages VDD1, VSS1, VDD2, and VSS2.

図２において、１１は第２のラッチ回路であり、第２のバッファＢＵＦ１１、第２の遅延回路ＤＬ１１、インバータＩＮＶ１３，ＩＮＶ１４からなる。１２は第３の反転駆動回路であり、トランジスタＭＰ１１，ＭＮ１１，ＭＮ１３，ＮＭ１４、２入力アンド回路ＡＮＤ、インバータＩＮＶ１５からなる。インバータＩＮＶ１５はトランジスタＭＰ１３，ＭＮ１６で構成されている。１３は第４の反転駆動回路であり、トランジスタＭＰ１２，ＭＮ１２，ＭＮ１５からなる。１４は第２セレクタであり、トランジスタＭＮ１６，ＭＮ１７，ＭＰ１３からなる。ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１６はインバータである。トランジスタＭＮ１１，ＭＮ１２，ＭＰ１１，ＭＰ１２は、トランジスタＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６のオン抵抗より小さなオン抵抗に設定されている。また、トランジスタＭＮ１４，ＭＮ１５は、トランジスタＭＮ１３，ＭＮ１６のオン抵抗より小さなオン抵抗に設定されている。このレベルシフト回路は、図１で説明したレベルシフト回路と同様の動作を行うので、詳しい説明は省略する。 In FIG. 2, reference numeral 11 denotes a second latch circuit, which includes a second buffer BUF11, a second delay circuit DL11, and inverters INV13 and INV14. Reference numeral 12 denotes a third inversion driving circuit, which includes transistors MP11, MN11, MN13, NM14, a two-input AND circuit AND, and an inverter INV15. The inverter INV15 includes transistors MP13 and MN16. Reference numeral 13 denotes a fourth inversion driving circuit, which includes transistors MP12, MN12, and MN15. Reference numeral 14 denotes a second selector, which includes transistors MN16, MN17, and MP13. INV11, INV12, and INV16 are inverters. The transistors MN11, MN12, MP11, and MP12 are set to ON resistances smaller than the ON resistances of the transistors MN13, MN14, MN15, and MN16. Further, the transistors MN14 and MN15 are set to an on-resistance smaller than the on-resistance of the transistors MN13 and MN16. Since this level shift circuit performs the same operation as the level shift circuit described in FIG. 1, detailed description thereof is omitted.

＜第３、第４の実施例＞
図１および図２で説明したレベルシフト回路は、ＶＤＤ１＜ＶＤＤ２、ＶＳＳ１＜ＶＳＳ２であることが前提であるが、実際に動作させると、ＶＳＳ１＞ＶＳＳ２となることがある。この場合、回路が正常に動作する限界は、ラッチアップを防止するために、トランジスタのＰ−Ｎジャンクションの閾値をＶｆとすると、ＶＳＳ１＜（ＶＳＳ２−Ｖｆ）である。これを守るためには、図３および図４に示すように、ＶＳＳ２−ＶＳＳ１間にダイオードＤ１，Ｄ１１を設ければよい。 <Third and fourth embodiments>
The level shift circuit described in FIGS. 1 and 2 is based on the premise that VDD1 <VDD2 and VSS1 <VSS2, but when actually operated, VSS1> VSS2 may be satisfied. In this case, the limit of the normal operation of the circuit is VSS1 <(VSS2-Vf), where the threshold of the PN junction of the transistor is Vf in order to prevent latch-up. In order to protect this, diodes D1 and D11 may be provided between VSS2 and VSS1 as shown in FIGS.

１：第１のラッチ回路、ＢＵＦ１：第１のバッファ、ＤＬ１：第１の遅延回路
２：第１の反転駆動回路
３：第２の反転駆動回路
４：第１のセレクタ
１１：第２のラッチ回路、ＢＵＦ１１：第２のバッファ、ＤＬ１１：第２の遅延回路
１２：第３の反転駆動回路
１３：第４の反転駆動回路
１４：第２のセレクタ
1: 1st latch circuit, BUF1: 1st buffer, DL1: 1st delay circuit 2: 1st inversion drive circuit 3: 2nd inversion drive circuit 4: 1st selector 11: 2nd latch Circuit, BUF11: second buffer, DL11: second delay circuit 12: third inversion drive circuit 13: fourth inversion drive circuit 14: second selector

Claims

A first latch circuit connected to the first, second, third and fourth nodes and operating at voltages VDD2 and VSS2,
A first inverter whose input side is connected to a signal input terminal and whose output side is connected to a fifth node and which operates at voltages VDD1 and VSS1,
A second inverter having an input side connected to the fifth node and an output side connected to a sixth node and operating at voltages VDD1 and VSS1,
A first inverting drive circuit connected to the fifth, second, fourth and seventh nodes and operating at voltages VDD2, VSS2 and VSS1;
A second inverting drive circuit connected to the first, sixth and eighth nodes and operating at voltages VDD2, VSS2 and VSS1;
A first selector connected to the third, fourth, seventh and eighth nodes and operating at voltages VDD2 and VSS2,
A sixth inverter having an input side connected to the first node and an output side connected to a signal output terminal and operating at voltages VDD2 and VSS2,
The first latch circuit impedance-converts the voltage of the first node and outputs it to the second node, delays the voltage change of the second node, and outputs it to the third node, The voltage of the third node is logically inverted to output the fourth node, the voltage of the fourth node is logically inverted and output to the first node,
The first inversion driving circuit changes the voltage of the seventh node from the VDD2 to the voltage near VSS2 when the voltage of the fifth node changes from VSS1 to VDD1, and the voltage of the fifth node When the voltage of the fourth node changes from VSS2 to VDD2 when the voltage is VSS1, the voltage of the seventh node is changed to VDD2, and the voltage of the fifth node is VSS1. When the voltage of the second node changes from VDD2 to VSS2 when the voltage of the node is VSS2, the voltage of the seventh node is changed to VDD2,
The second inversion drive circuit changes the voltage of the first node from VDD2 to near the voltage of VSS2 when the voltage of the sixth node changes from VSS1 to VDD1, and the voltage of the sixth node When the voltage of the first node changes from VDD2 to VSS2 when the voltage is VSS1, the voltage of the first node is changed from VSS2 to VDD2.
The first selector connects the seventh and eighth nodes when the voltage of the third node is VSS2 and the voltage of the fourth node is VDD2, and the voltage of the third node When the voltage is VDD2 and the voltage VSS2 of the fourth node is cut between the seventh and eighth nodes and the voltage VDD2 of the eighth node,
The voltages are VSS1 <VDD1, VSS2 <VDD2, VDD1 <VDD2, VSS1 <VSS2.
A level shift circuit characterized by that.

The level shift circuit according to claim 1, wherein
The first latch circuit includes a first buffer having an input side connected to the first node and an output side connected to the second node, an input side connected to the second node, and an output side connected to the third node. A first delay circuit connected to the node; an input side connected to the third node; an output side connected to the fourth node; an input side connected to the fourth node; and an output side A fourth inverter connected to the first node;
The first inversion driving circuit includes a first NMOS transistor having a gate connected to the fifth node and a source connected to the voltage VSS1, a gate connected to the voltage VSS2, and a drain connected to the drain of the first NMOS transistor. A first PMOS transistor having a source connected to the seventh node, an input side connected to the fourth node and operating at voltages VDD2 and VSS2, an output side of the fifth inverter A third PMOS transistor having a gate connected to the source, a source connected to the voltage VDD2, and a drain connected to the seventh node, one input side connected to the fourth node, and the other input side connected to the second node. 2-input OR circuit that operates at voltages VDD2 and VSS2 and is connected to the output terminal of the 2-input OR circuit Connected source is composed of a fourth PMOS transistor having a drain connected to the voltage VDD2 is connected to the seventh node,
The second inversion driving circuit includes a second NMOS transistor whose gate is connected to the sixth node and whose source is connected to the voltage VSS1, and whose gate is connected to the voltage VSS2 and whose drain is the drain of the second NMOS transistor. A second PMOS transistor having a source connected to the first node, a drain connected to the first node, a gate connected to the eighth node, and a source connected to the voltage VDD2. 5 PMOS transistors,
The first selector includes a seventh PMOS transistor having a gate connected to the third node, a source connected to the seventh node, a drain connected to the eighth node, and a gate connected to the fourth node. A fourth NMOS transistor having a source connected to the seventh node and a drain connected to the eighth node; a gate connected to the fourth node; a drain connected to the eighth node; It is composed of an eighth PMOS transistor that is connected and whose source is connected to the voltage VDD2.
A level shift circuit characterized by that.

A second latch circuit connected to the eleventh, twelfth, thirteenth and fourteenth nodes and operating at voltages VDD1 and VSS1,
An eleventh inverter having an input side connected to the signal input terminal and an output side connected to the fifteenth node and operating at voltages VDD2 and VSS2,
A twelfth inverter having an input side connected to the fifteenth node and an output side connected to the sixteenth node and operating at voltages VDD2 and VSS2,
A third inverting drive circuit connected to the fifteenth, twelfth, fourteenth and seventeenth nodes and operating at voltages VDD2, VDD1 and VSS1,
A fourth inverting drive circuit connected to the eleventh, sixteenth and eighteenth nodes and operating at voltages VDD2, VDD1 and VSS1,
A second selector connected to the thirteenth, fourteenth, seventeenth and eighteenth nodes and operating at voltages VDD1 and VSS1;
A sixth inverter having an input side connected to the first node and an output side connected to a signal output terminal and operating at voltages VDD1 and VSS1,
The second latch circuit impedance-converts the voltage of the eleventh node and outputs the converted voltage to the twelfth node, delays the voltage change of the twelfth node and outputs the delayed voltage to the thirteenth node, The voltage of the thirteenth node is logically inverted to output the fourteenth node, the voltage of the fourteenth node is logically inverted and output to the eleventh node,
The third inversion driving circuit changes the voltage of the seventeenth node from VSS1 to the vicinity of VDD1 when the voltage of the fifteenth node changes from VDD2 to VSS2, and the voltage of the fifteenth node When the voltage of the fourteenth node changes from VDD1 to VSS1 when the voltage is VDD2, the voltage of the seventeenth node is changed to VSS1, and the voltage of the fifteenth node is VDD2 and the fourteenth. When the voltage of the twelfth node is changed from VSS1 to VDD1 when the voltage of the node is VDD1, the voltage of the seventeenth node is changed to VSS1,
The fourth inversion driving circuit changes the voltage of the eleventh node from VSS1 to the vicinity of VDD1 when the voltage of the sixteenth node changes from VDD2 to VSS2, and the voltage of the sixteenth node changes. When the voltage of the 18th node changes from VSS1 to VDD1 when the voltage is VDD2, the voltage of the 11th node is changed from VDD1 to VSS1,
The second selector connects the seventeenth and eighteenth nodes when the voltage of the thirteenth node is VDD1 and the voltage of the fourteenth node is VSS1, and the voltage of the thirteenth node When the voltage is VSS1 and the voltage VDD1 of the fourteenth node is cut between the seventeenth and eighteenth nodes and the voltage VSS1 of the eighteenth node,
The voltages are VSS1 <VDD1, VSS2 <VDD2, VDD1 <VDD2, VSS1 <VSS2.
A level shift circuit characterized by that.

The level shift circuit according to claim 3,
The second latch circuit includes a second buffer having an input side connected to the eleventh node and an output side connected to the twelfth node, an input side connected to the twelfth node, and an output side connected to the thirteenth node. A second delay circuit connected to the node; an input side connected to the thirteenth node; an output side connected to the fourteenth node; an input side connected to the fourteenth node; and the output side A fourteenth inverter connected to the eleventh node;
The third inversion driving circuit includes an eleventh PMOS transistor having a gate connected to the fifteenth node and a source connected to the voltage VDD2, and a gate connected to the voltage VDD1 and a drain connected to the drain of the eleventh PMOS transistor. An NMOS transistor whose source is connected to the seventeenth node, an input side connected to the fourteenth node and operating at voltages VDD1 and VSS1, an output side of the fifteenth inverter A thirteenth NMOS transistor having a gate connected to the source, a source connected to the voltage VSS1, and a drain connected to the seventeenth node. One input side is connected to the fourteenth node and the other input side is the twelfth node. 2 input AND circuit operating at voltages VDD1 and VSS1 Source is connected to the output side of the serial two-input AND circuit is composed of a fourteenth NMOS transistor having a drain connected to the voltage VSS1 is connected to the seventeenth node,
The fourth inversion driving circuit includes a twelfth PMOS transistor having a gate connected to the sixteenth node and a source connected to the voltage VDD2, a gate connected to the voltage VDD1, and a drain connected to the drain of the twelfth PMOS transistor. A twelfth NMOS transistor having a source connected to the eleventh node and a drain connected to the eleventh node, a gate connected to the eighteenth node, and a source connected to the voltage VSS1. 15 NMOS transistors,
The second selector includes a seventeenth NMOS transistor having a gate connected to the thirteenth node, a source connected to the seventeenth node, a drain connected to the eighteenth node, and a gate connected to the fourteenth node. A fourteenth PMOS transistor connected to a node and having a source connected to the seventeenth node and a drain connected to the eighteenth node; and a gate connected to the fourteenth node and a drain connected to the eighteenth node. It is composed of an 18th NMOS transistor which is connected and whose source is connected to the voltage VSS1.
A level shift circuit characterized by that.

3. The first and second PMOS transistors and the first and second NMOS transistors according to claim 2, wherein the first, second, and second NMOS transistors constitute the third, fourth, and fifth PMOS transistors and the fourth inverter. Set to an on-resistance smaller than the on-resistance of the PMOS transistor,
Alternatively, the fourth and fifth PMOS transistors according to claim 2 are set to an on resistance smaller than an on resistance of the third PMOS transistor and the sixth PMOS transistor constituting the fourth inverter. ,
Alternatively, the eleventh and twelfth NMOS transistors and the eleventh and twelfth PMOS transistors according to claim 4 constitute the thirteenth, fourteenth, fifteenth NMOS transistors and the fourteenth inverter. Set to an on-resistance smaller than the on-resistance of the sixteenth NMOS transistor;
Alternatively, the fourteenth and fifteenth NMOS transistors according to claim 4 are set to an on-resistance smaller than the on-resistance of the thirteenth NMOS transistor and the sixteenth NMOS transistor constituting the fourteenth inverter. ,
A level shift circuit characterized by that.

The level shift circuit according to any one of claims 1 to 4,
A level shift circuit, characterized in that a diode for preventing energization from the voltage VSS2 to the voltage VSS1 is connected between the terminal of the voltage VSS1 and the terminal of the voltage VSS2.