JP2009105721A - Level shift circuit - Google Patents

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Satoyuki Kono
智行 河野
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Abstract

<P>PROBLEM TO BE SOLVED: To avoid an occurrence of a latch-up phenomenon even in the case of VSS1>VSS2, when input voltages VDD1 and VSS1 under VDD2>VSS2>VSS1 and VDD1>VSS1 are input and the levels are shifted to VDD2 and VSS2. <P>SOLUTION: A level shift circuit has a latch circuit 3 composed of two inverters subjected to back-to-back connection between a node N1 and a node N2 which become a signal output terminal OUT and operating on voltages VDD2 and VSS2, a first inverter 1 connected between a signal input terminal IN and a node N3 and operating on voltages VDD1 and VSS1, a second inverter 2 connected between the node N3 and a node N4 and operating on the voltages VDD1 and VSS1, a first inverse driving circuit 4 connected to the nodes N1, N2, and N3, a second inverse driving circuit 5 connected to the nodes N1, N2, and N4, and a diode D1 using a terminal side of the voltage VSS1 for anode and a terminal side of the voltage VSS2 for cathode. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路に関するものである。   The present invention relates to a level shift circuit that converts a voltage level of an input signal and outputs the converted signal.

図６は従来のレベルシフト回路（例えば、特許文献１参照）の構成を示す回路図である。なお、以下の説明ではＰＭＯＳトランジスタは「ＭＰ＊」で、ＮＭＯＳトランジスタは「ＭＮ＊」で表すこととする。「＊」は番号である。   FIG. 6 is a circuit diagram showing a configuration of a conventional level shift circuit (see, for example, Patent Document 1). In the following description, the PMOS transistor is represented by “MP *” and the NMOS transistor is represented by “MN *”. “*” Is a number.

１はトランジスタＭＰ９，ＭＮ５からなる第１のインバータ、２はトランジスタＭＰ１０，ＭＮ６からなる第２のインバータである。３は第１のラッチ回路であり、ノードＮ１とＮ２の間に、トランジスタＭＰ７，ＭＮ３からなるインバータとトランジスタＭＰ８，ＭＮ４からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。   Reference numeral 1 denotes a first inverter composed of transistors MP9 and MN5, and reference numeral 2 denotes a second inverter composed of transistors MP10 and MN6. Reference numeral 3 denotes a first latch circuit. Between the nodes N1 and N2, an inverter composed of transistors MP7 and MN3 and an inverter composed of transistors MP8 and MN4 are reversed so that one input side is connected to the other output side. It is configured by connecting in parallel.

４はノードＮ３の電圧がＶＳＳ１→ＶＤＤ１に反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＤＤ２→ＶＳＳ２に反転、ノードＮ２をＶＳＳ２→ＶＤＤ２に反転）させるための第１の反転駆動回路であり、トランジスタＭＮ１，ＭＰ１，ＭＰ３，ＭＰ５から構成されている。なお、トランジスタＭＮ１，ＭＰ１の導通抵抗はトランジスタＭＰ３，ＭＰ５の導通抵抗より小さく設定されている。   4 is a first inversion drive for inverting the voltages of the nodes N1 and N2 (the node N1 is inverted from VDD2 to VSS2 and the node N2 is inverted from VSS2 to VDD2) when the voltage of the node N3 is inverted from VSS1 to VDD1. The circuit is composed of transistors MN1, MP1, MP3, and MP5. The conduction resistances of the transistors MN1 and MP1 are set smaller than the conduction resistances of the transistors MP3 and MP5.

５はノードＮ４の電圧がＶＳＳ１→ＶＤＤ１に反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＳＳ２→ＶＤＤ２に反転、ノードＮ２をＶＤＤ２→ＶＳＳ２に反転）させるための第２の反転駆動回路であり、トランジスタＭＮ２，ＭＰ２，ＭＰ４，ＭＰ６から構成されている。なお、トランジスタＭＮ２，ＭＰ２の導通抵抗はトランジスタＭＰ４，ＭＰ６の導通抵抗より小さく設定されている。そして、信号入力端子ＩＮは第１のインバータ１の入力側に接続され、信号出力端子ＯＵＴはノードＮ１に接続されている。各電源電圧は、ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にある。   5 is a second inversion drive for inverting the voltages of the nodes N1 and N2 (the node N1 is inverted from VSS2 to VDD2 and the node N2 is inverted from VDD2 to VSS2) when the voltage of the node N4 is inverted from VSS1 to VDD1. This circuit is composed of transistors MN2, MP2, MP4, and MP6. Note that the conduction resistances of the transistors MN2 and MP2 are set smaller than the conduction resistances of the transistors MP4 and MP6. The signal input terminal IN is connected to the input side of the first inverter 1, and the signal output terminal OUT is connected to the node N1. Each power supply voltage has a relationship of VDD2> VSS2> VSS1 and VDD1> VSS1.

さて、いま、信号入力端子ＩＮの電圧がＶＤＤ１であるときは、ノードＮ３の電圧はＶＳＳ１、ノードＮ４の電圧はＶＤＤ１となっている。また、ノードＮ１の電圧はＶＤＤ２、ノードＮ２の電圧はＶＳＳ２になっている。   Now, when the voltage of the signal input terminal IN is VDD1, the voltage of the node N3 is VSS1, and the voltage of the node N4 is VDD1. The voltage at the node N1 is VDD2, and the voltage at the node N2 is VSS2.

この状態において、信号入力端子ＩＮの電圧がＶＤＤ１→ＶＳＳ１に変化したときは、次のように動作する。まず、ノードＮ３の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ１が導通し、ノードＮ４の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ２が遮断する。トランジスタＭＮ１が導通することで、ノードＮ５が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ１のソース、つまりノードＮ１の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ１」（Ｖｔｈ１はトランジスタＭＰ１のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ８，ＭＮ４からなるインバータが駆動され、ノードＮ２の電圧がＶＤＤ２に、ノードＮ１の電圧がＶＳＳ２になる方向に変化し、反転する。   In this state, when the voltage at the signal input terminal IN changes from VDD1 to VSS1, the operation is as follows. First, the transistor MN1 is turned on when the voltage at the node N3 changes from VSS1 to VDD1, and the transistor MN2 is cut off when the voltage at the node N4 changes from VDD1 to VSS1. When the transistor MN1 is turned on, the node N5 has a low impedance with respect to the terminal of the voltage VSS1, so that the source of the transistor MP1, that is, the voltage of the node N1 is changed from VDD2 to "VSS2 + Vth1" ) Voltage. As a result, the inverter composed of the transistors MP8 and MN4 of the latch circuit 3 is driven, and the voltage at the node N2 changes to VDD2 and the voltage at the node N1 changes to VSS2.

この遷移時に、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ４は遮断状態から導通状態に移行し、トランジスタＭＰ６は導通状態から遮断状態に移行するが、トランジスタＭＰ４の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ２を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ２の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。   At the time of this transition, for the transistors MP4 and MP6 on the second inverting drive circuit 5 side, the transistor MP4 shifts from the cut-off state to the conductive state, and the transistor MP6 shifts from the conductive state to the cut-off state. Since the timing of the transition from the state to the conductive state is slightly earlier, the impedance of the node N2 is temporarily lowered relative to the terminal of the voltage VDD2, and the time for the voltage of the node N2 to transition from VSS2 to VDD2 is shortened and inverted. Speed up the operation.

なお、このとき、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ５が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ３が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ１，ＭＰ１が先に導通しており、しかもその導通抵抗がトランジスタＭＰ３，ＭＰ５よりも小さく設定されているので、ノードＮ１の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ１を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。   At this time, for the transistors MP3 and MP5 on the first inverting drive circuit 4 side, the transistor MP5 first changes from the cutoff state to the conduction state, and then the transistor MP3 changes from the conduction state to the cutoff state. At this time, since the transistors MN1 and MP1 are turned on first, and the conduction resistance is set smaller than those of the transistors MP3 and MP5, the lift amount of the node N1 in the direction of the voltage VDD2 is small. The operation of inverting the node N1 to the voltage VSS2 is not affected.

次に、信号入力端子ＩＮの電圧がＶＳＳ１→ＶＤＤ１に変化したときは、ノードＮ３の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ１が遮断し、ノードＮ４の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ２が導通する。トランジスタＭＮ２が導通することで、ノードＮ６が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ２のソース、つまりノードＮ２の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ２」（Ｖｔｈ２はトランジスタＭＰ２のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ７，ＭＮ３からなるインバータが駆動され、ノードＮ１の電圧がＶＤＤ２に、ノードＮ２の電圧がＶＳＳ２になる方向に変化し、反転する。   Next, when the voltage at the signal input terminal IN changes from VSS1 to VDD1, the voltage at the node N3 changes from VDD1 to VSS1, so that the transistor MN1 is cut off, and the voltage at the node N4 changes from VSS1 to VDD1. As a result, the transistor MN2 becomes conductive. When the transistor MN2 is turned on, the node N6 has a low impedance with respect to the terminal of the voltage VSS1, so that the source of the transistor MP2, that is, the voltage of the node N2, is changed from VDD2 to “VSS2 + Vth2” (Vth2 is the threshold voltage of the transistor MP2). ) Voltage. As a result, the inverter composed of the transistors MP7 and MN3 of the latch circuit 3 is driven, the voltage at the node N1 changes to VDD2 and the voltage at the node N2 changes to VSS2, and is inverted.

この遷移時に、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ３は遮断状態から導通状態に移行し、トランジスタＭＰ５は導通状態から遮断状態に移行するが、トランジスタＭＰ３の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ１の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。   At the time of this transition, for the transistors MP3 and MP5 on the first inversion driving circuit 4 side, the transistor MP3 shifts from the cut-off state to the conductive state, and the transistor MP5 shifts from the conductive state to the cut-off state. Since the timing of the transition from the state to the conductive state is slightly earlier, the impedance of the node N1 is temporarily lowered relative to the terminal of the voltage VDD2, the time for the voltage of the node N1 to transition from VSS2 to VDD2 is shortened, and inversion Speed up the operation.

なお、このとき、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ６が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ４が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ２、ＭＰ２が先に導通しており、しかもその導通抵抗がトランジスタＭＰ４，ＭＰ６よりも小さく設定されているので、ノードＮ２の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ２を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。   At this time, for the transistors MP4 and MP6 on the second inverting drive circuit 5 side, the transistor MP6 first changes from the cutoff state to the conduction state, and then the transistor MP4 changes from the conduction state to the cutoff state. At this time, the transistors MN2 and MP2 are turned on first, and the conduction resistance is set to be smaller than those of the transistors MP4 and MP6. Therefore, the lift amount of the node N2 in the direction of the voltage VDD2 is very small. The operation of inverting the node N2 to the voltage VSS2 is not affected.

このように、図６のレベルシフト回路によれば、ＶＤＤ１，ＶＳＳ１の電圧を入力して、ＶＤＤ２，ＶＳＳ２にレベルシフトされた出力信号を得ることができる。また、遷移時に、ＶＤＤ２方向に遷移するノードＮ１又はＮ２とＶＤＤ２の端子側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できる。
特開２００５−１５０９８９号公報 As described above, according to the level shift circuit of FIG. 6, it is possible to obtain the output signal level-shifted to VDD2 and VSS2 by inputting the voltages VDD1 and VSS1. Further, at the time of transition, the impedance between the node N1 or N2 transitioning in the VDD2 direction and the terminal side of VDD2 is temporarily reduced, so that the switching speed can be increased. Furthermore, the entire circuit can be composed of only PMOS and NMOS transistors.
JP 2005-150989 A

ところが、このレベルシフト回路では、本来は上記したように、ＶＳＳ２＞ＶＳＳ１であるが、何かの理由によって、これが反転して、ＶＳＳ１＞ＶＳＳ２になると、ＣＭＯＳ回路部分に形成される寄生のＰＮＰトランジスタとＮＰＮトランジスタからなる寄生サイリスタにトリガ電流が流れ、その寄生サイリスタを導通させるラッチアップ現象が発生し、過大な電流が流れて素子破壊を引き起こす恐れがある。   However, in this level shift circuit, as described above, VSS2> VSS1, but for some reason, when this is inverted and VSS1> VSS2, a parasitic PNP transistor formed in the CMOS circuit portion. As a result, a trigger current flows through a parasitic thyristor composed of an NPN transistor, and a latch-up phenomenon that causes the parasitic thyristor to conduct occurs, and an excessive current may flow to cause element destruction.

図７はこれを説明するための要部の断面図である。図７(a)はトランジスタＭＮ３が導通したとき（ノードＮ１＝ＶＳＳ２）の説明図であり、トランジスタＭＮ５はＰ型不純物低濃度基板１１に直接形成され、トランジスタＭＰ９はＮ型不純物低濃度領域の島１２内に形成され、トランジスタＭＰ１はＮ型不純物高濃度領域の島１３内のＮ型不純物低濃度領域の島１４内に形成され、トランジスタＭＮ３はＮ型不純物高濃度領域の島１５内のＰ型不純物低濃度領域の島１６内に形成されている。ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２は寄生サイリスタを構成する寄生トランジスタ、Ｒ１，Ｒ２，Ｒ３は寄生抵抗である。   FIG. 7 is a cross-sectional view of a main part for explaining this. FIG. 7A is an explanatory diagram when the transistor MN3 is conductive (node N1 = VSS2). The transistor MN5 is formed directly on the P-type impurity low-concentration substrate 11, and the transistor MP9 is an island in the N-type impurity low-concentration region. 12, the transistor MP1 is formed in the island 14 of the N-type impurity low concentration region in the island 13 of the N-type impurity high concentration region, and the transistor MN3 is P-type in the island 15 of the N-type impurity high concentration region. The impurity is formed in the island 16 in the low concentration region. The PNP transistor Q1 and the NPN transistor Q2 are parasitic transistors that constitute a parasitic thyristor, and R1, R2, and R3 are parasitic resistances.

図７(b)はトランジスタＭＮ４が導通したとき（ノードＮ２＝ＶＳＳ２）の説明図であり、トランジスタＭＮ６はＰ型不純物低濃度基板１１に直接形成され、トランジスタＭＰ１０はＮ型不純物低濃度領域の島１７内に形成され、トランジスタＭＰ２はＮ型不純物高濃度領域の島１８内のＮ型不純物低濃度領域の島１９内に形成され、トランジスタＭＮ４はＮ型不純物高濃度領域の島２０内のＰ型不純物低濃度領域の島２１内に形成されている。ＰＮＰトランジスタＱ３、ＮＰＮトランジスタＱ４は寄生サイリスタを構成する寄生トランジスタ、Ｒ４，Ｒ５，Ｒ６は寄生抵抗である。   FIG. 7B is an explanatory diagram when the transistor MN4 is turned on (node N2 = VSS2). The transistor MN6 is formed directly on the P-type impurity low-concentration substrate 11, and the transistor MP10 is an island in the N-type impurity low-concentration region. 17 is formed in the island 19 of the N-type impurity low concentration region in the island 18 of the N-type impurity high concentration region, and the transistor MN4 is P-type in the island 20 of the N-type impurity high concentration region. The impurity is formed in the island 21 in the low concentration region. The PNP transistor Q3 and the NPN transistor Q4 are parasitic transistors that constitute a parasitic thyristor, and R4, R5, and R6 are parasitic resistors.

図７(a)では、ＶＳＳ１＞（ＶＳＳ２＋ＶBEQ2）になった時（ＶBEQ2はトランジスタＱ２のベース・エミッタ間電圧）に、ＶＳＳ１→Ｒ２→Ｑ２のベース・エミッタ→Ｎ１→ＭＮ３→ＶＳＳ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ２が導通してトランジスタＱ１にベース電流が流れる。このため、抵抗Ｒ１とトランジスタＱ２を経由するＶＤＤ１→ＶＳＳ２間の大電流、ＶＤＤ１→ＶＳＳ１間の大電流、トランジスタＱ１と抵抗Ｒ３を経由するＶＤＤ１→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。 In FIG. 7A, when VSS1> (VSS2 + VBEQ2 ) ( VBEQ2 is the base-emitter voltage of the transistor Q2), the route is VSS1 → R2 → base / emitter of Q2 → N1 → MN3 → VSS2. A trigger current I_trigger flows, whereby the transistor Q2 is turned on and a base current flows through the transistor Q1. Therefore, a large current between VDD1 → VSS2 via the resistor R1 and the transistor Q2, a large current between VDD1 → VSS1, and a large current between the VDD1 → VSS1 via the transistor Q1 and the resistor R3 flow, respectively. Will occur.

図７(b)でも、ＶＳＳ１＞（ＶＳＳ２＋ＶBEQ4）になった時（ＶBEQ4はトランジスタＱ４のベース・エミッタ間電圧）に、ＶＳＳ１→Ｒ５→Ｑ４のベース・エミッタ→Ｎ２→ＭＮ４→ＶＳＳ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ４が導通してトランジスタＱ３にベース電流が流れる。このため、抵抗Ｒ４とトランジスタＱ４を経由するＶＤＤ１→ＶＳＳ２間の大電流、ＶＤＤ１→ＶＳＳ１間の大電流、トランジスタＱ３と抵抗Ｒ６を経由するＶＤＤ１→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。 Also in FIG. 7B, when VSS1> (VSS2 + VBEQ4 ) ( VBEQ4 is the voltage between the base and emitter of the transistor Q4), the route is VSS1 → R5 → base / emitter of Q4 → N2 → MN4 → VSS2. A trigger current I_trigger flows, whereby the transistor Q4 is turned on and a base current flows through the transistor Q3. Therefore, a large current between VDD1 and VSS2 passing through the resistor R4 and the transistor Q4, a large current between VDD1 and VSS1, and a large current between VDD1 and VSS1 passing through the transistor Q3 and the resistor R6 flow, respectively. Will occur.

本発明の目的は、上記のように電源電圧の高低の関係が所定の関係から崩れた場合であっても、ラッチアップ現象が発生しないようにしたレベルシフト回路を提供することである。   An object of the present invention is to provide a level shift circuit in which a latch-up phenomenon does not occur even when the relationship between the levels of the power supply voltage collapses from a predetermined relationship as described above.

上記目的を達成するために、請求項１に係る発明のレベルシフト回路は、信号出力端子となる第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備するレベルシフト回路において、前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなり、且つ前記電圧ＶＳＳ２の端子と前記電圧ＶＳＳ１の端子の間に、前記電圧ＶＳＳ２の端子がカソードとなり、前記ＶＳＳ１の端子がアノードとなるように、第１のダイオードが接続されている、ことを特徴とする。
請求項２にかかる発明のレベルシフト回路は、信号出力端子となる第１１のノードと第１２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ１とＶＳＳ１で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第１３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第３のインバータと、入力側が該第１３のノードに接続され出力側が第１４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第４のインバータと、前記第１１、第１２および第１３のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、前記第１１、第１２および第１４のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路とを具備するレベルシフト回路において、前記第３の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１３のノードに接続されドレインが第１５のノードに接続された第１１のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１５のノードに接続されソースが前記第１１のノードに接続された第１１のＮＭＯＳトランジスタと、ゲートとドレインが前記第１１のノードに接続されソースが第１７のノードに接続された第１５のＮＭＯＳトランジスタと、ドレインが前記第１７のノードに接続されゲートが前記第１２のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１３のＮＭＯＳトランジスタとからなり、前記第４の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１４のノードに接続されドレインが第１６のノードに接続された第１２のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１６のノードに接続されソースが前記第１２のノードに接続された第１２のＮＭＯＳトランジスタと、ゲートとドレインが前記第１２のノードに接続されソースが第１８のノードに接続された第１６のＮＭＯＳトランジスタと、ドレインが前記第１８のノードに接続されゲートが前記第１１のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１４のＮＭＯＳトランジスタとからなり、且つ前記電圧ＶＤＤ２の端子と前記電圧ＶＤＤ１の端子の間に、前記電圧ＶＤＤ２の端子がカソードとなり、前記ＶＤＤ１の端子がアノードとなるように、第２のダイオードが接続されている、ことを特徴とする。 In order to achieve the above object, a level shift circuit according to a first aspect of the present invention comprises two inverters connected in reverse parallel between a first node serving as a signal output terminal and a second node, and a voltage A latch circuit operating at VDD2 and VSS2, a first inverter connected at the input side to the signal input terminal and connected at the output side to the third node and operating at voltages VDD1 and VSS1, and an input side connected to the third node A second inverter whose output side is connected to the fourth node and operating at voltages VDD1 and VSS1, and a first inverter connected to the first, second and third nodes and operating at voltages VDD2, VSS2 and VSS1. And a second inverting drive circuit connected to the first, second and fourth nodes and operating at voltages VDD2, VSS2 and VSS1. In the level shift circuit, the first inversion driving circuit includes a first NMOS transistor having a source connected to the terminal of the voltage VSS1, a gate connected to the third node, and a drain connected to the fifth node. A first PMOS transistor having a gate connected to the terminal of the voltage VSS2, a drain connected to the fifth node and a source connected to the first node, and a gate and a drain connected to the first node. A fifth PMOS transistor having a source connected to the seventh node, a drain connected to the seventh node, a gate connected to the second node, and a source connected to the terminal of the voltage VDD2. The second inversion driving circuit has a source connected to the terminal of the voltage VSS1 and a gate connected to the front of the second inversion driving circuit. A second NMOS transistor connected to the fourth node and having a drain connected to the sixth node; a gate connected to a terminal of the voltage VSS2, a drain connected to the sixth node, and a source connected to the second node; A second PMOS transistor connected to the node; a sixth PMOS transistor having a gate and drain connected to the second node and a source connected to the eighth node; and a drain connected to the eighth node. And a fourth PMOS transistor having a gate connected to the first node and a source connected to the terminal of the voltage VDD2, and the voltage VSS2 between the terminal of the voltage VSS2 and the terminal of the voltage VSS1. The first diode is connected such that the first terminal is the cathode and the first VSS1 terminal is the anode. It is a sign.
A level shift circuit according to a second aspect of the present invention is a latch circuit comprising two inverters connected in antiparallel between an eleventh node and a twelfth node as signal output terminals and operating at voltages VDD1 and VSS1. A third inverter whose input side is connected to the signal input terminal and whose output side is connected to the thirteenth node and operates at voltages VDD2 and VSS2, and whose input side is connected to the thirteenth node and whose output side is the fourteenth node. A fourth inverter connected and operating at voltages VDD2 and VSS2, a third inversion driving circuit connected to the eleventh, twelfth and thirteenth nodes and operating at voltages VDD2, VDD1 and VSS1, and And a fourth inversion drive circuit connected to the eleventh, twelfth and fourteenth nodes and operating at voltages VDD2, VDD1 and VSS1. In the bell shift circuit, the third inversion driving circuit includes an eleventh PMOS transistor having a source connected to the terminal of the voltage VDD2, a gate connected to the thirteenth node, and a drain connected to the fifteenth node; An eleventh NMOS transistor having a gate connected to the terminal of the voltage VDD1, a drain connected to the fifteenth node and a source connected to the eleventh node, and a gate and a drain connected to the eleventh node. A fifteenth NMOS transistor having a source connected to the seventeenth node; a thirteenth drain having a drain connected to the seventeenth node; a gate connected to the twelfth node; and a source connected to the terminal of the voltage VSS1. The fourth inversion driving circuit has a source whose end is the voltage VDD2 A twelfth PMOS transistor having a gate connected to the fourteenth node and a drain connected to the sixteenth node, a gate connected to the terminal of the voltage VDD1, and a drain connected to the sixteenth node. A twelfth NMOS transistor having a source connected to the twelfth node; a sixteenth NMOS transistor having a gate and drain connected to the twelfth node and a source connected to the eighteenth node; A fourteenth NMOS transistor having a gate connected to the eleventh node, a gate connected to the eleventh node, and a source connected to the terminal of the voltage VSS1, and a terminal of the voltage VDD2 and a terminal of the voltage VDD1; In between, the terminal of the voltage VDD2 becomes the cathode and the terminal of the VDD1 becomes the anode. And a second diode is connected.

請求項１にかかる発明のレベルシフト回路によれば、電圧がＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にあるとき、ＶＤＤ１，ＶＳＳ１の電圧を入力して、ＶＤＤ２，ＶＳＳ２の電圧を出力することができる他に、電圧ＶＳＳ１，ＶＳＳ２が正規の電圧関係ＶＳＳ２＞ＶＳＳ１から反転して、ＶＳＳ１＞ＶＳＳ２になっても、第１のダイオードによってバイパス路が形成されているので、寄生のＰＮＰトランジスタと寄生のＮＰＮトランジスタで形成される寄生のサイリスタにトリガ電流が供給されることが回避され、ラッチアップ発生を回避することができる。
請求項２にかかる発明のレベルシフト回路によれば、電圧がＶＤＤ２＞ＶＤＤ１＞ＶＳＳ１、且つＶＤＤ２＞ＶＳＳ２の関係にあるとき、電圧ＶＤＤ１，ＶＤＤ２が正規の電圧関係ＶＤＤ２＞ＶＤＤ１から反転して、ＶＤＤ１＞ＶＤＤ２になっても、第２のダイオードによってバイパス路が形成されているので、寄生のＰＮＰトランジスタと寄生のＮＰＮトランジスタで形成される寄生のサイリスタにトリガ電流が供給されることが回避され、ラッチアップ発生を回避することができる。また、請求項１にかかる発明と反対に、ＶＤＤ２，ＶＳＳ２の電圧を入力して、ＶＤＤ１，ＶＳＳ１の電圧を出力することができる。 According to the level shift circuit of the first aspect of the present invention, when the voltages are VDD2>VSS2> VSS1 and VDD1> VSS1, the voltages VDD1 and VSS1 are input and the voltages VDD2 and VSS2 are output. In addition, even when the voltages VSS1 and VSS2 are inverted from the normal voltage relationship VSS2> VSS1 and VSS1> VSS2 is satisfied, the bypass path is formed by the first diode. Supply of a trigger current to a parasitic thyristor formed of a parasitic NPN transistor is avoided, and occurrence of latch-up can be avoided.
According to the level shift circuit of the second aspect of the invention, when the voltages are in the relationship of VDD2>VDD1> VSS1 and VDD2> VSS2, the voltages VDD1 and VDD2 are inverted from the normal voltage relationship VDD2> VDD1, and VDD1 Even if> VDD2, the bypass path is formed by the second diode, so that a trigger current is prevented from being supplied to the parasitic thyristor formed by the parasitic PNP transistor and the parasitic NPN transistor. Up occurrence can be avoided. Contrary to the first aspect of the invention, the voltages VDD2 and VSS2 can be inputted and the voltages VDD1 and VSS1 can be outputted.

＜実施例１＞
図１は実施例１のレベルシフト回路の構成を示す回路図である。図６に示した従来のレベルシフト回路とは、電圧ＶＳＳ１の端子と電圧ＶＳＳ２の端子の間に、第１のダイオードＤ１を、電圧ＶＳＳ１の端子側がアノード、電圧ＶＳＳ２の端子側がカソードとなるように接続した点が異なる。 <Example 1>
FIG. 1 is a circuit diagram showing the configuration of the level shift circuit according to the first embodiment. In the conventional level shift circuit shown in FIG. 6, the first diode D1 is placed between the voltage VSS1 terminal and the voltage VSS2 terminal so that the terminal side of the voltage VSS1 is an anode and the terminal side of the voltage VSS2 is a cathode. The connection is different.

図２(a)は、第１のダイオードＤ１の断面を示す図である。このダイオードＤ１はＰ型不純物低濃度の基板１１に直接形成されている。ＶＳＳ１＞ＶＳＳ２になった時、このダイオードＤ１が導通して電圧ＶＳＳ１の端子と電圧ＶＳＳ２の端子の間にバイパス路を形成するので、寄生のＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２に対してトリガ電流が供給されることはなく、それらトランジスタＱ１，Ｑ２からなる寄生サイリスタがターンオンすることが回避される。   FIG. 2A is a diagram showing a cross section of the first diode D1. The diode D1 is directly formed on the substrate 11 having a low concentration of P-type impurities. When VSS1> VSS2, the diode D1 is turned on to form a bypass path between the voltage VSS1 terminal and the voltage VSS2 terminal, so that a trigger current is supplied to the parasitic PNP transistor Q1 and the NPN transistor Q2. The parasitic thyristor composed of the transistors Q1 and Q2 is prevented from turning on.

図２(b)は、第１のダイオードＤ１の別の例の断面図を示す図である。このダイオードＤ１は、Ｐ型不純物低濃度の基板１１にＮ型不純物高濃度領域の島２２を形成し、その領域２２内にＰ型不純物低濃度領域の島２３を形成して、その島２３内にＮＰＮトランジスタＱ５を形成し、このトランジスタＱ５をダイオード接続することで、形成されている。   FIG. 2B is a cross-sectional view of another example of the first diode D1. In the diode D1, an island 22 of a high N-type impurity concentration region is formed in a substrate 11 having a low P-type impurity concentration, and an island 23 of a P-type impurity low concentration region is formed in the region 22, and the island 23 The NPN transistor Q5 is formed in this, and this transistor Q5 is diode-connected.

このように、実施例１のレベルシフト回路では、本来の電源電圧が、ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係で使用されるべきであるときに、何らかの理由によって、ＶＳＳ１＞ＶＳＳ２となる事態が発生したとしても、ダイオードＤ１によって、予め電圧ＶＳＳ１の端子と電圧ＶＳＳ２の端子の間にバイパス路が形成されているので、寄生のＰＮＰトランジスタ、ＮＰＮトランジスタに対してトリガ電流が供給されることはなく、それら寄生トランジスタからなる寄生サイリスタがターンオンすることが回避され、ラッチアップ現象の発生が回避される。   As described above, in the level shift circuit according to the first embodiment, when the original power supply voltage should be used in the relationship of VDD2> VSS2> VSS1 and VDD1> VSS1, VSS1> VSS2 for some reason. Even if a situation occurs, a bypass path is formed in advance between the voltage VSS1 terminal and the voltage VSS2 terminal by the diode D1, so that a trigger current is supplied to the parasitic PNP transistor and NPN transistor. However, it is avoided that the parasitic thyristor including these parasitic transistors is turned on, and the occurrence of the latch-up phenomenon is avoided.

＜実施例２＞
図３は第２の実施例のレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、電源電圧はＶＤＤ２＞ＶＤＤ１＞ＶＳＳ１、且つＶＤＤ２＞ＶＳＳ２の関係であり、図１で説明したレベルシフト回路と同じであるが、入力電圧がＶＤＤ２，ＶＳＳ２、出力電圧がＶＤＤ１，ＶＳＳ１であり、回路構成が図１の回路とは素子極性を反転した構成となっている。そして、本実施例では、電圧ＶＤＤ１の端子と電圧ＶＤＤ２の端子の間に、第２のダイオードＤ２を、電圧ＶＤＤ１の端子側がアノード、電圧ＶＤＤ２の端子側がカソードとなるように接続している。 <Example 2>
FIG. 3 is a circuit diagram showing the configuration of the level shift circuit of the second embodiment. In this level shift circuit, the power supply voltages are VDD2>VDD1> VSS1 and VDD2> VSS2, and are the same as the level shift circuit described in FIG. 1, but the input voltage is VDD2, VSS2, the output voltage is VDD1, It is VSS1, and the circuit configuration is a configuration in which the element polarity is reversed from that of the circuit of FIG. In this embodiment, the second diode D2 is connected between the voltage VDD1 terminal and the voltage VDD2 terminal so that the terminal side of the voltage VDD1 is an anode and the terminal side of the voltage VDD2 is a cathode.

３１はトランジスタＭＰ１５，ＭＮ１９からなる第３のインバータ、３２はトランジスタＭＰ１６，ＭＮ２０からなる第４のインバータである。３３は第２のラッチ回路であり、ノードＮ１１とＮ１２の間に、トランジスタＭＰ１３，ＭＮ１７からなるインバータとトランジスタＭＰ１４，ＭＮ１８からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。   31 is a third inverter made up of transistors MP15 and MN19, and 32 is a fourth inverter made up of transistors MP16 and MN20. Reference numeral 33 denotes a second latch circuit, which reverses an inverter composed of transistors MP13 and MN17 and an inverter composed of transistors MP14 and MN18 between nodes N11 and N12 so that one input side is connected to the other output side. It is configured by connecting in parallel.

３４はノードＮ１３の電圧がＶＤＤ２→ＶＳＳ２に反転するとき、ノードＮ１１，Ｎ１２の電圧を反転（ノードＮ１１をＶＳＳ１→ＶＤＤ１に反転、ノードＮ１２をＶＤＤ１→ＶＳＳ１に反転）させるための第３の反転駆動回路であり、トランジスタＭＮ１３，ＭＮ１５，ＭＮ１１，ＮＰ１１から構成されている。なお、トランジスタＭＮ１１，ＭＰ１１の導通抵抗はトランジスタＭＮ１３，ＭＮ１５の導通抵抗より小さく設定されている。   34 is a third inversion drive for inverting the voltages of the nodes N11 and N12 (the node N11 is inverted from VSS1 to VDD1 and the node N12 is inverted from VDD1 to VSS1) when the voltage of the node N13 is inverted from VDD2 to VSS2. This circuit is composed of transistors MN13, MN15, MN11, and NP11. The conduction resistances of the transistors MN11 and MP11 are set smaller than the conduction resistances of the transistors MN13 and MN15.

３５はノードＮ１４の電圧がＶＤＤ２→ＶＳＳ２に反転するとき、ノードＮ１１，Ｎ１２の電圧を反転（ノードＮ１１をＶＤＤ１→ＶＳＳ１に反転、ノードＮ１２をＶＳＳ１→ＶＤＤ１に反転）させるための第４の反転駆動回路であり、トランジスタＭＮ１４，ＭＮ１６，ＭＮ１２，ＭＰ１２から構成されている。なお、トランジスタＭＮ１２，ＭＰ１２の導通抵抗はトランジスタＭＮ１４，ＭＮ１６の導通抵抗より小さく設定されている。そして、信号入力端子ＩＮは第３のインバータ３１の入力側に接続され、信号出力端子ＯＵＴはノードＮ１１に接続されている。   35 is a fourth inversion drive for inverting the voltages of the nodes N11 and N12 (the node N11 is inverted from VDD1 to VSS1 and the node N12 is inverted from VSS1 to VDD1) when the voltage of the node N14 is inverted from VDD2 to VSS2. This circuit is composed of transistors MN14, MN16, MN12, and MP12. The conduction resistances of the transistors MN12 and MP12 are set smaller than the conduction resistances of the transistors MN14 and MN16. The signal input terminal IN is connected to the input side of the third inverter 31, and the signal output terminal OUT is connected to the node N11.

さて、いま、信号入力端子ＩＮの電圧がＶＳＳ２であるときは、ノードＮ１３の電圧はＶＤＤ２、ノードＮ１４の電圧はＶＳＳ２となっている。また、ノードＮ１１の電圧はＶＳＳ１、ノードＮ１２の電圧はＶＤＤ１になっている。   Now, when the voltage of the signal input terminal IN is VSS2, the voltage of the node N13 is VDD2, and the voltage of the node N14 is VSS2. The voltage at the node N11 is VSS1 and the voltage at the node N12 is VDD1.

この状態において、信号入力端子ＩＮの電圧がＶＳＳ２→ＶＤＤ２に変化したときは、次のように動作する。まず、ノードＮ１３の電圧がＶＤＤ２→ＶＳＳ２に変化することによりトランジスタＭＰ１１が導通し、ノードＮ１４の電圧がＶＳＳ２→ＶＤＤ２に変化することによりトランジスタＭＰ１２が遮断する。トランジスタＭＰ１１が導通することで、ノードＮ１５が電圧ＶＤＤ２の端子に対して低インピーダンス化するので、トランジスタＭＮ１１のソース、つまりノードＮ１１の電圧がＶＳＳ１から「ＶＤＤ１−Ｖｔｈ１１」（Ｖｔｈ１１はトランジスタＭＮ１１のしきい値電圧）の電圧に上昇する。この結果、ラッチ回路１３のトランジスタＭＮ１８，ＭＰ１４からなるインバータが駆動され、ノードＮ１２の電圧がＶＳＳ１に、ノードＮ１１の電圧がＶＤＤ１になる方向に変化し、反転する。   In this state, when the voltage at the signal input terminal IN changes from VSS2 to VDD2, the operation is as follows. First, the transistor MP11 is turned on when the voltage at the node N13 changes from VDD2 to VSS2, and the transistor MP12 is cut off when the voltage at the node N14 changes from VSS2 to VDD2. Since the transistor MP11 becomes conductive, the node N15 has a low impedance with respect to the terminal of the voltage VDD2, so that the source of the transistor MN11, that is, the voltage of the node N11 is changed from VSS1 to “VDD1−Vth11” (Vth11 is the threshold of the transistor MN11). Value voltage). As a result, the inverter comprising the transistors MN18 and MP14 of the latch circuit 13 is driven, and the voltage at the node N12 changes to VSS1 and the voltage at the node N11 changes to VDD1 and is inverted.

この遷移時に、第４の反転駆動回路３５の側のトランジスタＭＮ１４，ＭＮ１６については、トランジスタＭＮ１４は遮断状態から導通状態に移行し、トランジスタＭＮ１６は導通状態から遮断状態に移行するが、トランジスタＭＮ１４の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１２を電圧ＶＳＳ１の端子に対して低インピーダンス化し、ノードＮ１２の電圧がＶＤＤ１→ＶＳＳ１に遷移する時間を短縮化させ、反転動作を高速化させる。   At the time of this transition, for the transistors MN14 and MN16 on the fourth inversion driving circuit 35 side, the transistor MN14 shifts from the cut-off state to the conductive state, and the transistor MN16 shifts from the conductive state to the cut-off state. Since the timing of the transition from the state to the conductive state is slightly earlier, the impedance of the node N12 is temporarily lowered with respect to the terminal of the voltage VSS1, the time for the voltage of the node N12 to transition from VDD1 to VSS1 is shortened, and inversion Speed up the operation.

なお、このとき、第３の反転駆動回路３４の側のトランジスタＭＮ１３，ＭＮ１５については、トランジスタＭＮ１５が先に遮断状態から導通状態に変化し、その後にトランジスタＭＮ１３が導通状態から遮断状態に変化するが、このときはトランジスタＭＰ１１，ＭＮ１１が先に導通しており、しかもその導通抵抗がトランジスタＭＮ１３，ＭＮ１５よりも小さく設定されているので、ノードＮ１１の電圧ＶＳＳ１方向への持ち下げ量はわずかであり、そのノードＮ１１を電圧ＶＤＤ１に反転させる動作に影響を与えることはない。   At this time, regarding the transistors MN13 and MN15 on the third inverting drive circuit 34 side, the transistor MN15 first changes from the cutoff state to the conduction state, and then the transistor MN13 changes from the conduction state to the cutoff state. At this time, the transistors MP11 and MN11 are turned on first, and the conduction resistance is set to be smaller than that of the transistors MN13 and MN15. Therefore, the amount of the node N11 to be lowered in the voltage VSS1 direction is small. The operation of inverting the node N11 to the voltage VDD1 is not affected.

次に、信号入力端子ＩＮの電圧がＶＤＤ２→ＶＳＳ２に変化したときは、ノードＮ１３の電圧がＶＳＳ２→ＶＤＤ２に変化することによりトランジスタＭＰ１１が遮断し、ノードＮ４の電圧がＶＤＤ２→ＶＳＳ２に変化することによりトランジスタＭＰ１２が導通する。トランジスタＭＰ１２が導通することで、ノードＮ１６が電圧ＶＤＤ２の端子に対して低インピーダンス化するので、トランジスタＭＮ１２のソース、つまりノードＮ１２の電圧がＶＳＳ１から「ＶＤＤ１−Ｖｔｈ１２」（Ｖｔｈ１２はトランジスタＭＮ１２のしきい値電圧）の電圧に上昇する。この結果、ラッチ回路３３のトランジスタＭＮ１７，ＭＰ１３からなるインバータが駆動され、ノードＮ１１の電圧がＶＳＳ１に、ノードＮ１２の電圧がＶＤＤ１になる方向に変化し、反転する。   Next, when the voltage at the signal input terminal IN changes from VDD2 to VSS2, the voltage at the node N13 changes from VSS2 to VDD2, whereby the transistor MP11 is cut off, and the voltage at the node N4 changes from VDD2 to VSS2. As a result, the transistor MP12 becomes conductive. When the transistor MP12 is turned on, the node N16 has a low impedance with respect to the terminal of the voltage VDD2, so that the source of the transistor MN12, that is, the voltage of the node N12 is changed from VSS1 to “VDD1-Vth12” (Vth12 is the threshold of the transistor MN12). Value voltage). As a result, the inverter comprising the transistors MN17 and MP13 of the latch circuit 33 is driven, and the voltage at the node N11 changes to VSS1 and the voltage at the node N12 changes to VDD1 and is inverted.

この遷移時に、第３の反転駆動回路３４の側のトランジスタＭＮ１３，ＭＮ１５については、トランジスタＭＮ１３は遮断状態から導通状態に移行し、トランジスタＭＮ１５は導通状態から遮断状態に移行するが、トランジスタＭＮ１３の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１１を電圧ＶＳＳ１の端子に対して低インピーダンス化し、ノードＮ１１の電圧がＶＤＤ１→ＶＳＳ１に遷移する時間を短縮化させ、反転動作を高速化させる。   At the time of this transition, for the transistors MN13 and MN15 on the third inverting drive circuit 34 side, the transistor MN13 shifts from the cutoff state to the conduction state, and the transistor MN15 shifts from the conduction state to the cutoff state. Since the timing of the transition from the state to the conductive state is slightly earlier, the impedance of the node N11 is temporarily lowered with respect to the terminal of the voltage VSS1, the time for the voltage of the node N11 to transition from VDD1 to VSS1 is shortened, and inversion Speed up the operation.

なお、このとき、第４の反転駆動回路３５の側のトランジスタＭＮ１４，ＭＮ１６については、トランジスタＭＮ１６が先に遮断状態から導通状態に変化し、その後にトランジスタＭＮ１４が導通状態から遮断状態に変化するが、このときはトランジスタＭＰ１２、ＭＮ１２が先に導通しており、しかもその導通抵抗がトランジスタＭＮ１４，ＭＮ１６よりも小さく設定されているので、ノードＮ１２の電圧ＶＳＳ１の端子方向への持ち下げ量はわずかであり、そのノードＮ１２を電圧ＶＤＤ１に反転させる動作に影響を与えることはない。   At this time, regarding the transistors MN14 and MN16 on the fourth inversion drive circuit 35 side, the transistor MN16 first changes from the cutoff state to the conduction state, and then the transistor MN14 changes from the conduction state to the cutoff state. At this time, the transistors MP12 and MN12 are turned on first, and the conduction resistance is set to be smaller than that of the transistors MN14 and MN16. Therefore, the amount of voltage VSS1 at the node N12 to be pulled down is small. There is no effect on the operation of inverting the node N12 to the voltage VDD1.

このように、図３のレベルシフト回路によれば、ＶＤＤ２，ＶＳＳ２の電圧を入力して、ＶＤＤ１，ＶＳＳ１にレベルシフトされた出力信号を得ることができる。また、遷移時に、ＶＳＳ１方向に遷移するノードＮ１１又はＮ１２とＶＳＳ１側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できる。   As described above, according to the level shift circuit of FIG. 3, it is possible to input the voltages VDD2 and VSS2 and obtain an output signal level-shifted to VDD1 and VSS1. Further, at the time of transition, the impedance between the node N11 or N12 transitioning in the VSS1 direction and the VSS1 side is temporarily reduced, so that the switching speed can be increased. Furthermore, the entire circuit can be composed of only PMOS and NMOS transistors.

ところが、この図３のレベルシフト回路では、第２のダイオードＤ２が接続されていないとき、何かの理由によって、電源関係がＶＤＤ１＞ＶＤＤ２になると、ＣＭＯＳ回路部分に形成される寄生のＰＮＰトランジスタとＮＰＮトランジスタからなる寄生サイリスタにトリガ電流が流れ、その寄生サイリスタを導通させるラッチアップ現象が発生し、過大な電流が流れて素子破壊を引き起こす恐れがある。   However, in the level shift circuit of FIG. 3, when the second diode D2 is not connected and the power supply relationship becomes VDD1> VDD2 for some reason, the parasitic PNP transistor formed in the CMOS circuit portion A trigger current flows through a parasitic thyristor composed of an NPN transistor, causing a latch-up phenomenon that causes the parasitic thyristor to conduct, and an excessive current may flow to cause element destruction.

図４はこれを説明するための要部の断面図である。図４(a)はトランジスタＭＰ１３が導通したとき（ノードＮ１１＝ＶＤＤ１）の説明図であり、トランジスタＭＮ１７はＰ型不純物低濃度基板４１に直接形成され、トランジスタＭＰ１３はＮ型不純物低濃度領域の島４２内に形成され、トランジスタＭＮ１１はＮ型不純物高濃度領域の島４３内のＮ型不純物低濃度領域の島４４内に形成され、トランジスタＭＰ１１はＮ型不純物低濃度領域の島４５内に形成されている。ＰＮＰトランジスタＱ１１，Ｑ１２、ＮＰＮトランジスタＱ１３は寄生サイリスタを構成する寄生トランジスタ、Ｒ１１，Ｒ１２は寄生抵抗、Ｄ２１は寄生ダイオードである。   FIG. 4 is a cross-sectional view of a main part for explaining this. FIG. 4A is an explanatory diagram when the transistor MP13 is conductive (node N11 = VDD1). The transistor MN17 is formed directly on the P-type impurity low concentration substrate 41, and the transistor MP13 is an island of the N-type impurity low concentration region. The transistor MN11 is formed in the island 44 of the N-type impurity low concentration region in the island 43 of the N-type impurity high concentration region, and the transistor MP11 is formed in the island 45 of the N-type impurity low concentration region. ing. PNP transistors Q11 and Q12 and NPN transistor Q13 are parasitic transistors constituting a parasitic thyristor, R11 and R12 are parasitic resistors, and D21 is a parasitic diode.

図４(b)はトランジスタＭＰ１４が導通したとき（ノードＮ１２＝ＶＤＤ１）の説明図であり、トランジスタＭＮ１８はＰ型不純物低濃度基板４１に直接形成され、トランジスタＭＰ１４はＮ型不純物低濃度領域の島４６内に形成され、トランジスタＭＮ１２はＮ型不純物高濃度領域の島４７内のＮ型不純物低濃度領域の島４８内に形成され、トランジスタＭＰ１２はＮ型不純物低濃度領域の島４９内に形成されている。ＰＮＰトランジスタＱ１４，Ｑ１５、ＮＰＮトランジスタＱ１６は寄生サイリスタを構成する寄生トランジスタ、Ｒ１３，Ｒ１４は寄生抵抗、Ｄ２２は寄生ダイオードである。   FIG. 4B is an explanatory diagram when the transistor MP14 is turned on (node N12 = VDD1). The transistor MN18 is formed directly on the P-type impurity low-concentration substrate 41, and the transistor MP14 is an island in the N-type impurity low-concentration region. The transistor MN12 is formed in the island 48 of the N-type impurity low concentration region in the island 47 of the N-type impurity high concentration region, and the transistor MP12 is formed in the island 49 of the N-type impurity low concentration region. ing. The PNP transistors Q14 and Q15 and the NPN transistor Q16 are parasitic transistors constituting a parasitic thyristor, R13 and R14 are parasitic resistors, and D22 is a parasitic diode.

図４(a)では、ＶＤＤ１＞（ＶＤＤ２＋ＶD21＋ＶBEQ11 ）になった時（ＶD21はダイオードＤ２１の順方向電圧、ＶBEQ11はトランジスタＱ１１のベース・エミッタ間電圧）に、ＶＤＤ１→ＭＰ１３→Ｄ２１→Ｎ１５→Ｑ１１のベース・エミッタ→Ｒ１１→ＶＤＤ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ１１が導通してトランジスタＱ１３にベース電流が流れる。このため、抵抗Ｒ１１とトランジスタＱ１３を経由するＶＤＤ２→ＶＳＳ１間の大電流、トランジスタＱ１２と抵抗Ｒ１２を経由するＶＤＤ２→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。 In FIG. 4A, when VDD1> (VDD2 + V D21 + V BEQ11 ) (V D21 is the forward voltage of the diode D21, V BEQ11 is the base-emitter voltage of the transistor Q11), VDD1 → MP13 → D21 → The trigger current I_trigger flows through the route of N15 → Q11 base / emitter → R11 → VDD2, whereby the transistor Q11 becomes conductive and the base current flows through the transistor Q13. Therefore, a large current between VDD2 and VSS1 passing through the resistor R11 and the transistor Q13 and a large current between VDD2 and VSS1 passing through the transistor Q12 and the resistor R12 flow, and a latch-up phenomenon occurs.

図４(b)でも、ＶＤＤ１＞（ＶＤＤ２＋ＶD22＋ＶBEQ14 ）になった時（ＶD22はダイオードＤ２２の順方向電圧、ＶBEQ14はトランジスタＱ１４のベース・エミッタ間電圧）に、ＶＤＤ１→ＭＰ１４→Ｄ２２→Ｎ１６→Ｑ１４のベース・エミッタ→Ｒ１３→ＶＤＤ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ１４が導通してトランジスタＱ１６にベース電流が流れる。このため、抵抗Ｒ１３とトランジスタＱ１６を経由するＶＤＤ２→ＶＳＳ１間の大電流、トランジスタＱ１５と抵抗Ｒ１４を経由するＶＤＤ２→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。 Also in FIG. 4B, when VDD1> (VDD2 + V D22 + V BEQ14 ) (V D22 is the forward voltage of the diode D22, V BEQ14 is the base-emitter voltage of the transistor Q14), VDD1 → MP14 → D22 → The trigger current I_trigger flows in the route of N16 → Q14 base / emitter → R13 → VDD2, whereby the transistor Q14 is turned on and the base current flows in the transistor Q16. Therefore, a large current between VDD2 and VSS1 passing through the resistor R13 and the transistor Q16 and a large current between VDD2 and VSS1 passing through the transistor Q15 and the resistor R14 flow, and a latch-up phenomenon occurs.

しかし、本実施例では、前記したように、電圧ＶＤＤ１の端子と電圧ＶＤＤ２の端子の間に、第２のダイオードＤ２を、電圧ＶＤＤ１の端子側がアノード、電圧ＶＤＤ２の端子側がカソードとなるように接続しているので、ラッチアップ現象の発生を回避できる。   However, in this embodiment, as described above, the second diode D2 is connected between the voltage VDD1 terminal and the voltage VDD2 terminal so that the terminal side of the voltage VDD1 is an anode and the terminal side of the voltage VDD2 is a cathode. Therefore, the occurrence of the latch-up phenomenon can be avoided.

図５は、第２のダイオードＤ２の断面図を示す図である。このダイオードＤ２は、Ｐ型不純物低濃度の基板４１にＮ型不純物高濃度領域の島４９を形成し、その領域４９内にＮ型不純物低濃度領域の島５０を形成して、その島５０内に形成されている。なお、このダイオードＤ２は、図２(a)に示したダイオードＤ１のように基板に直接形成しても、また図２(b)に示したトランジスタＱ５のようにダイオード接続トランジスタで形成してもよい。   FIG. 5 is a cross-sectional view of the second diode D2. This diode D2 is formed by forming an island 49 of an N-type impurity high concentration region in a substrate 41 of a low concentration of P-type impurity, and forming an island 50 of an N-type impurity low concentration region in the region 49. Is formed. The diode D2 may be formed directly on the substrate like the diode D1 shown in FIG. 2 (a), or may be formed of a diode-connected transistor like the transistor Q5 shown in FIG. 2 (b). Good.

このように、実施例２のレベルシフト回路では、本来の電源電圧が、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳ１、且つＶＤＤ２＞ＶＳＳ２の関係で使用されるべきであるときに、何らかの理由によって、ＶＤＤ１＞ＶＤＤ２となる事態が発生したとしても、ダイオードＤ２によって、予め電圧ＶＤＤ１の端子と電圧ＶＤＤ２の端子の間にバイパス路が形成されているので、寄生のＰＮＰトランジスタ、ＮＰＮトランジスタに対してトリガ電流が供給されることはなく、それら寄生トランジスタからなる寄生サイリスタがターンオンすることが回避され、ラッチアップ現象の発生が回避される。また、実施例１ではＶＤＤ１，ＶＳＳ１を入力してＶＤＤ２，ＶＳＳ２にレベルシフトすることはできなかったが、実施例２ではそのレベルシフトが可能となる。   As described above, in the level shift circuit according to the second embodiment, when the original power supply voltage should be used in the relationship of VDD2> VDD1> VSS1 and VDD2> VSS2, VDD1> VDD2 for some reason. Even if the situation occurs, a bypass path is formed in advance between the voltage VDD1 terminal and the voltage VDD2 terminal by the diode D2, so that a trigger current is supplied to the parasitic PNP transistor and NPN transistor. However, it is avoided that the parasitic thyristor including these parasitic transistors is turned on, and the occurrence of the latch-up phenomenon is avoided. In the first embodiment, VDD1 and VSS1 cannot be input and level shifted to VDD2 and VSS2. However, in the second embodiment, the level shift can be performed.

本発明の実施例１のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of Example 1 of the present invention. (a)は実施例１のレベルシフト回路の要部の一例の断面図、(b)は同要部の別の一例の断面図である。(a) is sectional drawing of an example of the principal part of the level shift circuit of Example 1, (b) is sectional drawing of another example of the principal part. 本発明の実施例２のレベルシフト回路の回路図である。It is a circuit diagram of the level shift circuit of Example 2 of the present invention. (a)、(b)は図３のレベルシフト回路からダイオードＤ２を除去したときに発生するラッチアップの説明用の断面図である。(a), (b) is sectional drawing for description of the latch-up which generate | occur | produces when the diode D2 is removed from the level shift circuit of FIG. 実施例２のレベルシフト回路の要部の一例の断面図である。FIG. 6 is a cross-sectional view of an example of a main part of a level shift circuit according to a second embodiment. 従来のレベルシフト回路の回路図である。It is a circuit diagram of a conventional level shift circuit. (a)は図６のレベルシフト回路のラッチアップ発生の説明用の断面図、(b)は同ラッチアップ発生の説明用の別の断面図である。FIG. 7A is a cross-sectional view for explaining the occurrence of latch-up in the level shift circuit of FIG. 6, and FIG. 7B is another cross-sectional view for explaining the occurrence of the latch-up.

符号の説明Explanation of symbols

１：第１のインバータ、２：第２のインバータ、３：第１のラッチ回路、４：第１の反転駆動回路、５：第２の反転駆動回路
３１：第３のインバータ、３２：第４のインバータ、３３：第２のラッチ回路、３４：第３の反転駆動回路、３５：第４の反転駆動回路 1: first inverter, 2: second inverter, 3: first latch circuit, 4: first inversion drive circuit, 5: second inversion drive circuit, 31: third inverter, 32: fourth 33: second latch circuit, 34: third inversion drive circuit, 35: fourth inversion drive circuit

Claims (2)

信号出力端子となる第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、
入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、
前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、
前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備するレベルシフト回路において、
前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、
前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなり、
且つ前記電圧ＶＳＳ２の端子と前記電圧ＶＳＳ１の端子の間に、前記電圧ＶＳＳ２の端子がカソードとなり、前記ＶＳＳ１の端子がアノードとなるように、第１のダイオードが接続されている、
ことを特徴とするレベルシフト回路。 A latch circuit comprising two inverters connected in antiparallel between a first node and a second node serving as signal output terminals and operating at voltages VDD2 and VSS2;
A first inverter having an input side connected to a signal input terminal and an output side connected to a third node and operating at voltages VDD1 and VSS1,
A second inverter having an input side connected to the third node and an output side connected to a fourth node and operating at voltages VDD1 and VSS1,
A first inverting drive circuit connected to the first, second and third nodes and operating at voltages VDD2, VSS2 and VSS1;
In a level shift circuit comprising a second inverting drive circuit connected to the first, second and fourth nodes and operating at voltages VDD2, VSS2 and VSS1,
The first inversion driving circuit includes a first NMOS transistor having a source connected to the terminal of the voltage VSS1, a gate connected to the third node, and a drain connected to a fifth node, and a gate connected to the voltage VSS. A first PMOS transistor having a drain connected to the VSS2 terminal, a drain connected to the fifth node, and a source connected to the first node, a gate and a drain connected to the first node, and a source connected to the seventh node. A fifth PMOS transistor connected to the second node, a third PMOS transistor having a drain connected to the seventh node, a gate connected to the second node, and a source connected to the terminal of the voltage VDD2. Consists of
The second inversion driving circuit includes a second NMOS transistor having a source connected to the terminal of the voltage VSS1, a gate connected to the fourth node, and a drain connected to a sixth node, and a gate connected to the voltage VSS. A second PMOS transistor having a drain connected to the terminal of VSS2, a drain connected to the sixth node and a source connected to the second node, a gate and a drain connected to the second node, and a source connected to the eighth node. A sixth PMOS transistor connected to the first node, a fourth PMOS transistor having a drain connected to the eighth node, a gate connected to the first node, and a source connected to the terminal of the voltage VDD2. Consists of
A first diode is connected between the terminal of the voltage VSS2 and the terminal of the voltage VSS1 so that the terminal of the voltage VSS2 becomes a cathode and the terminal of the VSS1 becomes an anode.
A level shift circuit characterized by that. 信号出力端子となる第１１のノードと第１２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ１とＶＳＳ１で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第１３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第３のインバータと、
入力側が該第１３のノードに接続され出力側が第１４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第４のインバータと、
前記第１１、第１２および第１３のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、
前記第１１、第１２および第１４のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路とを具備するレベルシフト回路において、
前記第３の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１３のノードに接続されドレインが第１５のノードに接続された第１１のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１５のノードに接続されソースが前記第１１のノードに接続された第１１のＮＭＯＳトランジスタと、ゲートとドレインが前記第１１のノードに接続されソースが第１７のノードに接続された第１５のＮＭＯＳトランジスタと、ドレインが前記第１７のノードに接続されゲートが前記第１２のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１３のＮＭＯＳトランジスタとからなり、
前記第４の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１４のノードに接続されドレインが第１６のノードに接続された第１２のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１６のノードに接続されソースが前記第１２のノードに接続された第１２のＮＭＯＳトランジスタと、ゲートとドレインが前記第１２のノードに接続されソースが第１８のノードに接続された第１６のＮＭＯＳトランジスタと、ドレインが前記第１８のノードに接続されゲートが前記第１１のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１４のＮＭＯＳトランジスタとからなり、
且つ前記電圧ＶＤＤ２の端子と前記電圧ＶＤＤ１の端子の間に、前記電圧ＶＤＤ２の端子がカソードとなり、前記ＶＤＤ１の端子がアノードとなるように、第２のダイオードが接続されている、
ことを特徴とするレベルシフト回路。 A latch circuit composed of two inverters connected in antiparallel between an eleventh node and a twelfth node as signal output terminals and operating at voltages VDD1 and VSS1,
A third inverter whose input side is connected to the signal input terminal and whose output side is connected to the thirteenth node and which operates at voltages VDD2 and VSS2,
A fourth inverter having an input side connected to the thirteenth node and an output side connected to the fourteenth node and operating at voltages VDD2 and VSS2,
A third inverting drive circuit connected to the eleventh, twelfth and thirteenth nodes and operating at voltages VDD2, VDD1 and VSS1,
A level shift circuit including a fourth inversion driving circuit connected to the eleventh, twelfth and fourteenth nodes and operating at voltages VDD2, VDD1 and VSS1,
The third inversion driving circuit includes an eleventh PMOS transistor having a source connected to the terminal of the voltage VDD2, a gate connected to the thirteenth node, and a drain connected to the fifteenth node, and a gate connected to the voltage An eleventh NMOS transistor connected to the terminal of VDD1, a drain connected to the fifteenth node, and a source connected to the eleventh node; a gate and a drain connected to the eleventh node; A fifteenth NMOS transistor connected to the node of the second node, a thirteenth NMOS transistor having a drain connected to the seventeenth node, a gate connected to the twelfth node, and a source connected to the terminal of the voltage VSS1. Consists of
The fourth inversion driving circuit includes a twelfth PMOS transistor having a source connected to the terminal of the voltage VDD2, a gate connected to the fourteenth node, and a drain connected to the sixteenth node, and a gate connected to the voltage A twelfth NMOS transistor having a drain connected to the VDD1, a drain connected to the sixteenth node and a source connected to the twelfth node, a gate and a drain connected to the twelfth node, and a source eighteenth. A sixteenth NMOS transistor connected to the node of the first node, a fourteenth NMOS transistor having a drain connected to the eighteenth node, a gate connected to the eleventh node, and a source connected to the terminal of the voltage VSS1. Consists of
A second diode is connected between the voltage VDD2 terminal and the voltage VDD1 terminal such that the voltage VDD2 terminal is a cathode and the VDD1 terminal is an anode.
A level shift circuit characterized by that.
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