JP2013012634A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the same Download PDFInfo
- Publication number
- JP2013012634A JP2013012634A JP2011145276A JP2011145276A JP2013012634A JP 2013012634 A JP2013012634 A JP 2013012634A JP 2011145276 A JP2011145276 A JP 2011145276A JP 2011145276 A JP2011145276 A JP 2011145276A JP 2013012634 A JP2013012634 A JP 2013012634A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor device
- nico
- reflectance
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Hall/Mr Elements (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
従来の技術として、アライメントマークを有する半導体装置がある(例えば、特許文献1参照)。 As a conventional technique, there is a semiconductor device having an alignment mark (see, for example, Patent Document 1).
この半導体装置は、半導体基板上に形成される任意の回路と、回路上にその保護膜として形成されるSiO2等の酸化膜と、酸化膜上に形成されるアルミニウム層による高反射率パターンとを有し、高反射率パターンと下地の酸化膜層を露出させた低反射率パターンとでX方向、Y方向に略十字形状にアライメントマークを形成する。 This semiconductor device includes an arbitrary circuit formed on a semiconductor substrate, an oxide film such as SiO 2 formed as a protective film on the circuit, and a high reflectance pattern by an aluminum layer formed on the oxide film. The alignment mark is formed in a substantially cross shape in the X direction and the Y direction with the high reflectance pattern and the low reflectance pattern with the underlying oxide film layer exposed.
この半導体装置によれば、反射率の異なる高反射パターンと低反射パターンとをアライメントマークに用いたため、高反射パターンのみでアライメントマークを形成した場合に比べてコントラストが向上し、位置合わせを確実にすることができる。 According to this semiconductor device, since the high reflection pattern and the low reflection pattern having different reflectivities are used for the alignment mark, the contrast is improved as compared with the case where the alignment mark is formed only by the high reflection pattern, and the alignment is ensured. can do.
しかし、特許文献1に示す半導体装置は、低反射率パターンとして酸化膜層を用いることで照射される光が基板に達するために低反射パターンの反射率が基板の反射率にも依存し、さらにはウエハ上において基板の反射率のばらつきがある場合には、高反射率パターンと低反射率パターンのコントラストが十分でないものが製造され、識別性が確保できない場合があった。
However, in the semiconductor device disclosed in
従って、本発明の目的は、基板の反射率に依存せず、アライメントマークの識別性を確保することができる半導体装置及び半導体装置の製造方法を提供することにある。 Accordingly, it is an object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device that can ensure the identification of the alignment mark without depending on the reflectance of the substrate.
本発明の一態様は、半導体基板と、前記半導体基板上に少なくとも第1の層と第2の層とを含んで形成される回路部と、前記半導体基板上に前記回路部の前記第1の層と同工程において形成される低反射パターンと、前記低反射パターン上に形成され、前記回路部の前記第2の層と同工程において形成される高反射パターンとを有する半導体装置を提供する。 One embodiment of the present invention includes a semiconductor substrate, a circuit portion formed including at least a first layer and a second layer on the semiconductor substrate, and the first portion of the circuit portion formed on the semiconductor substrate. There is provided a semiconductor device having a low reflection pattern formed in the same process as a layer, and a high reflection pattern formed on the low reflection pattern and formed in the same process as the second layer of the circuit portion.
上記半導体装置の前記第1の層は、磁気抵抗膜であってもよく、前記第2の層は、磁気抵抗膜と電気的に接続される電極であってもよい。 The first layer of the semiconductor device may be a magnetoresistive film, and the second layer may be an electrode electrically connected to the magnetoresistive film.
また、本発明の一態様は、半導体基板上に回路部用のパターンと低反射パターンとを含む第1の層を形成する工程と、前記第1の層上に前記回路部用のパターンと高反射パターンとを含む第2の層を形成する工程とを有する半導体装置の製造方法を提供する。 According to one embodiment of the present invention, a step of forming a first layer including a circuit portion pattern and a low-reflection pattern over a semiconductor substrate, and a step of forming the circuit portion pattern and the height over the first layer are performed. A method for manufacturing a semiconductor device is provided that includes a step of forming a second layer including a reflective pattern.
本発明によれば、基板の反射率に依存せず、アライメントマークの識別性を確保することができる。 According to the present invention, it is possible to ensure the identification of the alignment mark without depending on the reflectance of the substrate.
(半導体装置の構成)
図1Aは、実施の形態に係る半導体装置の構成の一例を示す概略平面図である。また、図1Bは、実施の形態に係る半導体装置の構成の一例を示す概略断面図である。
(Configuration of semiconductor device)
FIG. 1A is a schematic plan view illustrating an example of the configuration of the semiconductor device according to the embodiment. FIG. 1B is a schematic cross-sectional view illustrating an example of the configuration of the semiconductor device according to the embodiment.
この半導体装置1は、半導体プロセスによって作製された、位置合わせ用のアライメントマーク2と、磁気抵抗素子3A及びバイポーラトランジスタ3Bを含む回路部3とを有する。
The
アライメントマーク2は、シリコン基板24上に形成された酸化膜23と、酸化膜23上に形成された低反射パターンとしてのNiCoパターン22と、NiCoパターン22上に形成された窒化膜21と、窒化膜21上に形成された高反射パターンとしてのアルミパターン20とを有する。
The
磁気抵抗素子3Aは、シリコン基板24上に形成された酸化膜23と、酸化膜23上に形成された磁気抵抗膜としてのNiCoパターン31と、NiCoパターン31上に形成された窒化膜21と、窒化膜21に開口部を設けてNiCoパターン31上に形成されたアルミ電極30とを有する。
The
バイポーラトランジスタ3Bは、シリコン基板24に形成されたコレクタ35、エミッタ36及びベース37と、シリコン基板24上に形成された酸化膜23と、酸化膜23上に形成された窒化膜21と、酸化膜23及び窒化膜21に開口を設けてコレクタ35上に形成されたアルミ電極32と、エミッタ36上に形成されたアルミ電極33と、ベース37上に形成されたアルミ電極34とを有する。
The
図2は、本発明の実施の形態に係る半導体装置の構成の一例を示す概略平面図である。 FIG. 2 is a schematic plan view showing an example of the configuration of the semiconductor device according to the embodiment of the present invention.
半導体装置1は、直径4インチのシリコンウエハ10上に複数作製される。ここで、シリコンウエハ10は、裏面の荒さが各領域で均一ではないため、アライメントマーク2が作製される前は、裏面の荒さが影響してシリコンウエハ10自体の反射率が各領域において異なる値となる。
A plurality of
一例として、シリコンウエハ10の領域を「CENTER」、「LEFT」、「RIGHT」、「TOP」、「BOTTOM」と分けたとき、後述する図6(b)に示すように各領域の半導体装置1Center、1Left、1Right、1Top、1Bottomの反射率がばらつく。
As an example, when the region of the silicon wafer 10 is divided into “CENTER”, “LEFT”, “RIGHT”, “TOP”, and “BOTTOM”, the
(反射率の測定)
アライメントマークの反射率を測定するため、図3(a)及び(b)に示す2つの例を比較した。
(Measurement of reflectance)
In order to measure the reflectance of the alignment mark, two examples shown in FIGS. 3A and 3B were compared.
図3(a)は、本実施の形態に係る半導体装置のアライメントマーク付近を拡大した断面図であり、図3(b)は、従来用いられてきた半導体装置のアライメントマーク付近を拡大した断面図である。 3A is an enlarged cross-sectional view of the vicinity of the alignment mark of the semiconductor device according to the present embodiment, and FIG. 3B is an enlarged cross-sectional view of the vicinity of the alignment mark of a conventionally used semiconductor device. It is.
図3(a)に示すように、半導体装置1の上方からアライメントマーク2全体を走査する場合を測定L、アルミパターン20を走査する場合を測定M、NiCoパターン22を走査する場合を測定Nとする。なお、各測定は、波長1300nmのレーザー光を照射して、その反射光の強度を測定し、照射光と反射光の強度比から反射率を算出することで行う。
As shown in FIG. 3A, the measurement L is the case where the
また、図3(b)に示すように、従来のアライメントマーク4全体を走査する場合を測定L、アルミパターン20を走査する場合を測定M、アルミパターン20以外の低反射パターンを走査する場合を測定Nとする。
Further, as shown in FIG. 3B, when the entire conventional alignment mark 4 is scanned, the measurement L, when the
図4(a)及び(b)は、本実施の形態に係る半導体装置及び従来の半導体装置のアライメントマーク全体を走査した場合(測定L)の反射強度を示すグラフ図である。また、図5(a)及び(b)は、本実施の形態に係る半導体装置及び従来の半導体装置のアルミパターンを走査した場合(測定M)の反射強度を示すグラフ図である。また、図6(a)及び(b)は、本実施の形態に係る半導体装置及び従来の半導体装置のアルミパターン以外を走査した場合(測定N)の反射強度を示すグラフ図である。 4A and 4B are graphs showing the reflection intensity when the entire alignment mark of the semiconductor device according to the present embodiment and the conventional semiconductor device is scanned (measurement L). 5A and 5B are graphs showing the reflection intensity when the aluminum pattern of the semiconductor device according to the present embodiment and the conventional semiconductor device is scanned (measurement M). 6 (a) and 6 (b) are graphs showing the reflection intensity when scanning a region other than the aluminum pattern of the semiconductor device according to the present embodiment and the conventional semiconductor device (measurement N).
シリコンウエハ10の各領域における半導体装置1Center、1Left、1Right、1Top、1Bottomのいずれにおいても、図5(a)に示すように、アルミパターン20の反射率のばらつきが少ない。また、図6(a)に示すように、NiCoパターン22の反射率のばらつきが少ない。さらに、図4(a)に示すように、アルミパターン20の反射率とNiCoパターン22の反射率との差が25%程度である。
In any of the
一方、シリコンウエハ10の各領域における従来の半導体装置1Center、1Left、1Right、1Top、1Bottomにおいて、図5(b)に示すように、アルミパターン20の反射率が多少ばらつき、かつ図5(a)の場合に比べて反射率が劣る。また、図6(b)に示すように、アルミパターン20以外の領域の反射率がばらつき、最大10%程度の差がある。さらに、図4(b)に示すように、アルミパターン20の反射率とアルミパターン20以外の領域の反射率との差が最大でも10%程度、最小では数%であり、本実施の形態の半導体装置1に比べてコントラストが低い。
On the other hand, in the
(製造工程)
図7(a)〜(e)は、本実施の形態に係る半導体装置の製造工程の一例を示す断面図である。
(Manufacturing process)
7A to 7E are cross-sectional views illustrating an example of the manufacturing process of the semiconductor device according to the present embodiment.
まず、図7(a)に示すように、シリコン基板24にバイポーラトランジスタ3Bのコレクタ35、エミッタ36及びベース37を形成する。
First, as shown in FIG. 7A, the
次に、図7(b)に示すように、シリコン基板24上にSiO2等の酸化膜23をプラズマCVD法又は熱酸化法等により形成する。なお、適宜マスクの形成やエッチング等により酸化膜23に開口を設ける。
Next, as shown in FIG. 7B, an
次に、図7(c)に示すように、酸化膜23上にNiCoパターン22及びNiCoパターン31を同時にプラズマCVD法又はスパッタリング等により形成する。
Next, as shown in FIG. 7C, a
次に、図7(d)に示すように、NiCoパターン22、31、酸化膜23上にSiNx等のプラズマCVD法により窒化膜21を形成する。
Next, as shown in FIG. 7D, a
次に、図7(e)に示すように、アルミパターン20、アルミ電極30、32、33を同時にスパッタリング等により形成する。
Next, as shown in FIG. 7E, an
(実施の形態の効果)
上記した実施の形態によると、アライメントマーク2の低反射パターンにNiCoパターン22を用いたため、低反射パターンの反射率がシリコン基板24の裏面の荒さの影響を受けず、シリコンウエハ10のいずれの領域から半導体装置1を作製したとしても低反射パターンの反射率のばらつきが少なくなる。これにより、高反射パターンであるアルミパターン20と低反射パターンであるNiCoパターン22との反射率の差のばらつきも少なくなり、アライメントマーク2の識別性を確保できる。
(Effect of embodiment)
According to the above-described embodiment, since the
また、NiCoパターン22は、磁気抵抗素子3AのNiCoパターン31の作製工程において同時に作製し、アルミパターン20は、アルミ電極30、32、33、34の作製工程において同時に作製するため、半導体装置1の製造工程を増加させることがない。
Further, since the
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは調整しない範囲内で種々の変形が可能である。例えば、低反射パターン及び高反射パターンの材料は、NiCo及びAlに限らず低反射パターンと高反射パターンの反射率の差がアライメントマークを識別する装置又は利用者の識別能力内にあれば他の材料を用いることができる。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from or adjusting the technical idea of the present invention. For example, the material of the low-reflection pattern and the high-reflection pattern is not limited to NiCo and Al, and other materials may be used as long as the difference in reflectance between the low-reflection pattern and the high-reflection pattern is within the identification ability of the apparatus or user that identifies the alignment mark. Materials can be used.
1 半導体装置
2 アライメントマーク
3 回路部
3A 磁気抵抗素子
3B バイポーラトランジスタ
4 アライメントマーク
10 シリコンウエハ
20 アルミパターン
21 窒化膜
22 NiCoパターン
23 酸化膜
24 シリコン基板
30、32、33、34 アルミ電極
31 NiCoパターン
35 コレクタ
36 エミッタ
37 ベース
DESCRIPTION OF
Claims (3)
前記半導体基板上に少なくとも第1の層と第2の層とを含んで形成される回路部と、
前記半導体基板上に前記回路部の前記第1の層と同工程において形成される低反射パターンと、
前記低反射パターン上に形成され、前記回路部の前記第2の層と同工程において形成される高反射パターンとを有する半導体装置。 A semiconductor substrate;
A circuit unit formed on the semiconductor substrate including at least a first layer and a second layer;
A low reflection pattern formed on the semiconductor substrate in the same step as the first layer of the circuit unit;
A semiconductor device having a high reflection pattern formed on the low reflection pattern and formed in the same step as the second layer of the circuit portion.
前記第2の層は、磁気抵抗膜と電気的に接続される電極である請求項1に記載の半導体装置。 The first layer is a magnetoresistive film;
The semiconductor device according to claim 1, wherein the second layer is an electrode electrically connected to the magnetoresistive film.
前記第1の層上に前記回路部用のパターンと高反射パターンとを含む第2の層を形成する工程とを有する半導体装置の製造方法。 Forming a first layer including a circuit portion pattern and a low reflection pattern on a semiconductor substrate;
Forming a second layer including the circuit portion pattern and the highly reflective pattern on the first layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011145276A JP5554293B2 (en) | 2011-06-30 | 2011-06-30 | Semiconductor device and manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011145276A JP5554293B2 (en) | 2011-06-30 | 2011-06-30 | Semiconductor device and manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013012634A true JP2013012634A (en) | 2013-01-17 |
JP5554293B2 JP5554293B2 (en) | 2014-07-23 |
Family
ID=47686266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011145276A Expired - Fee Related JP5554293B2 (en) | 2011-06-30 | 2011-06-30 | Semiconductor device and manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5554293B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014125969A1 (en) * | 2013-02-14 | 2014-08-21 | オリンパス株式会社 | Semiconductor substrate, image pickup element, and image pickup apparatus |
WO2023162157A1 (en) * | 2022-02-25 | 2023-08-31 | Tdk株式会社 | Sensor chip, magnetic sensor comprising same, and magnetic sensor production method |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04354126A (en) * | 1991-05-31 | 1992-12-08 | Fujitsu Ltd | Manufacture of semiconductor device |
JPH07221166A (en) * | 1995-01-17 | 1995-08-18 | Sony Corp | Alignment mark and electronic device having the same as well as manufacturing method thereof |
JP2001052990A (en) * | 1999-08-13 | 2001-02-23 | Sony Corp | Manufacture of semiconductor device |
JP2003303821A (en) * | 2002-04-08 | 2003-10-24 | Toshiba Corp | Semiconductor device, method of manufacturing semiconductor device and semiconductor substrate |
-
2011
- 2011-06-30 JP JP2011145276A patent/JP5554293B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04354126A (en) * | 1991-05-31 | 1992-12-08 | Fujitsu Ltd | Manufacture of semiconductor device |
JPH07221166A (en) * | 1995-01-17 | 1995-08-18 | Sony Corp | Alignment mark and electronic device having the same as well as manufacturing method thereof |
JP2001052990A (en) * | 1999-08-13 | 2001-02-23 | Sony Corp | Manufacture of semiconductor device |
JP2003303821A (en) * | 2002-04-08 | 2003-10-24 | Toshiba Corp | Semiconductor device, method of manufacturing semiconductor device and semiconductor substrate |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014125969A1 (en) * | 2013-02-14 | 2014-08-21 | オリンパス株式会社 | Semiconductor substrate, image pickup element, and image pickup apparatus |
JP2014157885A (en) * | 2013-02-14 | 2014-08-28 | Olympus Corp | Semiconductor substrate, image pickup element and image pickup apparatus |
US9716069B2 (en) | 2013-02-14 | 2017-07-25 | Olympus Corporation | Semiconductor substrate, image pickup element, and image pickup apparatus |
WO2023162157A1 (en) * | 2022-02-25 | 2023-08-31 | Tdk株式会社 | Sensor chip, magnetic sensor comprising same, and magnetic sensor production method |
Also Published As
Publication number | Publication date |
---|---|
JP5554293B2 (en) | 2014-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4632697B2 (en) | Semiconductor light emitting device and manufacturing method thereof | |
JP4330476B2 (en) | Semiconductor light emitting device | |
JP5021693B2 (en) | Semiconductor light emitting device | |
JP2017011202A (en) | Light emitting device | |
JP5554293B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
KR20200064065A (en) | Manufacturing method of substrate with multilayer reflective film, reflective mask blank, reflective mask and semiconductor device | |
JP4744435B2 (en) | Semiconductor alignment aid | |
JP5504966B2 (en) | LIGHT EMITTING BOARD AND LIGHT EMITTING ELEMENT | |
TWI389286B (en) | Alignment mark arrangement and alignment mark structure | |
JP4901076B2 (en) | Semiconductor device provided with measurement pattern capable of improving measurement reliability and measurement method of semiconductor device using measurement pattern | |
JP3615430B2 (en) | Recognition mark | |
US7361286B2 (en) | Method of detecting etching end-point | |
JP2013197197A (en) | Semiconductor light-emitting device and manufacturing method of the same | |
US20220308440A1 (en) | Template, workpiece, and alignment method | |
JP2000182914A (en) | Alignment mark | |
JP2013012633A (en) | Semiconductor device and method for manufacturing the same | |
US20220037215A1 (en) | Semiconductor substrate processing apparatus and semiconductor substrate measuring apparatus using the same | |
JP7167455B2 (en) | Optical Scale for Encoder and Optical Encoder | |
KR20100072886A (en) | Multi overlay mark and method for forming the same | |
JP2009302309A (en) | Alignment mark structure and alignment method using it | |
JP2000252339A (en) | Method for measuring depth of groove of semiconductor device | |
Ekielski et al. | Monolithic High Contrast Grating Integrated with Metal: Infrared Electrode with Exceptionally High Conductivity and Transmission | |
JP2019184393A (en) | Film thickness measuring device | |
JP7336380B2 (en) | Standard plate, calibration member, gloss meter, and method for manufacturing standard plate | |
JP5447465B2 (en) | Method of measuring end face angle of semiconductor laser element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131120 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20131120 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20140106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140407 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140528 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5554293 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |