JP2013005355A - 電力増幅器 - Google Patents

Abstract

【課題】出力電力に応じて高電力モードおよび低電力モードを切り替え可能で、ＦＥＴの製造ばらつきを両モードで補償可能な電力増幅器を提供する。
【解決手段】本発明の電力増幅器によれば、高電力モードおよび低電力モードで回路状態を切り替えることによって、バイアス回路部に供給される基準電圧を切り替え、トランジスタのばらつきを補償する。低電力モードでは電源電圧が基準電圧の１／２となるように調整し、高電力モードでは基準電圧をバイアス回路部に伝達する抵抗の値を調整することでアイドル電流の調整を実現する。
【選択図】図７

Description

本発明は、電力増幅器に係り、特に、ばらつき補償を行える電力増幅器に係る。

ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を大量生産する際、閾値電圧や、ドレインコンダクタンスなどの特性に係る製造ばらつきが発生する場合がある。このようなＦＥＴを用いて増幅回路を構成するとき、ＦＥＴの製造ばらつきの結果としてアイドル電流にばらつきが現れる場合があり、増幅回路としての歩留まりが悪化する場合さえある。このような問題を避けるためには、これらの製造ばらつきを補償する仕組みを増幅回路に設ける必要がある。

一般的に、携帯電話端末などに用いられる電力増幅回路では、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：直流）／ＤＣコンバータを用いて、出力電力に応じて電源電圧を制御して動作効率を高めることで、より長い通話可能時間を実現している。ここで、出力電力が高いときや、中程度であるときは、動作電流値が高いので、アイドル電流の影響は無視できる。しかし、出力電力が低いときは、動作電流値が低いので、アイドル電流の値が電力増幅器の効率にそのまま反映されてしまう。したがって、特に低出力動作時では、アイドル電流の低減が非常に重要になっている。

その一方で、一般的な携帯電話端末などに用いられる電力増幅回路の特性のうち、ＡＣＬＲ（Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ Ｌｅａｋａｇｅ Ｒａｔｉｏ：隣接チャネル漏洩電力比）は、アイドル電流に対する依存性を有している。図３Ａおよび図３Ｂは、一般的な携帯電話端末などに用いられる電力増幅回路における、ＡＣＬＲおよびアイドル電流の関係の一例を示すグラフである。図３Ａおよび図３Ｂのグラフにおいて、横軸は出力電力Ｐｏｕｔを示し、縦軸はＡＣＬＲを示している。図３Ａのグラフには、合計４本の曲線が描かれている。これら４本の曲線は、同一のＦＥＴにおいてアイドル電流の値を４種類に調整した場合の、ＡＣＬＲと、アイドル電流との関係にそれぞれ対応する。図３Ｂのグラフにも、合計４本の曲線が描かれている。これら４本の曲線は、図３Ａの場合とは異なる特性を有するＦＥＴにおいてアイドル電流の値を４種類に調整した場合の、ＡＣＬＲと、アイドル電流との関係にそれぞれ対応する。

図３Ａおよび図３Ｂのいずれの場合でも、ＡＣＬＲはアイドル電流に依存する特性を有している。すなわち、アイドル電流の値が減少すると、ＡＣＬＲ特性が劣化する傾向が、図３Ａおよび図３Ｂのグラフから読み取れる。したがって、低出力動作時に高効率動作を実現するためには、アイドル電流が出来る限り低いことが望ましい一方で、最低限のＡＣＬＲ特性を満たすためには、ある程度のアイドル電流を確保する必要がある。

図４は、バイアス回路を用いない単体のＦＥＴにおける、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性の、製造ばらつきを概念的に示すグラフである。図４のグラフには、合計３本の曲線が描かれている。これら３本の曲線は、同じ規格で製造されながら製造ばらつきによって異なるドレインコンダクタンスを有する３個のＦＥＴにおける、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性にそれぞれ対応している。図４のグラフから、製造ばらつきによってＦＥＴのドレインコンダクタンスが異なる場合に、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性も異なることが読み取れる。

図５は、異なるドレインコンダクタンスを有する２個のＦＥＴにおいて、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性を示すグラフである。ここで、２個のＦＥＴは、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性が、特定のドレイン電圧ＶＤＤ＝２．７Ｖで同一になるように、アイドル電流を調整している。なお、アイドル電流の調整は、外部抵抗素子の抵抗値を調整することで行われている。ＤＣ／ＤＣコンバータを用いてドレイン電圧ＶＤＤを制御する場合は、抵抗素子の抵抗値のばらつきや、ＦＥＴの閾値電圧のばらつきに加えて、ＦＥＴのドレインコンダクタンスのばらつきについても補償が求められる。ここで、ＦＥＴのドレインコンダクタンスのばらつきに対する補償対策が無いと、図５のように、あるドレイン電圧ＶＤＤでは所望のアイドル電流が得られても、その他のドレイン電圧ＶＤＤでは所望のアイドル電流が得られない。

図１は、従来技術による増幅回路の一例の構成を示す回路図である。図１の増幅回路の構成要素について説明する。図１の増幅回路は、バイアス回路部ＢＣ１と、４個の容量Ｃ１０１〜Ｃ１０４と、高周波入力部ＲＦｉｎ１と、高周波出力部ＲＦｏｕｔ１と、電源電圧入力部ＶＤＤ１と、制御電圧入力部Ｖａｐｃ１とを具備している。バイアス回路部ＢＣ１は、３個のＦＥＴ Ｆ１０１〜Ｆ１０３と、６個の抵抗Ｒ１０１〜Ｒ１０３およびＲ１１１〜Ｒ１１３と、３個のノードＶＧ１〜ＶＧ３とを具備している。

図１の増幅回路の構成要素の接続関係について説明する。制御電圧入力部Ｖａｐｃ１は、３個の抵抗Ｒ１０１〜Ｒ１０３のそれぞれにおける一方の端部に共通接続されている。抵抗Ｒ１０１における他方の端部は、ノードＶＧ１と、抵抗Ｒ１１１における一方の端部とに共通接続されている。抵抗Ｒ１０２における他方の端部は、ノードＶＧ２と、抵抗Ｒ１１２における一方の端部とに共通接続されている。抵抗Ｒ１０３における他方の端部は、ノードＶＧ３と、抵抗Ｒ１１３における一方の端部とに共通接続されている。３個の抵抗Ｒ１１１〜Ｒ１１３のそれぞれにおける他方の端部は、接地されている。高周波入力部ＲＦｉｎ１は、容量Ｃ１０１における一方の端部に接続されている。容量Ｃ１０１における他方の端部は、ノードＶＧ１と、ＦＥＴ Ｆ１０１のゲートとに共通接続されている。ＦＥＴ Ｆ１０１のドレインは、容量Ｃ１０２における一方の端部と、電源電圧入力部ＶＤＤ１とに共通接続されている。容量Ｃ１０２における他方の端部は、ノードＶＧ２と、ＦＥＴ Ｆ１０２のゲートとに共通接続されている。ＦＥＴ Ｆ１０２のドレインは、容量Ｃ１０３における一方の端部と、電源電圧入力部ＶＤＤ１とに共通接続されている。容量Ｃ１０３における他方の端部は、ノードＶＧ３と、ＦＥＴ Ｆ１０３のゲートとに共通接続されている。ＦＥＴ Ｆ１０３のドレインは、容量Ｃ１０４における一方の端部と、電源電圧入力部ＶＤＤ１とに共通接続されている。容量Ｃ１０４における他方の端部は、高周波出力部ＲＦｏｕｔ１に接続されている。３個のＦＥＴ Ｆ１０１〜Ｆ１０３のそれぞれにおけるソースは、接地されている。

図１の増幅回路の動作について説明する。このような簡易的に構成された回路は、ＦＥＴを用いた高周波電力増幅器として一般的に利用されている。図１の増幅回路のアイドル電流は、２個の抵抗Ｒ１０１およびＲ１１１による抵抗分圧比と、２個の抵抗Ｒ１０２およびＲ１１２による抵抗分圧比と、２個の抵抗Ｒ１０３およびＲ１１３による抵抗分圧比と、制御電圧Ｖａｐｃ１とを適宜に設定することで決定される。より具体的には、３個の抵抗Ｒ１１１、Ｒ１１２およびＲ１１３の抵抗値を固定し、残る３個の抵抗Ｒ１０１、Ｒ１０２およびＲ１０３の抵抗値をそれぞれ適宜に調整することで、３個のＦＥＴ Ｆ１０１〜Ｆ１０３のゲートにそれぞれ印加される電圧の調整を行う。ただし、各ＦＥＴにおける閾値電圧およびドレインコンダクタンスの製造ばらつきに対する補償は全く行われていない。したがって、高周波出力部ＲＦｏｕｔ１から出力される電力に応じて電源電圧ＶＤＤを制御した場合、アイドル電流は大きくばらついてしまう。

図２は、特許文献１（特開２００３−３４７８５２号公報）に記載のバイアス回路の構成を示す回路図である。特許文献１のバイアス回路は、ＦＥＴの閾値電圧に製造ばらつきが発生しても、この製造ばらつきを補償して、アイドル電流の最適値を得るためのバイアス電圧を印加するとされている。

図２のバイアス回路の構成について説明する。図２のバイアス回路は、バイアス回路部ＢＣ２と、増幅回路部ＰＡ２とを具備している。バイアス回路部ＢＣ２は、２個の抵抗Ｒ２０１およびＲ２０２と、２個のダイオードＤ２０１およびＤ２０２と、２個のＦＥＴ Ｆ２０１およびＦ２０２と、２個のノードｍ２０１およびｍ２０２と、基準電圧入力部ｎ２０１とを具備している。増幅回路部ＰＡ２は、ＦＥＴ Ｆ２０３と、入力部ｎ２０２と、高周波入力部ｎ２０３と、電源電圧入力部ｎ２０４と、高周波出力部ｎ２０５とを具備している。

図２のバイアス回路の構成要素の接続関係について説明する。基準電圧入力部ｎ２０１は、抵抗Ｒ２０１における一方の端部に接続されている。抵抗Ｒ２０１における他方の端部は、ノードｍ１と、ダイオードＤ２０１におけるアノードと、ＦＥＴ Ｆ２０１におけるドレインとに共通接続されている。ＦＥＴ Ｆ２０１におけるゲートおよびソースは、短絡されて接地されている。ダイオードＤ２０１におけるカソードは、ダイオードＤ２０２におけるアノードに接続されている。ダイオードＤ２０２におけるカソードは、ノードｍ２と、ＦＥＴ Ｆ２０２におけるドレインおよびゲートと、抵抗Ｒ２０２における一方の端部とに接続されている。ＦＥＴ Ｆ２０２におけるソースは、接地されている。抵抗２０２における他方の端部は、増幅回路部ＰＡ２における入力部ｎ２０２と、高周波入力部ｎ２０３と、ＦＥＴ Ｆ２０３におけるゲートとに共通接続されている。ＦＥＴ Ｆ２０３におけるドレインは、電源電圧入力部ｎ２０４と、高周波出力部ｎ２０５とに共通接続されている。ＦＥＴ Ｆ２０３におけるソースは、接地されている。

図２のバイアス回路の動作について説明する。製造されたＦＥＴ Ｆ２０２の閾値電圧が設計値より低い場合は、ＦＥＴ Ｆ２０２のドレイン電流が増加する。このとき、ＦＥＴ Ｆ２０２と同時に製造されたＦＥＴ Ｆ２０１でもドレイン電流がＦＥＴ Ｆ２０２と同様に増加するので、ノードｍ２０１の電圧が下がる。これに伴い、ノードｍ２０２の電圧も下がるので、ＦＥＴ Ｆ２０２のゲート電圧が下がり、ＦＥＴ Ｆ２０２のドレイン電流が下がる。このようにして、ＦＥＴ Ｆ２０２の閾値電圧の減少に対する補償が可能となっている。

反対に、製造されたＦＥＴ Ｆ２０２の閾値電圧が上がった場合は、上記とは逆の現象が起きる。すなわち、ＦＥＴ Ｆ２０２のドレイン電流が下がり、ＦＥＴ Ｆ２０１のドレイン電流が下がり、ノードｍ１の電圧が上がり、ノードｍ２の電圧が上がり、ＦＥＴ Ｆ２０２のゲート電圧が上がり、ＦＥＴ Ｆ２０２のドレイン電流が上がる。このようにして、ＦＥＴ Ｆ２０２の閾値電圧の増大に対する補償も可能となっている。

ここで、アイドル電流を調整するためには、抵抗Ｒ２０１をチップ外部の抵抗素子として設けて、その抵抗値を、所望のアイドル電流値を得られるように適宜に調節すれば良い。

特開２００３−３４７８５２号公報

図１に示した従来技術による増幅回路では、抵抗素子を組み合わせた分圧回路部を用いてゲート電圧を決めている。このため、ＦＥＴにおける閾値電圧およびドレインコンダクタンスに対するばらつき補償を行うことが全く出来ない。

図２に示した特許文献１のバイアス回路では、ＦＥＴにおける閾値電圧のばらつきは補償出来ても、ＦＥＴにおけるドレインコンダクタンスのばらつきは補償出来ない。ＤＣ／ＤＣコンバータを用いてドレイン電圧を制御する場合、ＦＥＴのドレインコンダクタンスがばらつくと、ドレイン電流、すなわちアイドル電流、が大きくばらついてしまう。この電流ばらつきを補償するためには、図２に示したＦＥＴ Ｆ２０２のドレイン電圧が、同じくＦＥＴ Ｆ２０３のドレイン電圧と同じになるように設定する必要がある。ここで、例えば、２つのダイオードＤ２０１およびＤ２０２として適した特性を有するダイオード素子を選択することで、所定の単一条件下では２つのＦＥＴ ＦＥＴ２０２およびＦＥＴ２０３のドレイン電圧をそろえることが可能となる。また、その結果、２つのＦＥＴ ＦＥＴ２０２およびＦＥＴ２０３におけるドレインコンダクタンスを補償することが可能となる。

ここで、高周波出力部ｎ２０５における電圧をＶＤＤと置き、基準電圧入力部ｎ２０１における電圧をＶｒｅｆと置く。このとき、電圧ＶＤＤが所定値よりも高い場合はバイアス回路がハイパワーモードで動作し、電圧ＶＤＤが所定値よりも低い場合はバイアス回路がローパワーモードで動作する、２モード制御を行うものとする。このような場合、２つの動作モードのいずれか一方の条件下では２つのＦＥＴでドレイン電流を揃えることが出来るが、もう一方の条件下ではドレイン電流を揃えることが出来ない。すなわち、２つの動作モードのいずれか一方の条件下では、ドレインコンダクタンスのばらつきを補償出来ない。そのため、２つの動作モードのどちらかでは、アイドル電流のばらつきが大きくなってしまう。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による電力増幅器は、トランジスタ（Ｆ３０１）と、バイアス回路部（ＢＣ３０１）とを具備する。ここで、バイアス回路部（ＢＣ３０１）は、外部から入力する電源電圧（ＶＤＤ）および基準電圧（Ｖｒｅｆ）に基づいてバイアス電圧を生成してトランジスタ（Ｆ３０１）に印加する。本発明による電力増幅器は、第１の動作モードと、第２の動作モードとを切り替え可能に有する。ここで、第１の動作モードは、トランジスタ（Ｆ３０１）の出力電力（Ｐｏｕｔ３０１）がより高い。第２の動作モードは、出力電力（Ｐｏｕｔ３０１）がより低い。バイアス回路部（ＢＣ３０１）は、カレントミラー回路部（ＣＭ３１１、ＣＭ３１２）と、第１の経路（Ｂ）と、第２の経路（Ａ）と、モード切替回路部（ＳＣ３０１）とを具備する。ここで、カレントミラー回路部（ＣＭ３１１、ＣＭ３１２）は、基準電圧（Ｖｒｅｆ）に基づいてアイドル電流を生成してトランジスタ（Ｆ３０１）に伝達する。第１の経路（Ｂ）は、第１の動作モードにおいて、基準電圧（Ｖｒｅｆ）をカレントミラー回路部（ＣＭ３１１、ＣＭ３１２）に伝達する。第２の経路（Ａ）は、第１の経路（Ｂ）と並列に設けられて、第１および第２の動作モードの両方において基準電圧（Ｖｒｅｆ）をカレントミラー回路部（ＣＭ３１１、ＣＭ３１２）に伝達する。モード切替回路部（ＳＣ３０１）は、出力電力（Ｐｏｕｔ３０１）に応じて、第１の経路（Ｂ）を、第１の動作モードでは導通し、第２の動作モードでは遮断する。第１の経路（Ｂ）は、抵抗値を製造後に調整可能な抵抗（Ｒ３０１）を具備する。本発明による電力増幅器は、第１の動作モードでは抵抗値を調整することでアイドル電流を調整し、第２の動作モードでは電源電圧（ＶＤＤ）が基準電圧（Ｖｒｅｆ）の１／２となる調整を行うことで、トランジスタ（Ｆ３０１）のばらつきを補償する。

本発明の電力増幅器によれば、高電力モードおよび低電力モードで回路状態を切り替えることによって、バイアス回路部に供給される基準電圧を切り替え、トランジスタのばらつきを補償する。低電力モードでは電源電圧が基準電圧の１／２となるように調整し、高電力モードでは基準電圧をバイアス回路部に伝達する抵抗の値を調整することでアイドル電流の調整を実現する。

図１は、従来技術による増幅回路の一例の構成を示す回路図である。 図２は、特許文献に記載のバイアス回路の構成を示す回路図である。 図３Ａは、一般的な携帯電話端末などに用いられる電力増幅回路における、ＡＣＬＲおよびアイドル電流の関係の一例を示すグラフである。 図３Ｂは、一般的な携帯電話端末などに用いられる電力増幅回路における、ＡＣＬＲおよびアイドル電流の関係の一例を示すグラフである。 図４は、バイアス回路を用いない単体のＦＥＴにおける、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性の、製造ばらつきを概念的に示すグラフである。 図５は、異なるドレインコンダクタンスを有する２個のＦＥＴにおいて、ドレイン電圧ＶＤＤおよびドレイン電流ＩＤＤの関係に係る特性を示すグラフである。 図６は、本発明の第１の実施形態による増幅回路を用いる通信機の全体的な構成を示すブロック回路図である。 図７は、本発明の第１の実施形態による電力増幅器の具体的な構成を示す回路図である。 図８は、本発明の第２の実施形態による増幅回路を用いる通信機の全体的な構成を示すブロック回路図である。

添付図面を参照して、本発明による電力増幅器を実施するための形態を以下に説明する。

（第１の実施形態）
図６は、本発明の第１の実施形態による増幅回路を用いる通信機の全体的な構成を示すブロック回路図である。図６の通信機の構成要素について説明する。図６の通信機は、高周波信号生成回路部ＲＦＩＣ３と、表面弾性波フィルタＳＡＷ３と、電力増幅回路部ＰＡ３と、分波器ＤＵＰ３と、アンテナＡＮＴ３と、検波器ＤＥＴ３と、制御回路部ＣＯＮＴ３と、ＤＣ／ＤＣコンバータＣＯＮＶ３と、バッテリーＢＡＴ３とを具備している。

電力増幅回路部ＰＡ３は、３個の整合回路部ＭＮ３０１〜ＭＮ３０３と、２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２と、信号入力部Ｐｉｎ３と、信号出力部Ｐｏｕｔ３と、電源電圧入力部ＶＤＤ３と、基準電圧入力部Ｖｒｅｆ３とを具備している。

図６に示した通信機の構成要素の接続関係について説明する。ＲＦＩＣ３の出力部は、ＳＡＷ３の入力部に接続されている。ＳＡＷ３の出力部は、電力増幅回路部ＰＡ３の信号入力部Ｐｉｎ３に接続されている。電力増幅回路部ＰＡ３の信号入力部Ｐｉｎ３は、整合回路部ＭＮ３０１の入力部に接続されている。整合回路部ＭＮ３０１の出力部は、電力増幅器ＡＭＰ３０１の信号入力部に接続されている。電力増幅器ＡＭＰ３０１の信号出力部は、整合回路部ＭＮ３０２の入力部に接続されている。整合回路部ＭＮ３０２の出力部は、電力増幅器ＡＭＰ３０２の信号入力部に接続されている。電力増幅器ＡＭＰ３０２の信号出力部は、整合回路部ＭＮ３０３の入力部に接続されている。整合回路部ＭＮ３０３の出力部は、電力増幅回路部ＰＡ３の信号出力部Ｐｏｕｔ３に接続されている。電力増幅回路部ＰＡ３の信号出力部Ｐｏｕｔ３は、分波器ＤＵＰ３の入力部と、検波器ＤＥＴ３の入力部とに共通接続されている。分波器ＤＵＰ３の出力部は、アンテナＡＮＴ３の給電部に接続されている。検波器ＤＥＴ３の出力部は、制御回路部ＣＯＮＴ３の入力部に接続されている。制御回路部ＣＯＮＴ３の出力部は、ＤＣ／ＤＣコンバータＣＯＮＶ３の制御信号入力部に接続されている。バッテリーＢＡＴ３における一方の端部は、接地されている。バッテリーＢＡＴ３における他方の端部は、ＤＣ／ＤＣコンバータＣＯＮＶ３の電力入力部に接続されている。ＤＣ／ＤＣコンバータＣＯＮＶ３の出力部は、電力増幅回路部ＰＡ３の電源電圧入力部ＶＤＤ３に接続されている。電力増幅回路部ＰＡ３の電源電圧入力部ＶＤＤ３は、２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２のそれぞれにおける電源電圧入力部に共通接続されている。電力増幅回路部ＰＡ３の基準電圧入力部Ｖｒｅｆ３は、２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２のそれぞれにおける基準電圧入力部に共通接続されている。

なお、図６に示した電力増幅回路部ＰＡ３は、２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２が直列に接続された２段構成になっているが、これはあくまでも一例であって、本発明を限定しない。例えば、３個以上の電力増幅器が直列に接続された構成であっても構わない。

図６に示した通信機の動作について説明する。まず、高周波信号生成回路部ＲＦＩＣ３が、高周波信号を生成する。この高周波信号生成回路部ＲＦＩＣ３については、制限などは特に無く、一般的な回路を用いて一般的な高周波信号を生成するものとし、さらなる詳細な説明を省略する。

次に、生成された高周波信号が、表面弾性波フィルタＳＡＷ３を通過する。この表面弾性波フィルタＳＡＷ３については、所望の周波数帯域を通過させることが望ましく、一般的なフィルタを用いることも可能であり、一般的なバンドパスフィルタ回路で代用することも可能であるが、省略することも可能であるので、さらなる詳細な説明を省略する。

次に、電力増幅回路部ＰＡ３が、高周波信号を増幅する。より詳細には、電力増幅回路部ＰＡ３の内部で直列に接続された２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２が、高周波信号を順次に増幅する。ここで、２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２は、電源電圧入力部ＶＤＤ３から電源電圧ＶＤＤを共通入力し、基準電圧入力部Ｖｒｅｆ３から基準電圧Ｖｒｅｆを共通入力する。ここで、基準電圧Ｖｒｅｆは、図示しない基準電圧生成部が生成するものとする。なお、この基準電圧生成部は一般的な電源回路を使用可能であるものとする。また、このとき、２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２のそれぞれにおける前後段に直列に接続された合計３個の整合回路部ＭＮ３０１〜ＭＮ３０３が、高周波信号のマッチングを取る。３個の整合回路部ＭＮ３０１〜３０３については、一般的な回路を用いることが出来るので、さらなる詳細な説明を省略する。２個の電力増幅器ＡＭＰ３０１およびＡＭＰ３０２の詳細については、後述する。

次に、電力増幅回路部ＰＡ３の出力信号を、分波器ＤＵＰ３および検波器ＤＥＴ３が共通入力する。分波器ＤＵＰ３は、アンテナＡＮＴ３が入出力する信号を分波して、図示されない他の回路と、電力増幅回路ＰＡ３とに伝達する。分波器ＤＵＰ３については、一般的な回路を用いることが出来るので、さらなる詳細な説明を省略する。

検波器ＤＥＴ３は、電力増幅回路部ＰＡ３の出力信号を検波する。制御回路部ＣＯＮＴ３は、検波器ＤＥＴ３の出力信号に応じて変化する信号を出力する。ＤＣ／ＤＣコンバータＣＯＮＶ３は、バッテリーＢＡＴ３の電圧を入力し、検波器ＤＥＴ３の出力信号に応じてこの電圧を変更して、電源電圧ＶＤＤとして出力する。ここで、検波器ＤＥＴ３、制御回路部ＣＯＮＴ３およびＤＣ／ＤＣコンバータＣＯＮＶ３については、それぞれ一般的な回路を使用可能なので、さらなる詳細な説明を省略する。

図７は、本発明の第１の実施形態による電力増幅器ＡＭＰ３０１およびＡＭＰ３０２の具体的な構成を示す回路図である。図７の電力増幅器ＡＭＰ３０１の構成要素について説明する。ここで、電力増幅器ＡＭＰ３０２の構成は、電力増幅器ＡＭＰ３０１の場合と同じであっても良い。

図７の電力増幅器ＡＭＰ３０１は、バイアス回路部ＢＣ３０１と、抵抗Ｒ３０１と、ＦＥＴ Ｆ３０１と、電源電圧入力部ＶＤＤ３０１と、基準電圧入力部Ｖｒｅｆ３０１と、信号入力部Ｐｉｎ３０１と、信号出力部Ｐｏｕｔ３０１とを具備している。

バイアス回路部ＢＣ３０１は、モード切替回路部ＳＣ３０１と、第１のカレントミラー回路部ＣＭ３１１と、第２のカレントミラー回路部ＣＭ３１２とを具備している。モード切替回路部ＳＣ３０１は、３個の抵抗Ｒ３１１〜３１３と、ＦＥＴ Ｆ３１１とを具備している。第１のカレントミラー回路部ＣＭ３１１は、２個の抵抗Ｒ３１４およびＲ３１５と、２個のＦＥＴ Ｆ３１２およびＦ３１３とを具備している。第２のカレントミラー回路部ＣＭ３１２は、２個の抵抗Ｒ３１６およびＲ３１７と、容量素子Ｃ３１１と、２個のＦＥＴ Ｆ３１４およびＦ３１５とを具備している。

図７に示した電力増幅器ＡＭＰ３０１の構成要素の接続関係について説明する。基準電圧入力部Ｖｒｅｆ３０１は、図６の基準電圧入力部Ｖｒｅｆ３と、抵抗Ｒ３０１における一方の端部と、抵抗Ｒ３１４における一方の端部と、ＦＥＴ３１３におけるドレインとに共通接続されている。抵抗Ｒ３０１における他方の端部は、抵抗Ｒ３１１における一方の端部に接続されている。抵抗Ｒ３１１における他方の端部は、ＦＥＴ Ｆ３１１におけるドレインに接続されている。信号出力部Ｐｏｕｔ１は、電源電圧入力部ＶＤＤ３０１と、ＦＥＴ Ｆ３０１におけるドレインと、抵抗Ｒ３１２における一方の端部とに共通接続されている。抵抗Ｒ３１２における他方の端部は、抵抗Ｒ３１３における一方の端部と、ＦＥＴ Ｆ３１１におけるゲートとに共通接続されている。抵抗Ｒ３１３における他方の端部は、接地されている。ＦＥＴ Ｆ３１１におけるソースは、抵抗Ｒ３１４における他方の端部と、抵抗Ｒ３１５における一方の端部と、ＦＥＴ Ｆ３１２におけるドレインおよびゲートとに共通接続されている。抵抗Ｒ３１５における他方の端部は、ＦＥＴ Ｆ３１３におけるゲートに接続されている。ＦＥＴ Ｆ３１２におけるソースは、ＦＥＴ Ｆ３１４におけるドレインに接続されている。ＦＥＴ３１４におけるゲートは、容量Ｃ３１１における一方の端部と、抵抗Ｒ３１６における一方の端部と、抵抗Ｒ３１７における一方の端部と、ＦＥＴ Ｆ３１３におけるソースと、ＦＥＴ Ｆ３１５におけるドレインおよびゲートとに共通接続されている。容量Ｃ３１１における他方の端部は、接地されている。抵抗Ｒ３１６における他方の端部は、接地されている。抵抗Ｒ３１７における他方の端部は、接地されている。ＦＥＴ Ｆ３１５におけるソースは、接地されている。抵抗Ｒ３１７における他方の端部は、信号入力部Ｐｉｎ３０１と、ＦＥＴ Ｆ３０１におけるゲートとに共通接続されている。ＦＥＴ Ｆ３０１におけるソースは、接地されている。

図７に示した電力増幅器ＡＭＰ３０１の動作について説明する。まず、前述の従来技術では、高電力モードと、低電力モードとのうち、どちらか一方のモードでしか、製造ばらつきによるＦＥＴのドレインコンダクタンスを補償することが出来なかった。本発明では、電源電圧ＶＤＤを利用して高電力モードおよび低電力モードを切り替える機能を実現した上で、両モードにおいてドレイン電圧に対するドレインコンダクタンスの補償を行う。

また、本発明では、低電力モードではアイドル電流を一定に保つが、高電力モードでは、チップ外部に設けた抵抗Ｒ３０１の抵抗値を調整することで、アイドル電流を調整可能である。こうすることで、電力増幅回路部ＰＡ３の動作レベルを任意に調整できるようになっている。

モード切替回路部ＳＣ３０１の動作について説明する。２個の抵抗Ｒ３１２およびＲ３１３が、信号出力部Ｐｏｕｔ３０１の電圧を、所定の比率で分圧する。分圧された電圧は、ＦＥＴ Ｆ３１１のゲートに印加される。このとき、分圧された電圧が、ＦＥＴ Ｆ３１１の閾値電圧より低ければ、電力増幅器ＡＭＰ３０１は低電力モードで動作する。反対に、分圧された電圧がＦＥＴ Ｆ３１１の閾値電圧よりも高ければ、電力増幅ＡＭＰ３０１は高電力モードで動作する。ここで、高電力モードおよび低電力モードが切り替わる電圧値は、２個の抵抗Ｒ３１２およびＲ３１３における抵抗値の比率と、電源電圧ＶＤＤの電圧値とを調整することによって、任意の値に決めることが出来る。

基準電圧入力部Ｖｒｅｆ３０１からＦＥＴ Ｆ３１１を迂回して第１のカレントミラー回路部に至る経路を、経路Ａと呼ぶ。また、基準電圧入力部Ｖｒｅｆ３０１からＦＥＴ Ｆ３１１を通って第１のカレントミラー回路部に至る経路を、経路Ｂと呼ぶ。低電力モードでは、ＦＥＴ Ｆ３１１がオフ状態なので、ＦＥＴ Ｆ３１１におけるドレインおよびソースの間に電流が流れず、すなわち経路Ｂが遮断状態になる。反対に、高電力モードでは、ＦＥＴ Ｆ３１１がオン状態なので、ＦＥＴ Ｆ３１１におけるドレインおよびソースの間に電流が流れ、すなわち経路Ｂが導通状態になる。なお、経路Ａは、ＦＥＴ Ｆ３１１の状態に関係無く、常時導通状態である。モード切替回路部ＳＣ３０１の後段には、第１のカレントミラー回路部ＣＭ３１１が接続されている。

第１のカレントミラー回路部ＣＭ３１１に注目すると、ＦＥＴ Ｆ３１２がダイオード接続されていて、かつ、ＦＥＴＦ３１３とカレントミラーの関係になる。第１のカレントミラー回路部ＣＭ３１１の後段には、第２のカレントミラー回路部ＣＭ３１２が接続されている。

第２のカレントミラー回路部ＣＭ３１２に注目すると、ＦＥＴ Ｆ３１５がダイオード接続されていて、かつ、ＦＥＴ Ｆ３１４とカレントミラーの関係にある。同時に、ＦＥＴ Ｆ３１５は、ＦＥＴ Ｆ３０１ともカレントミラーの関係にある。したがって、２個のＦＥＴ Ｆ３１４およびＦ３０１の関係も、ＦＥＴ Ｆ３１５を介して、カレントミラーの関係である。

したがって、低電力モードにおけるＦＥＴ Ｆ３０１のアイドル電流は、抵抗Ｒ３１４の抵抗値を適宜に調整することで、任意に決めることが出来る。すなわち、抵抗Ｆ３１４で調整された電流がＦＥＴ Ｆ３１４にミラーされて低電力モードにおけるアイドル電流となる。

また、高電力モードにおけるＦＥＴ Ｆ３０１のアイドル電流は、２個の抵抗Ｒ３０１およびＲ３１４の合成抵抗値を適宜に調整することで、任意に決めることが出来る。すなわち、この合成抵抗値で決まった電流がＦＥＴ Ｆ３０１にミラーされて高電力モードにおけるアイドル電流となる。

図７の電力増幅器ＡＭＰ３０１において、ＦＥＴ Ｆ３１４は、直列に接続された２個のＦＥＴ Ｆ３１１およびＦ３１２ならびに抵抗Ｒ３１４を介して、基準電圧入力部Ｖｒｅｆ３０１に接続されている。このため、ＦＥＴ ３１４のドレイン電圧は、基準電圧Ｖｒｅｆのおよそ１／２になる。そこで、低電力モードにおける電源電圧ＶＤＤを、基準電圧Ｖｒｅｆの１／２となるように設定する。こうすることで、ＦＥＴ Ｆ３０１のカレントミラー元であるＦＥＴ Ｆ３１４のドレイン電圧が、ＦＥＴ Ｆ３０１のドレイン電圧と等しくなる。その結果、低電圧モードにおいて、ＦＥＴ Ｆ３０１のドレインコンダクタンスのばらつきを補償することが可能となる。

一方、高電力モードにおいて、ＦＥＴ Ｆ３０１のカレントミラー元であるＦＥＴ Ｆ３１４のドレイン電圧は、低電力モードにおける電源電圧ＶＤＤに等しくなるように設定されている。すなわち、２個のＦＥＴ Ｆ３０１およびＦ３１４におけるドレイン電圧が異なるので、ドレインコンダクタンスのばらつきを低電力モードと同じ方法で補償することは出来ない。その代わりに、高電力モードでは、チップ外部に設けられた抵抗Ｒ３０１の抵抗値を適宜に調整することで、ＦＥＴ Ｆ３０１のアイドル電流を調整し、ばらつき補償を強制的に実現する。ここで、抵抗Ｒ３０１は、例えば、製造後にレーザートリミングで抵抗値を調整することが可能なトリマブルチップ抵抗などを用いても良い。

以上の方法により、各ＦＥＴのドレインコンダクタンスにばらつきがある状態で、電源電圧ＶＤＤに対応する制御によって動作モードの切り替えを行っても、高電力モードおよび低電力モードのそれぞれにおいて所望のアイドル電流を得ることが出来る。これにより、ＦＥＴの製造ばらつきマージンを小さく抑えることが出来、特に低電力モードにおける動作モードのマージンを下げることが可能となるので、電力増幅器ＡＭＰ３０１の効率を高めることが出来る。

なお、抵抗Ｒ３０１としてトリマブルチップ抵抗を用いることで、製造コストが増大する心配は不要である。これは、本発明による構成に限らず、ＦＥＴを用いる高周波電力増幅器では、その製造ばらつきを補償するために、どのようなバイアス回路を用いても、所望のアイドル電流を得るためには抵抗Ｒ３０１を調整する必要があるからである。すなわち、本発明による構成が原因で抵抗値の調整に係る製造コストが新たに必要となる訳ではない。

（第２の実施形態）
図８は、本発明の第２の実施形態による増幅回路を用いる通信機の全体的な構成を示すブロック回路図である。図８の増幅回路ＰＡ４は、図６に示した本発明の第１の実施形態による増幅回路ＰＡ３に、以下の変更を加えたものに等しい。すなわち、図６の増幅回路では電力増幅器ＡＭＰ３０１およびＡＭＰ３０２の外部に接続されていた検波器ＤＥＴ３、制御回路部ＣＯＮＴ３およびＤＣ／ＤＣコンバータ部ＣＯＮＶ３が、図８の増幅回路ＰＡ４では電力増幅器ＡＭＰ３０１およびＡＭＰ３０２に内蔵されている。本実施形態による通信機、増幅回路ＰＡ４ならびに電力増幅器ＡＭＰ３０１およびＡＭＰ３０２のそれぞれにおけるその他の構成および動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。

以上に説明した実施形態は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。例えば、検波器ＤＥＴ３、制御回路部ＣＯＮＴ３およびＤＣ／ＤＣコンバータ部ＣＯＮＶ３のうち、一部だけが電力増幅器ＡＭＰ３０１およびＡＭＰ３０２に内蔵されていても良い。

ＡＮＴ３ アンテナ
ＡＭＰ３０１、ＡＭＰ３０２ 電力増幅器
ＢＡＴ３ バッテリー
ＢＣ１ バイアス回路部
ＢＣ２ バイアス回路部
ＢＣ３０１ バイアス回路部
Ｃ１０１〜Ｃ１０４ 容量
Ｃ３１１ 容量素子
ＣＭ３１１ 第１のカレントミラー回路部
ＣＭ３１２ 第２のカレントミラー回路部
ＣＯＮＴ３ 制御回路部
ＣＯＮＶ３ ＤＣ／ＤＣコンバータ
Ｄ２０１、Ｄ２０２ ダイオード
ＤＥＴ３ 検波器
ＤＵＰ３ 分波器
Ｆ１０１〜Ｆ１０３ ＦＥＴ
Ｆ２０１〜Ｆ２０３ ＦＥＴ
Ｆ３０１ ＦＥＴ
Ｆ３１１〜Ｆ３１５ ＦＥＴ
ｍ２０１、ｍ２０２ ノード
ＭＮ３０１〜ＭＮ３０３ 整合回路部
ｎ２０１ 基準電圧入力部
ｎ２０２ 入力部
ｎ２０３ 高周波入力部
ｎ２０４ 電源電圧入力部
ｎ２０５ 高周波出力部
ＰＡ２ 増幅回路部
ＰＡ３ 電力増幅回路部
Ｐｉｎ３ 信号入力部
Ｐｉｎ３０１ 信号入力部
Ｐｏｕｔ３ 信号出力部
Ｐｏｕｔ３０１ 信号出力部
ＰＡ４ 電力増幅回路部
Ｒ１０１〜Ｒ１０３ 抵抗
Ｒ１１１〜Ｒ１１３ 抵抗
Ｒ２０１、Ｒ２０２ 抵抗
Ｒ３０１ トリマブル抵抗
Ｒ３１１〜Ｒ３１７ 抵抗
ＲＦｉｎ１ 高周波入力部
ＲＦＩＣ３ 高周波信号生成回路部
ＲＦｏｕｔ１ 高周波出力部
ＳＡＷ３ 表面弾性波フィルタ
ＳＣ３０１ モード切替回路部
Ｖａｐｃ１ 制御電圧入力部
ＶＤＤ１ 電源電圧入力部
ＶＤＤ３ 電源電圧入力部
ＶＤＤ３０１ 電源電圧入力部
ＶＧ１〜ＶＧ３ ノード
Ｖｒｅｆ３ 基準電圧入力部
Ｖｒｅｆ３０１ 基準電圧入力部

Claims (5)

1. トランジスタと、
   外部から入力する電源電圧および基準電圧に基づいてバイアス電圧を生成して前記トランジスタに印加するバイアス回路部と
   を具備し、
   前記トランジスタの出力電力がより高い第１の動作モードと、
   前記出力電力がより低い第２の動作モードと
   を有し、
   前記バイアス回路部は、
   前記基準電圧に基づいてアイドル電流を生成して前記トランジスタに伝達するカレントミラー回路部と、
   前記第１の動作モードにおいて、前記基準電圧を前記カレントミラー回路部に伝達する第１の経路と、
   前記第１の経路と並列に設けられて、前記第１および前記第２の動作モードの両方において前記基準電圧を前記カレントミラー回路部に伝達する第２の経路と、
   前記出力電力に応じて、前記第１の経路を、前記第１の動作モードでは導通し、前記第２の動作モードでは遮断するモード切替回路部と
   を具備し、
   前記第１の経路は、
   抵抗値を製造後に調整可能な抵抗
   を具備し、
   前記第１の動作モードでは前記抵抗値が調整されることで前記アイドル電流が調整されて、前記第２の動作モードでは前記電源電圧が前記基準電圧の１／２となる調整がされる
   電力増幅器。
2. 請求項１に記載の電力増幅器において、
   前記調整可能な抵抗は、
   トリマブルチップ抵抗
   を具備する
   電力増幅器。
3. 請求項１または２に記載の電力増幅器において、
   前記モード切替回路部は、
   前記トランジスタの出力電圧を分圧する複数の抵抗と、
   前記調整可能な抵抗および前記カレントミラー回路部の間にドレインおよびソースが接続されて、かつ、前記分圧された出力電圧をゲートに印加されたスイッチ用トランジスタと
   を具備し、
   前記スイッチ用トランジスタは、前記分圧された出力電圧と、所定の閾値電圧との比較結果に応じて前記ドレインおよび前記ソースの間を導通または遮断する
   電力増幅器。
4. 請求項３に記載の電力増幅器において、
   前記カレントミラー回路部は、
   前記スイッチ用トランジスタに直列に接続された第１のトランジスタと、
   前記第１のトランジスタとカレントミラー接続された第２のトランジスタと、
   前記第１のトランジスタの後段に直列に接続された第３のトランジスタと、
   前記第２のトランジスタの後段に直列に接続されて、かつ、前記第３のトランジスタとカレントミラー接続されて、かつ、前記トランジスタともカレントミラー接続された第４のトランジスタと
   を具備する
   電力増幅器。
5. 請求項１〜４のいずれかに記載の電力増幅器において、
   前記出力電力を検波する検波器と、
   前記検波器の出力を変換して制御信号を生成する制御回路と、
   前記制御信号に基づいて前記電源電圧を生成するＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：直流）／ＤＣコンバータと
   をさらに具備する
   電力増幅器。

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