JP2013004984A - 半導体パッケージ - Google Patents

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Abstract

【課題】半導体モジュールのテストポイント配線処理用に空間要件が軽減された半導体パッケージ用キャリアおよび半導体パッケージを提供する。
【解決手段】 本発明は、半導体パッケージと、側壁（１６）により隔てられた頂面（１２）および底面（１４）を有する半導体パッケージ（１００）用キャリア（１０）とに関し、当該キャリア（１０）は、構成要素（５０）用の着座部（２２）と、前記着座部（２２）に載置された前記構成要素（５０）を前記キャリア（１０）に電気接続する少なくとも１つの端子領域（２４、２６）とを有し、テストポータル（３０）が前記キャリア（１０）の外面に構成され、前記キャリア（１０）に構成された１若しくはそれ以上の電気接点を前記テストポータル（３０）に配線する１若しくはそれ以上の配線経路（３８）が前記キャリア（１０）に内設される。
【選択図】 図１

Description

本発明は半導体装置に関し、より具体的には半導体パッケージに関する。
ハイブリッド電子機器モジュールにテストポイントを設けることは、当該技術分野で公知の技術である。すべてのテストポイントは、モジュール面のうち１つの金属化したポイントに配線しなければならないため、結果的に配線処理が困難になり、空間的な要件も厳しくなる。
特開平５−８２６１０号公報
本発明の目的は、半導体モジュールのテストポイント配線処理用に空間要件が軽減された半導体パッケージ用キャリアを提供することである。
本発明の別の目的は、半導体モジュールのテストポイント配線処理用に空間要件が軽減された半導体パッケージを提供することである。
これらの目的は、本明細書の独立請求項の特徴により実現される。その他の請求項の説明および図面には、本発明の好適な実施形態が含まれる。
本発明の第１の態様によれば、半導体パッケージ用キャリアが提案され、側壁により隔てられた頂面および底面を有する当該半導体パッケージ用キャリアは、構成要素用の着座部と、その着座部に載置された前記構成要素を前記キャリアに電気接続する少なくとも１つの端子領域とを有し、当該キャリアの外面にはテストポータルが構成され、当該キャリアに構成された１若しくはそれ以上の電気接点を前記テストポータルに配線する１若しくはそれ以上の配線経路が当該キャリアに内設される。
本発明は、標準化されたテストポイント方法論を有利に実現する。そのため、単純化されたヘッダまたはソケットの異なるモデルをテストする際、最低限のツール変更で、工学的用途および製造用途の双方でモジュールレベルのテストシステムを設計できる。
便宜上、前記テストポータルは多数のテストポイントを有し、これらのテストポイントは、前記キャリアの外部からアクセスできるほか、前記半導体パッケージの組み立て後には当該半導体パッケージの外部からアクセスできる。そのため、有利なことに、組み立て工程中に前記テストポイントのアクセシビリティを保ちながら、基板レベルの配線処理および空間要件を軽減する標準化されたテストポイントソリューションが利用可能になる。
本発明は、特に半導体モジュールなどのハイブリッド電子機器モジュールに有用である。通常、半導体パッケージは、ハイブリッド電子機器モジュール上に配置される多数の構成要素の１つである。本発明では、半導体パッケージにテストポータルを導入することにより、電子機器モジュールへと配線すべきテストポイントを減らし、または排除することができる。
有利な一実施形態によれば、前記底面には、第１の接点を有する外部端子領域を構成できる。前記キャリアは、表面実装技術（ＳＭＴ）用に使用できる。特に、１若しくはそれ以上の第１の電気接点は、前記外部端子領域に構成でき、少なくとも１つの第１の接点は、前記キャリアを通じて前記テストポータルへ配線できる。より具体的にいうと、前記外部端子領域は、端子グリッドアレイ、特にボールグリッドアレイ（ＢＧＡ）、ピングリッドアレイ（ＰＧＡ）、カラムグリッドアレイ（ＣＧＡ）、またはランドグリッドアレイのうち少なくとも１つを有してよい。そのため、外部から前記外部端子領域経由で前記テストポータルへテストポイントを配線処理する際、ボールグリッドアレイのグリッドアレイはんだ球における電気接点数を、必要に応じて有利に増やすことが可能になる。
有利な一実施形態によれば、前記配線経路は、（前記着座部に載置された）前記構成要素と、前記頂面および底面との間の相互接続のほか、前記底部端子領域と、前記テストポータルとの間の相互接続を提供するよう構成できる。これにより標準化された設計がＳＭＴパッケージに提供可能になる。
有利な一実施形態によれば、前記テストポータルは、頂面および／または１若しくはそれ以上の側壁などの外面に構成することができる。前記テストポータルの接点は、容易にアクセスできる。
有利な一実施形態によれば、前記着座部は、前記側壁に囲まれた凹部内に構成可能である。これにより、前記テストポータルを凹部外に構成するとともに、前記構成要素を前記キャリアに載置した時点で前記着座部を封止できる。任意選択で、前記側壁に凹部を設ける代わりに、前記構成要素の選択的または部分的なオーバーモールドを行うこともできる。
有利な一実施形態によれば、前記着座部は、２若しくはそれ以上の電気回路層を有する電気的構成要素を受容するよう構成でき、各層は、前記端子領域に別個に接続できる。これにより、高密度で複雑な装置を伴った小型設計が可能となる。
有利な一実施形態によれば、前記着座部は、階段状の端子領域内に構成可能である。これにより、前記凹部内における多層回路基板の電気接触確立が容易になる。前記階段状の構造は任意選択のものであり、より基本的な場合などには、半導体構成要素が１つだけ含まれてもよい。
本発明の別の態様によれば、キャリアおよび電気的構成要素を有する半導体パッケージが提案され、前記キャリアは、側壁により隔てられた頂面および底面を有し、前記半導体パッケージは、構成要素用の着座部と、その着座部に載置された前記構成要素を前記キャリアに電気接続する少なくとも１つの端子領域とを有し、前記キャリアの外面にはテストポータルが構成され、前記キャリアに構成された１若しくはそれ以上の電気接点を前記テストポータルに配線する１若しくはそれ以上の配線経路が前記キャリアに内設される。
この場合、電気的構成要素のテストポータルとそれに伴う複数レベル配線におけるテストポイント用の表面積を低減または排除でき、最終用途電子モジュールの全体的なサイズを縮小できるため、有利である。ヘッダまたはソケットにより、テストポイント密度も増加する。テストポイントは、異なる複数の半導体パッケージに「汎用」ソケットを使用できるよう、特定のグリッドパターンに位置合わせできる。
有利な一実施形態によれば、前記底面には、第１の接点を有する外部端子領域を構成でき、好ましくは、１若しくはそれ以上の第１の電気接点が、前記外部端子領域に構成され、少なくとも１つの第１の接点は、前記キャリアを通じて前記テストポータルへ配線される。前記外部端子接続から前記テストポータルへの１以上の接続は実施（実装）可能であるが、絶対要件ではない。すなわち、ハイブリッドモジュールのテスト範囲ではなく、半導体パッケージ内の構成要素のテスト範囲を拡げるためだけに、前記テストポータルを使用する実施形態も可能である。
有利な一実施形態によれば、前記配線経路は、前記着座部に載置された前記構成要素と、前記頂面および底面との間の相互接続のほか、前記底部端子領域と、前記テストポータルとの間の相互接続を提供するよう構成できる。
有利な一実施形態によれば、前記テストポータルは、頂面および／または側壁などの外面に構成できるため、工学的用途および製造用途の双方で容易なアクセシビリティを提供する。また、頂面テストポイントの配線処理により、ＢＧＡパッケージの頂部または内部でデカップリングコンデンサなど電子構成要素の追加が容易になる。デカップリングコンデンサは、小型電子構成要素の一種である。ただし、パッケージの内部または頂部に載置する上で十分小さいものであれば、いかなる電子構成要素も使用できる。
有利な一実施形態によれば、前記着座部は、電気的構成要素を受容するよう構成でき、前記電気的構成要素は、前記キャリア内で保護されるようシール材で封止され、前記シール材は、当該半導体パッケージの内部に構成され、前記テストポータルは、当該半導体パッケージの外部に構成される。
本発明は、アクセス可能なテストポイントを頂面に備えた端子グリッドアレイパッケージを提供することが好ましい。テストポイントは、そのパッケージの内部（すなわち半導体ダイ）から配線されたノードであっても、また前記パッケージが載置された電子回路（モジュール）から配線されたテストポイントであってもよい。
本発明は、以上に述べた目的および利点等と併せて以下の実施形態の詳細な説明を読むことにより最もよく理解されるが、以下の図面に示された前記実施形態に限定されるものではない。
本発明に係るキャリアの一実施形態例を示した図である。 頂面にテストポータルを伴う図１のキャリアにワイヤーボンディングされた構成要素を示した図である。 頂面および側壁にテストポータルを伴う図１のキャリアにワイヤーボンディングされた構成要素を示した図である。 図１のキャリアの底面図である。 図２の実施形態例の側面図および上面図を組み合わせた図である。 本発明に係るキャリアを有する半導体パッケージの一実施形態例を示した図である。 図５の半導体パッケージの側面破断図である。 本発明に係るキャリアであって、ワイヤーボンディングされた構成要素を伴うキャリアの実施形態例の配線経路を示した側面図である。 図７のキャリアの配線経路を示した斜視図および一部破断上面図である。 ヘッダまたはソケット装置の斜視分解図である。
上記の図面において、同様な要素は同じ参照番号で表されている。これらの図面は、単なる概略図であり、本発明の具体的なパラメータを図示することを意図したものではない。さらに、これらの図面は、本発明の典型的な実施形態のみ図示するよう意図されているため、本発明の範囲を限定するものと見なすべきではない。
図１は、本発明に係るキャリア１０の一実施形態例を示したものである。このキャリア１０は、側壁１６により隔てられた頂面１２および底面１４を有する。当該キャリア１０は、半導体ダイなどの電気的構成要素５０を載置する着座部２２を有する多層プリント基板アセンブリとして有利に具現化される。
前記構成要素５０を当該キャリア１０に電気接続する第１および第２の端子領域２４、２６は、前記着座部２２を含む凹部２０内に構成される。前記端子領域２４および２６は、前記着座部２２から前記頂面１２に至る階段状の段差である。
当該キャリア１０の外面には、例えば前記頂面１２および前記側壁１６に、テストポータル３０が構成される。当該キャリア１０には、前記テストポータル３０への１若しくはそれ以上の電気接点用に複数の配線経路（図７および８における３８）が構成される。前記テストポータル３０は、当該キャリア１０において前記凹部２０の２つの側部の頂面１２に構成され、金属めっきを施したパッドなど多数の接点３２を有する。
図２ａは、図１のキャリアにワイヤー６０でワイヤーボンディングされた構成要素５０を示したものである。前記テストポータル３０は、前記頂面１２の対向しあう２つの側部に構成される。図２ｂは、前記テストポータル３０が前記頂面１２の対向しあう２つの側部と、すべての側壁１６とに配置される構成を示したものである。前記構成要素５０は、例えば３つの半導体ダイ５２を有し、それらの半導体ダイ５２は前記端子領域２４および２６の各端子にワイヤーボンディングされる。前記端子領域が階段状の構成であるため、前記凹部２０内の異なる高さでダイをボンディングすることができる。
図３は、図１のキャリアの底面図を示したもので、当該キャリア１０の底面１４に構成された外部端子領域３６を表している。この外部端子領域３６は、第１の電気接点３４を有し、１若しくはそれ以上の第１の接点３４は、当該キャリア１０内を通じて前記テストポータル３０の前記接点３２に配線される。この外部端子領域３６は、端子グリッドアレイ、例えばボールグリッドアレイとして具現化できる。ボールグリッドアレイ（ＢＧＡ）は、パッケージ底部が、グリッド（格子）パターンのはんだボールまたははんだ球に覆われ、または一部覆われた集積回路パッケージである。前記はんだ球は、プリント基板（ＰＣＢ）の集積回路からの電気信号を伝導する。これらのはんだ球は、手作業でも自動機器によっても配置でき、はんだ付け時までフラックスにより定位置に保たれる。半導体装置は、はんだ球アレイに合うパターンで端子パッドが構成されたＰＣＢ上に配置される。そのアセンブリ（組み立て品）がリフロー炉または赤外線ヒーターなどで加熱されると、前記はんだ球が溶融する。溶融したはんだは、その表面張力により、はんだが冷めて固化する間に、前記パッケージと前記ＰＣＢが適正な分離距離で位置合わせされた状態に保つ。
ＢＧＡにより、表面実装技術を使った当該キャリア１０のアセンブリを実現できる。このＢＧＡパッケージの頂部側スペースは、構成要素レベルおよび最終用途電子モジュールの双方用に、標準化されたテストポータル３０として使用される。既存のＢＧＡバンプＩ／Ｏカウント（はんだ球３４の数）は、外部からＢＧＡ経由で当該パッケージ頂部側１２に至るテストポイントを配線処理する上で、必要に応じて増やすことができる。
図４は、図２の実施形態例の側面図（図の下側）および上面図（図の上側）を組み合わせて例示したもので、その構成が以下に小型化されているか詳しく示している。前記テストポータル３０の接点３２は、当該キャリアの頂面１２において容易にアクセスできる。
図５は、本発明に係るキャリア１０を有する半導体パッケージ１００の一実施形態例を表したものである。前記構成要素５０は、前記凹部２０の上から成形するモールドなどのシール材５０で覆われている。前記テストポータル３０の接点３２は、前記構成要素５０のオーバーモールド後も完全にアクセス可能である。
図６は、図５の半導体パッケージ１００の側面破断図を示したものである。前記凹部２０内の前記着座部２２上に構成された前記構成要素５０は、スタックされ（積み重ねられ）スペーサー５４で分離された３つの半導体ダイ５２を有する。
当該半導体パッケージ１００は、半導体ダイ５２および受動的な構成要素（図示せず）などのＢＧＡ内部要素を、多層プリント基板（ＰＣＢ）アセンブリ（キャリア１０）に形成された前記凹部２０内に載置して組み立てられる。前記キャリア１０の頂面１２および底面１４は、どちらも金属化したパッド（接点３２、３４）を有し、その一方（底面１４）に、はんだ球３４での表面実装技術（ＳＭＴ）アセンブリ用のバンプが設けられる。配線経路３８でのＰＣＢ配線処理により（図７、８）、ＢＧＡ内部要素と、面１２、１４のどちらか一方との間の相互接続だけでなく、頂面１２と底面１４との間の相互接続が可能になる。
図７および８は、前記着座部２２に載置された前記構成要素５０と前記頂面１２および底面１４との間の相互接続だけでなく、前記底部の端子領域３６と、前記テストポータル３０の前記接点３２との間の相互接続を提供するよう構成された金属製の相互接続部または配線経路３８を、異なる図で示したものである。これらの配線経路３８は、前記キャリア１０内、特にその底部内のほか前記側壁１６内にも構成されている。
図９は、ヘッダ装置またはソケット装置の形態をした半導体パッケージ１００の実施形態例を例示したもので、ヘッダ１１０は、前記テストポータル３０を提供するソケットと協動する。前記ヘッダ１１０は、前記テストポータル３０の前記接点３２に面したインターフェースに多数のピン１３２を有しており、これによりピン１３２は、前記テストポータル３０の前記接点３２との間に電気接触を確立できる。
１０…キャリア
１２…頂面
１４…底面
１６…側壁
２０…凹部
２２…着座部
２４、２６…端子領域
３０…テストポータル
３２，３４…電気接点
３６…外部端子領域
３８…配線経路
５０…電気的構成要素
５２…半導体ダイ
５４…スペーサー
６０…ワイヤー
７０…シール材
１００…半導体パッケージ
１１０…ヘッダ
１３２…ピン

Claims (16)

  1. 側壁（１６）により隔てられた頂面（１２）および底面（１４）を有する半導体パッケージ（１００）用キャリア（１０）であって、
    構成要素（５０）用の着座部（２２）と、
    前記着座部（２２）に載置された前記構成要素（５０）を前記キャリア（１０）に電気接続する少なくとも１つの端子領域（２４、２６）と
    を有し、
    テストポータル（３０）が前記キャリア（１０）の外面に構成され、
    前記キャリア（１０）に構成された１若しくはそれ以上の電気接点を前記テストポータル（３０）に配線する１若しくはそれ以上の配線経路（３８）が前記キャリア（１０）に内設された
    キャリア（１０）。
  2. 請求項１記載のキャリアにおいて、前記底面（１４）には、第１の接点（３４）を有する外部端子領域（３６）が構成される。
  3. 請求項１記載のキャリアにおいて、前記外部端子領域（３６）は、端子グリッドアレイ、特にボールグリッドアレイ（ＢＧＡ）、ピングリッドアレイ（ＰＧＡ）、カラムグリッドアレイ（ＣＧＡ）、またはランドグリッドアレイのうち少なくとも１つを有する。
  4. 請求項３記載のキャリアにおいて、１若しくはそれ以上の第１の電気接点（３４）は、前記外部端子領域（３６）に構成される。
  5. 請求項４記載のキャリアにおいて、少なくとも１つの第１の接点（３４）は、前記キャリア（１０）を通じて前記テストポータル（３０）へ配線される。
  6. 請求項１記載のキャリアにおいて、前記配線経路（３８）は、前記着座部（２２）に載置された前記構成要素（５０）と、前記頂面および底面（１２、１４）との間の相互接続のほか、前記底部端子領域（３６）と、前記テストポータル（３０）との間の相互接続を提供するよう構成される。
  7. 請求項１記載のキャリアにおいて、前記テストポータル（３０）は、外面（１２、１６）に構成される。
  8. 請求項１記載のキャリアにおいて、前記着座部（２２）は、前記側壁（１６）に囲まれた凹部（２０）内に構成される。
  9. 請求項１記載のキャリアにおいて、前記着座部（２２）は、２若しくはそれ以上の電気回路層（５２）を有する電気的構成要素（５０）を受容するよう構成され、各層（５２）は、前記端子領域（２４、２６）に別個に接続可能である。
  10. 請求項１記載のキャリアにおいて、前記着座部（２２）は、階段状の端子領域（２４、２６）内に構成される。
  11. 半導体パッケージ（１００）であって、
    側壁（１６）により隔てられた頂面（１２）および底面（１４）を有するキャリア（１０）であって、
    構成要素（５０）用の着座部（２２）と、
    前記着座部（２２）に載置された前記構成要素（５０）を前記キャリア（１０）に電気接続する少なくとも１つの端子領域（２４、２６）と
    を有するキャリア（１０）を有し、
    テストポータル（３０）が前記キャリア（１０）の外面に構成され、
    前記キャリア（１０）に構成された１若しくはそれ以上の電気接点を前記テストポータル（３０）に配線する１若しくはそれ以上の配線経路（３８）が前記キャリア（１０）に内設された
    半導体パッケージ（１００）。
  12. 請求項１１記載の半導体パッケージにおいて、前記底面（１４）には、第１の接点（３４）を有する外部端子領域（３６）が構成される。
  13. 請求項１２記載の半導体パッケージにおいて、１若しくはそれ以上の第１の電気接点（３４）は、前記外部端子領域（３６）に構成され、少なくとも１つの第１の接点（３４）は、前記キャリア（１０）を通じて前記テストポータル（３０）へ配線される。
  14. 請求項１１記載の半導体パッケージにおいて、前記配線経路（３８）は、前記着座部（２２）に載置された前記構成要素（５０）と、前記頂面および底面（１２、１４）との間の相互接続のほか、前記底部端子領域（３６）と、前記テストポータル（３０）との間の相互接続を提供するよう構成される。
  15. 請求項１１記載の半導体パッケージにおいて、前記テストポータル（３０）は、外面（１２、１６）に構成される。
  16. 請求項１１記載の半導体パッケージにおいて、前記着座部（２２）は、電気的構成要素（５０）を受容するよう構成され、前記電気的構成要素（５０）は、前記キャリア（１０）内で保護されるようシール材（７０）で封止され、前記シール材（７０）は、当該半導体パッケージ（１００）の内部に構成され、前記テストポータル（３０）は、当該半導体パッケージ（１００）の外部に構成される。
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