JP2012515348A - 圧電抵抗器および加速度計を有するデバイスを形成する方法 - Google Patents

圧電抵抗器および加速度計を有するデバイスを形成する方法 Download PDF

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Abstract

本明細書では、圧電抵抗器を有するデバイスを形成する方法が開示される。一実施形態では、本方法は、基板を用意するステップと、垂直の壁を形成するために基板にトレンチをエッチングするステップと、垂直の壁に圧電抵抗器層をエピタキシャルに成長させるステップと、圧電抵抗器層が水平面の中で下層に関して移動可能であるように水平面に沿って延在する基板の下層から垂直の壁を分離するステップとを含む。
【選択図】図１

Description

[0001]本発明は、半導体デバイスの製造工程に関する。
[0002]従来、マイクロ電気機械システム（ＭＥＭＳ）は、ＭＥＭＳデバイスによって示される感度、空間解像度および時間解像度、ならびにより低い電力消費のため、様々な用途において有効な解決策であることが判明している。１つのそのような用途は、静電容量技術、光技術、または圧電抵抗技術を組み込んだ面内慣性センサなどである。イオン注入技術を使用するそのような用途においては、圧電抵抗器は検知素子の壁に形成されてきた。しかし、埋め込まれた圧電抵抗器は、増大した雑音レベル、低下した感度、およびより高いサーマルバジェットを欠点として持つ。
[0003]必要とされることは、低下した雑音レベルを示す圧電抵抗器を提供する、検知素子の壁に圧電抵抗器を形成する方法である。さらに、良好な感度および低いサーマルバジェットを示す、検知素子の壁に形成された圧電抵抗器が必要である。
[0004]本発明の一実施形態によれば、圧電抵抗器を有するデバイスを形成する方法であって、基板を用意するステップと、垂直の壁を形成するために基板にトレンチをエッチングするステップと、垂直の壁に圧電抵抗器層をエピタキシャルに成長させるステップと、圧電抵抗器層が水平面の中で下層に関して移動可能であるように、水平面に沿って延在する基板の下層から垂直の壁を分離するステップとを含む方法が提供される。他の実施形態は、垂直の壁を形成するために、露出された側壁領域を酸化させ、テザー領域上で垂直の壁に沿って酸化物を選択的に除去し、圧電抵抗器層をエピタキシャルに成長させ、基板の下層から垂直の壁を分離し、基板の中にトレンチをエッチングすることである。本発明の他の実施形態によれば、面内加速度計は、ＳＯＩハンドル層とＳＯＩアクティブ層との間に配置された埋込酸化膜層を含むシリコン・オン・インシュレータ（ＳＯＩ）基板と、基板の上部表面からＳＯＩアクティブ層を通って、埋込酸化膜層から形成されたボイド領域まで延在するトレンチと、ＳＯＩアクティブ層から形成されたテザーであって、ボイド領域の上方に延在し、トレンチの第１の部分とトレンチの第２の部分との間に配置されたテザーと、ＳＯＩハンドル層と固定関係にあるテザーの第１の端部と、基板の上部表面によって画定される面と平行な面の範囲の中で移動可能なテザーの第２の端部と、テザーからトレンチの第１の部分の中にエピタキシャルに成長させられた第１の圧電抵抗器とを含む。使用することができる他の基板は、上部表面から所望の深さまで延在するトレンチを画定する特徴を有するバルクシリコン基板である。他の実施形態によれば、圧電抵抗器デバイスを形成する方法は、シリコン・オン・インシュレータ（ＳＯＩ）基板またはバルクシリコン基板を用意するステップと、ＳＯＩ基板またはシリコン基板の上部表面上に第１のフォトマスクを形成するステップと、第１のトレースを形成するために第１のフォトマスク内の窓を通してＳＯＩ基板またはシリコン基板の上部表面に導電性不純物を注入するステップと、ＳＯＩ基板またはシリコン基板の上部表面上に第２のフォトマスクを形成するステップと、ＳＯＩ基板のアクティブ層を通ってＳＯＩ基板の埋込酸化膜層まで、または、シリコン基板では所望の深さまで、ＳＯＩ基板またはシリコン基板の上部表面にトレンチをエッチングするステップと、トレンチエッチングによって露出されたアクティブ層の一部分上に少なくとも１つの圧電抵抗器をエピタキシャルに形成するステップと、トレンチエッチングによって露出されたアクティブ層の一部分の下に配置された埋込酸化膜層の
一部分を除去するステップとを含む。シリコン基板では、テザーおよびプルーフマスの真下で裏側からシリコンの一部分を除去する。これは、ドライエッチングまたはウェットエッチングのいずれかを使用して行われることが可能である。圧電抵抗器デバイスはまた、構造体がリリースされた後に形成されることが可能である。
[0005]本発明の原理によるエピタキシャルに成長させられた圧電抵抗器を有する加速度計デバイスの斜視図である。 [0006]本発明の原理によるエピタキシャルに成長させられた圧電抵抗器を有するデバイスを製造するための工程の流れ図である。 [0007]この実施形態ではシリコン・オン・インシュレータ（ＳＯＩ）基板であり、本発明の原理によるデバイスにおいて使用されることが可能である基板の横断面図である。 [0008]基板の上部表面に埋め込まれるべき導電性トレースの形をしている窓を含むフォトマスクを有する図３の基板の平面図である。 [0009]図４の線Ａ−Ａに沿って取られた図４の基板およびフォトマスクの横断面図である。 [0010]不純物が注入され、アクティブ化され、薄い二酸化シリコン層が基板の上部表面上に成長させられた後の、図４の基板の横断面図である。 [0011]基板の上部表面の中にエッチングされるべきトレンチの形をしている窓を含むフォトマスクを有する図６の平面図である。 [0012]図７の線Ｂ−Ｂに沿って取られた図７の基板およびフォトマスクの横断面図である。 [0013]トレンチがＳＯＩアクティブ層を通って埋込酸化膜層までエッチングされ、圧電抵抗器エピタキシャル単結晶シリコンがトレンチによって露出されたＳＯＩアクティブ層の垂直の壁に選択的に堆積された後の図７の基板の平面図である。 [0014]図９の線Ｃ−Ｃに沿って取られた図９の基板の横断面図である。 [0015]圧電抵抗エピタキシャル単結晶が、テザー領域の側壁に配置された２つの圧電抵抗検知素子を残してエッチングされた後の、図９の基板の平面図である。 [0016]図１１の線Ｄ−Ｄに沿って取られた図１１の基板の横断面図である。 [0017]埋込酸化膜層の部分を除去してテザー領域およびプルーフマス領域の下にボイドを生成するために蒸気エッチングが使用された後の、図１１の基板の横断面図である。 [0018]基板の上部表面上に形成されるべき接触パッドの形をしている窓を含むシャドーマスクを有する図１３の基板の平面図である。 [0019]基板の上部表面内の導電性トレースと電気的に導電接触している基板の上部表面上に形成された接触パッドを有する図１４の基板の平面図である。 [0020]図１５の線Ｅ−Ｅに沿って取られた図１５の基板の横断面図である。 [0021]２つの加速度計を備えて構成され、本発明の原理によって形成され、代替として構成されたデバイスの平面図である。 [0022]共通のプルーフマスを共用する２つの加速度計を備えて構成され、本発明の原理によって形成され、代替として構成されたデバイスの平面図である。 [0023]加速度検知の３つの範囲を提供するために構成され、本発明の原理によって形成され、代替として構成されたデバイスの平面図である。
[0024]次に、本発明の原理の理解を促進するために、図面に図示され、下記の説明に記載されている実施形態を参照する。それらの実施形態によって本発明の範囲の限定が意図
されないことが理解される。本発明は、図示されている実施形態に対するいかなる改変形態および変更形態をも含み、本発明が関係する当業者には普通に思いつくような本発明の原理の他の適用形態を含むことがさらに理解される。
[0025]図１は、加速度計デバイス１００の斜視図を示す。デバイス１００は、この実施形態ではシリコン・オン・インシュレータ（ＳＯＩ）基板である基板１０２上に形成される。基板１０２は、ＳＯＩハンドル層１０４、埋込酸化膜層１０６、および、説明の明確を期すために一部切り欠いて示されているＳＯＩアクティブ層１０８を含む。
[0026]トレンチ１１０は、ＳＯＩアクティブ層１０８の上部表面１１２から、ＳＯＩハンドル層１０４と、埋込酸化膜層１０６の一部分の除去によって形成されたアクティブ層１０８との間のボイド領域１１４まで延在する。トレンチ１１０は、埋込酸化膜層１０６の残部１１８によってＳＯＩハンドル層１０４に接続されたアンカ領域１１６を取り囲む。
[0027]３つの接触パッド１２０、１２２、および１２４は、アンカ領域１１６の上部表面上に配置される。この実施形態ではアルミニウムあるいは場合によっては別の金属または導電性材料で作られている接触パッド１２０は、ＳＯＩアクティブ層１０８に埋め込まれた導電性トレース１２６あるいは金属またはシリコンなど他の導電性材料と電気的に導電接触している。次に、導電性トレース１２６は圧電抵抗検知素子１２８と電気的に導電接触している。圧電抵抗検知素子１２８は、テザー領域（片持ちアームとも呼ばれる）１３０の長さに沿って延在し、テザー領域１３０の片側から外の方へトレンチ１１０の中まで延在する。
[0028]同様に、接触パッド１２４は、ＳＯＩアクティブ層１０８に埋め込まれた導電性トレース１３２あるいは金属またはシリコンなど他の導電性材料と電気的に導電接触している。次に、導電性トレース１３２は、圧電抵抗検知素子１３４と電気的に導電接触している。圧電抵抗検知素子１３４は、テザー領域１３０の長さに沿って延在し、テザー領域１３０の反対側から外の方へトレンチ１１０の中まで延在する。
[0029]接触パッド１２２は、ＳＯＩアクティブ層１０８に埋め込まれた導電性トレース１３８あるいは金属またはシリコンなど他の導電性材料と電気的に導電接触している。導電性トレース１３８は、アンカ領域１１６に埋め込まれた、または導電的にドープされた、または堆積されたアンカ部１４０を含む。導電性トレースの延在部１４２は、テザー領域１３０にわたって基部１４４まで延在する。基部１４４は、プルーフマス領域１４６に埋め込まれ、または導電的にドープされ、または堆積され、圧電抵抗検知素子１２８および圧電抵抗検知素子１３４に電気的導電的に接続される。
[0030]動作中、加速度計デバイス１００は、対象物（図示せず）に取り付けられる。対象物（図示せず）が矢印１４８の方向に加速すると、対象物（図示せず）に固定して取り付けられたＳＯＩハンドル層１０４は、対象物（図示せず）と同時に加速する。アンカ領域１１６は、残部１１８を通してＳＯＩハンドル層１０４上に固定して取り付けられている。したがって、アンカ領域１１６はまた、対象物（図示せず）と同時に加速する。
[0031]プルーフマス領域１４６およびテザー領域１３０は、ＳＯＩハンドル層１０４に固定して取り付けられていない。そうではなく、プルーフマス領域１４６およびテザー領域１３０は、アンカ領域１１６によって支持されている。したがって、アンカ領域１１６が矢印１４８の方向に加速すると、テザーは、テザー領域１３０およびプルーフマス領域１４６の慣性のため、曲がる。テザー領域１３０の屈曲によって、圧電抵抗検知素子１２８および１３４が曲がる。圧電抵抗検知素子１２８および１３４は、屈曲領域の機械的動
きを抵抗変化に変換する。
[0032]導電性トレース１２６、１３２、および１３８は、圧電抵抗検知素子内の抵抗変化を、接触パッド１２０、１２２および１２６にわたる電圧差になる、検知素子１２８および１３４にわたる電圧の変化に変換する電流のために、導電経路を提供する。次いで、抵抗または電圧の変化は、対象物（図示せず）の加速度を判定するために使用されることが可能である。
[0033]図２は、加速度計デバイス１００を生成するために使用されることが可能である製造工程の流れ図を示す。図２の工程１５０が開始し（ブロック１５２）、基板が用意される（ブロック１５４）。低抵抗率接続経路を画成するフォトマスクが形成され（ブロック１５６）、その後に、低抵抗率経路を形成するために不純物の注入が続く（ブロック１５８）。注入された不純物はアクティブ化され、薄い二酸化シリコン層が熱酸化によって成長させられる（ブロック１６０）。
[0034]薄い二酸化シリコン層においてアンカ、テザーおよびプルーフマスを画成するために使用される第２のフォトマスクが形成され（ブロック１６２）、その後、基板の上部表面から基板の埋込酸化膜層までのトレンチを生成して、アンカ、テザーおよびプルーフマス領域を形成するために、深掘り反応性イオンエッチングが使用される（ブロック１６４）。ドープされたエピタキシャル単結晶シリコンが、深堀り反応性イオンエッチングによって露出されたシリコン領域上に選択的に堆積される（ブロック１６６）。テザーの側壁領域上の圧電抵抗エピタキシャル単結晶シリコンを保護するために第３のフォトマスクが形成され（ブロック１６８）、保護されていない圧電抵抗エピタキシャル単結晶シリコンは、エッチング除去される（ブロック１７０）。プルーフマスおよびテザーをリリースするために埋込酸化膜層の一部分が除去される（ブロック１７２）。電気的接触パッド領域を画成するためにシャドーマスクが形成され（ブロック１７４）、電気的接触領域を形成するためにアルミニウムがスパッタ堆積される（ブロック１７６）。次いで、工程が終了する（ブロック１７８）。
[0035]図２の工程の一例が図３−１６に示されている。基板２００が図３に示されている。この実施形態では、基板２００は、ＳＯＩハンドル層２０２、埋込二酸化シリコン層２０４およびアクティブＳＯＩ層２０６を含むシリコン・オン・インシュレータ（ＳＯＩ）基板である。次に、図４および５に示されているように、ＳＯＩアクティブ層２０６の露出された上部表面上にフォトマスク２０８が形成される。フォトマスク２０８は窓２１０を含み、それらを通してアクティブ層２０６が露出される。次いで、不純物が窓２１０を通してアクティブ層２０６に注入される。図６に示されているように、不純物をアクティブ化して、ＳＯＩアクティブ層２０６の中に導電性トレース２１２、ならびに、導電性トレース２１２およびＳＯＩアクティブ層２０６を覆う薄い二酸化シリコン層２１４を形成するために、熱酸化が使用される。
[0036]次に、図７および８に示されているように、二酸化シリコン層２１４上にフォトマスク２２０が形成される。フォトマスク２２０は、固定アンカ領域２２４、テザー領域２２６およびプルーフマス領域２２８を画成する窓２２２を含む。次いで、二酸化シリコン層２１４の露出された部分の真下に配置された埋込酸化膜層２０４の一部分を露出するために深掘り反応性イオンエッチング工程を使用して、二酸化シリコン層２１４の露出された部分の真下に配置されたＳＯＩアクティブ層２０６の一部分と共に、窓２２２を通して露出された二酸化シリコン層２１４の一部分にトレンチ２３０（図９および１０参照）が形成される。次いで、図９および１０に示されているようにトレンチ２３０によって露出されるＳＯＩアクティブ層２０６の内側の垂直表面上に選択的単結晶シリコン層２３２がエピタキシャルに堆積される。エピタキシャルシリコン材料の選択的堆積はまた、トレ
ンチ２３０によって露出されたＳＯＩアクティブ層２０６の外側の垂直面上に単結晶シリコン層２３４を形成する。
[0037]次いで、テザー領域２２６に隣接する単結晶シリコン層２３２の一部分を保護するためにフォトリソグラフィが使用され、単結晶シリコン層２３２の残りの部分および単結晶シリコン層２３４がエッチングされる。したがって、図１１および１２に示されているように、トレンチ２３０の中の単結晶シリコン層２３４が完全に除去され、単結晶シリコン層２３２が、テザー領域２２６に隣接する検知素子２３６および２３８を除いて、除去される。
[0038]検知素子２３６は、トレース２１２の２つに電気的導電的に接続される。具体的には、検知素子２３６は、アンカ領域２２４に配置されている外側のトレース２４０、および内側のトレース２４２に導電的に接続される。内側のトレース２４２は、検知素子２３６が導電的に接続されているプルーフマス領域２２８に配置された基部２４４、テザー領域２２６に沿って延在する延在部２４６、およびテザー領域２２４に配置された端部２４８を含む。検知素子２３８はまた、基部２４４に導電的に接続される。検知素子２３８は、外側のトレース２５０にさらに導電的に接続される。
[0039]次いで、埋込酸化膜層２０４の一部分を除去するために蒸気相フッ化水素酸がトレンチ２３０を通して導入される。図１３に示されているように、フッ化水素酸エッチングが埋込酸化膜層２０４に、残部２６０、２６２および２６４を残して、ボイド領域を生成する。残部２６２は、ＳＯＩハンドル層２０２上でアンカ領域２２４を支持する。しかし、埋込酸化膜層２０４内のボイド領域がＳＯＩハンドル層２０２からテザー領域２２６およびプルーフマス領域２２８を分離すると、テザー領域２２６およびプルーフマス領域２２８はＳＯＩハンドル層２０２からリリースされる。したがって、プルーフマス領域２２８は、アンカ領域２２４によって支持される片持ちアームとして機能するテザー領域２２６によって支持される。
[0040]図１４に示されているように、ＳＯＩアクティブ層２０６上にシャドーマスク２７０が形成される。シャドーマスク２７０は、窓２７２、２７４、および２７６を含む。外側のトレース２４０、内側のトレース２４２、および外側のトレース２５０のパッド接続部２７８、２８０、および２８２は、それぞれ、窓２７２、２７４、および２７６を通して露出される。図１５および１６に示されている接触パッド２８４、２８６、および２８８を形成するために、パッド接続部２７８、２８０、および２８２上に、アルミニウムあるいは場合によっては別の金属または導電性材料がスパッタ堆積される。
[0041]前述の工程およびデバイスは、慣性検知、剪断応力検知、面内力検知などを含むがそれらに限定されない様々な用途のためのデバイスを提供するために、いくつかのやり方で変更されてよい。例として、図１７のデバイス３００は、単一の基板３０６上に２つの加速度計３０２および３０４を含む。単一のトレンチ３０８は、両方のデバイス３０２および３０４を画成する。デバイス３０２および３０４のそれぞれは、加速度計１００と同じやり方で作られる。
[0042]他の実施形態では、図１８に示されている加速度計３１０は単一のプルーフマス３１２を含む。２つのアンカ領域３１８および３２０から延在する２つの片持ちアーム３１４および３１６は、それぞれプルーフマス３１２を支持する。アンカ領域３１８および３２０のそれぞれは、それぞれ接触パッドのセット３２２および３２４を含む。接触パッドセット３２２および３２４からの出力は、結合されてよい。代替として、２つの片持ちアーム３１４または３１６の１つは１次センサとして使用されてよく、２つの片持ちアーム３１４または３１６の他方はバックアップセンサとして使用されてよい。
[0043]図１９を参照すると、多範囲加速度計３３０が加速度計１００とほぼ同じやり方で作られる。しかし、加速度計３３０は、５つの片持ちアーム３３２、３３４、３３６、３３８、および３４０を含む。片持ちアーム３３２、３３４、３３６、３３８および３４０のそれぞれは、それぞれのアンカ領域３５２、３５４、３５６、３５８または３６０上に配置された接触パッド３４２、３４４、３４６、３４８または３５０のそれぞれのセットに導電的に接続される。
[0044]片持ちアーム３３２、３３４、３３６、３３８および３４０は、３つのプルーフマス３６２、３６４および３６６を支持する。具体的には、片持ちアーム３３２および３３８はプルーフマス３６２を支持し、片持ちアーム３３４および３３６はプルーフマス３６４を支持し、片持ちアーム３４０はプルーフマス３６６を支持する。プルーフマス３６２は、プルーフマス３６２、３６４および３６６のうちの最大のマスを有するが、一方、プルーフマス３６６は最小のマスを有する。
[0045]したがって、片持ちアーム３３２、３３４、３３６、３３８、および３４０は同一であるが、プルーフマス３６２の慣性はプルーフマス３６４の慣性より大きい。したがって、同じ加速力を受けたとき、片持ちアーム３３２および３３８は、片持ちアーム３３４および３３６より多く曲がることになる。さらに、たとえプルーフマス３６６が単一の片持ちアーム３４０によって支持されていても、それぞれのマスは、片持ちアーム３３２、３３４、３３６、および３３８のそれぞれが片持ちアーム３４０より多く曲がるように選択される。したがって、デバイス３３０は、高い範囲の出力、低い範囲の出力、および中間の範囲の出力を提供するために有線接続されることが可能である加速度計を提供する。
[0046]デバイス３３０は、中間範囲加速力出力および低範囲加速力出力のために向上した感度を提供するようにさらに構成される。具体的には、接触パッドセット３４２および３４８からの出力は、低範囲出力のために向上した感度を提供するために結合されてよく、一方、接触パッド３４４および３４６は、中間範囲出力のために向上した感度を提供するために結合されてよい。
[0047]他の実施形態では、デバイスに出力を提供するために、より多くの圧電抵抗器が結合される。他の実施形態では、カンチレバーは平行ではない。さらに、本発明の原理によるデバイスの応答特性は、他のやり方で変更されてよい。片持ちアーム上に置かれた重みの使用に加えて、カンチレバーを形成する際に使用される様々な材料の可能性と共にカンチレバー自体の寸法が、所望の特性を提供するように選択されることが可能である。これらのリリースされていないデバイスの別の用途は、温度補償基準デバイスであり得る。
[0048]本発明は、図面および前述の説明において詳細に図示され記述されてきたが、これは、特徴の例示とみなされるべきであって、制限とみなされるべきではない。好ましい実施形態だけが提示されてきたこと、および、本発明の趣旨に含まれるすべての変更形態、修正形態および別の適用形態が保護されることが望まれることが理解される。

Claims (20)

  1. 圧電抵抗器を有するデバイスを形成する方法であって、
    基板を用意するステップと、
    垂直の壁を形成するために前記基板にトレンチをエッチングするステップと、
    前記垂直の壁に圧電抵抗器層をエピタキシャルに成長させるステップと、
    圧電抵抗器層が水平面の中で下層に関して移動可能であるように前記水平面に沿って延在する前記基板の前記下層から前記垂直の壁を分離するステップと
    を備える方法。
  2. トレンチをエッチングするステップが、
    アンカ領域、プルーフマス領域、および前記アンカ領域と前記プルーフマス領域との間に延在するテザー領域を画成するためにシリコン・オン・インシュレータ（ＳＯＩ）基板のアクティブ部分をエッチングするステップを備え、前記方法が、
    前記ＳＯＩ基板の中に中央導電性トレースを埋め込むステップであって、前記埋め込まれた中央導電性トレースの位置が、前記トレンチエッチングの後に、前記中央導電性トレースが前記プルーフマス領域から前記テザー領域に沿って前記アンカ領域まで延在するように選択されるステップをさらに備える、
    請求項１に記載の方法。
  3. 圧電抵抗器層を成長させるステップが、
    前記テザー領域の第１の垂直の壁に第１の圧電抵抗器層部を成長させるステップと、
    前記テザー領域の第２の垂直の壁に第２の圧電抵抗器層部を成長させるステップと
    を備える、請求項２に記載の方法。
  4. 前記ＳＯＩ基板の中に第１の外側の導電性トレースを埋め込むステップであって、前記埋め込まれた第１の外側の導電性トレースの位置が、第１の圧電抵抗器層部を成長させるステップが前記アンカ領域に配置された前記第１の外側のトレースと電気的に導電接触している第１の圧電抵抗器層部を成長させるステップを備えるように選択されるステップと、
    前記ＳＯＩ基板の中に第２の外側の導電性トレースを埋め込むステップであって、前記埋め込まれた第２の外側の導電性トレースの位置が、第２の圧電抵抗器層部を成長させるステップが前記アンカ領域に配置された前記第２の外側のトレースと電気的に導電接触している第２の圧電抵抗器層部を成長させるステップを備えるように選択されるステップとをさらに備える、請求項３に記載の方法。
  5. 前記第１の外側の導電性トレースの一部分上に第１の接触パッドを形成するステップと、
    前記第２の外側の導電性トレースの一部分上に第２の接触パッドを形成するステップと、
    前記中央の導電性トレースの一部分上に第３の接触パッドを形成するステップと
    をさらに備える、請求項４に記載の方法。
  6. 前記垂直の壁を分離するステップが、
    前記トレンチに蒸気エッチングを導入するステップと、
    前記テザー領域の下にあるＳＯＩ埋込酸化膜層の前記部分を蒸気エッチングするステップと、
    前記プルーフマス領域の下にある前記ＳＯＩ埋込酸化膜層の前記部分を蒸気エッチングするステップと
    を備える、請求項３に記載の方法。
  7. ＳＯＩハンドル層とＳＯＩアクティブ層との間に配置された埋込酸化膜層を含むシリコン・オン・インシュレータ（ＳＯＩ）基板と、
    前記基板の上部表面から前記ＳＯＩアクティブ層を通って、前記埋込酸化膜層から形成されたボイド領域まで延在するトレンチと、
    前記ＳＯＩアクティブ層から形成されたテザーであって、前記ボイド領域の上方に延在し、前記トレンチの第１の部分と前記トレンチの第２の部分との間に配置されたテザーと、
    前記ＳＯＩハンドル層と固定関係にある前記テザーの第１の端部と、
    前記基板の前記上部表面によって画成された前記面と平行な面の中で移動可能な前記テザーの第２の端部と、
    前記テザーから前記トレンチの前記第１の部分の中にエピタキシャルに成長させられた第１の圧電抵抗器と
    を備える面内加速度計。
  8. 前記ＳＯＩアクティブ層から形成されたプルーフマス領域であって、前記テザーによって支持され、前記ボイド領域の上方に延在し、前記トレンチの第３の部分によって取り囲まれたプルーフマス領域
    をさらに備える、請求項７に記載の面内加速度計。
  9. 前記ＳＯＩアクティブ層から形成されたアンカ領域であって、前記テザーを支持するアンカ領域と、
    前記ＳＯＩアクティブ層に埋め込まれた第１の導電性トレースであって、前記第１の圧電抵抗器の第１の端部に電気的に結合され、前記プルーフマス領域から前記アンカ領域まで延在する第１の導電性トレースと
    をさらに備える、請求項８に記載の面内加速度計。
  10. 前記テザーから前記トレンチの前記第２の部分の中にエピタキシャルに成長させられた第２の圧電抵抗器であって、前記第２の圧電抵抗器の第１の端部が前記第１の導電性トレースに電気的に結合された第２の圧電抵抗器と、
    前記ＳＯＩアクティブ層から形成されたアンカ領域であって、前記テザーを支持するアンカ領域と、
    前記アンカ領域に配置され、前記第１の圧電抵抗器の第２の端部に電気的に結合された第２の導電性トレースと、
    前記アンカ領域に配置され、前記第２の圧電抵抗器の第２の端部に電気的に結合された第３の導電性トレースと
    をさらに備える、請求項９に記載の面内加速度計。
  11. 前記第１の圧電抵抗器に電気的に結合された第１の接触パッドと、
    前記第２の圧電抵抗器に電気的に結合された第２の接触パッドと、
    前記第１の導電性トレースに電気的に結合された第３の接触パッドと、
    をさらに備える、請求項１０に記載の面内加速度計。
  12. 圧電抵抗器デバイスを形成する方法であって、
    シリコン・オン・インシュレータ（ＳＯＩ）基板を用意するステップと、
    前記ＳＯＩ基板の前記上部表面上に第１のフォトマスクを形成するステップと、
    第１のトレースを形成するために前記第１のフォトマスク内の窓を通して前記ＳＯＩ基板の前記上部表面に導電性不純物を注入するステップと、
    前記ＳＯＩ基板の前記上部表面上に第２のフォトマスクを形成するステップと、
    前記ＳＯＩ基板のアクティブ層を通って前記ＳＯＩ基板の埋込酸化膜層まで前記ＳＯＩ
    基板の上部表面にトレンチをエッチングするステップと、
    前記トレンチエッチングによって露出された前記アクティブ層の一部分上に少なくとも１つの圧電抵抗器をエピタキシャルに形成するステップと、
    前記トレンチエッチングによって露出された前記アクティブ層の前記一部分の下に配置された前記埋込酸化膜層の一部分を除去するステップと
    を備える方法。
  13. 前記注入された導電性不純物をアクティブ化するステップと、
    前記ＳＯＩ基板の前記上部表面上に薄い二酸化シリコン層を形成するステップと
    をさらに備える、請求項１２に記載の方法。
  14. 少なくとも１つの圧電抵抗器を形成するステップが、
    前記トレンチエッチングによって露出された前記アクティブ層の前記一部分上に圧電抵抗器層を形成するステップと、
    前記圧電抵抗器層の一部分上に第３のフォトマスクを形成するステップと、
    前記圧電抵抗器層のマスクされていない部分をエッチングするステップと
    を備える、請求項１２に記載の方法。
  15. 前記基板の前記上部表面上にシャドーマスクを形成するステップと、
    前記シャドーマスク内の窓を通して前記ＳＯＩ基板の前記上部表面上に接触パッドをスパッタ堆積するステップと
    をさらに備える、請求項１２に記載の方法。
  16. 埋込酸化膜層の一部分を除去するステップが、
    プルーフマス領域の下に配置された前記埋込酸化膜層の一部分を除去するステップ
    をさらに備える、請求項１２に記載の方法。
  17. 前記埋込酸化膜層の一部分を除去するステップが、
    前記トレンチを通して前記埋込酸化膜層の一部分を蒸気エッチングするステップ
    を備える、請求項１２に記載の方法。
  18. 少なくとも１つの圧電抵抗器を形成するステップが、
    第１の圧電抵抗器を形成するステップと、
    前記第１の圧電抵抗器を前記第１のトレースと電気的に結合するステップと
    を備える、請求項１２に記載の方法。
  19. 少なくとも１つの圧電抵抗器を形成するステップが、
    第２の圧電抵抗器を形成するステップと、
    前記第２の圧電抵抗器を前記第１のトレースと電気的に結合するステップと、
    前記第１の圧電抵抗器を前記第２のトレースと電気的に結合するステップと、
    前記第２の圧電抵抗器を第３のトレースと電気的に結合するステップと
    をさらに備える、請求項１８に記載の方法。
  20. 前記第１のトレースと電気的連通する第１の接触パッドを形成するステップと、
    前記第２のトレースと電気的連通する第２の接触パッドを形成するステップと、
    前記第３のトレースと電気的連通する第３の接触パッドを形成するステップと
    さらに備える、請求項１９に記載の方法。
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