JP2012510744A

JP2012510744A - 機器保護方法および装置

Info

Publication number: JP2012510744A
Application number: JP2011537937A
Authority: JP
Inventors: クツキ，シルビオ; バダルツコ，ジユゼツペ; コスタンテイーニ，カルロ; ジエメツリ，リツカルド; ロンケツテイ，ルイージ
Original assignee: アルカテル−ルーセント
Priority date: 2008-11-28
Filing date: 2009-11-18
Publication date: 2012-05-10
Anticipated expiration: 2029-11-18
Also published as: US8429511B2; KR101247551B1; US20100138711A1; EP2192787B1; JP5165796B2; CN101754062B; EP2192787A1; ATE497324T1; WO2010060846A1; KR20110099260A; CN101754062A; DE602008004790D1

Abstract

複数のマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）を含む、ネットワークノード内のスイッチマトリックス（ＳＭ）の機器保護は、ｋ＞２として、入力信号をｋ個のパラレル信号スライス（ｘ（０）−ｘ（３））にスライスするステップと、前記入力信号に冗長性を加えるために、ｎ＞ｋ＋１として、誤り訂正符号を使用してＫ個の信号スライスを複数のｎ個の符号化された信号スライス（ｘ（０）−ｘ（５））に符号化するステップと、ｎ個の異なるマトリックスモジュールによって前記ｎ個の符号化された信号スライスをスイッチングマトリックス（ＳＭ）を介して切り換えるステップと、前記スイッチマトリックスを通過する間に生じた誤りを訂正するために、ｎ個の符号化された信号スライスを、ｋ個の復号された信号スライスに復号するステップとによって達成される。好ましくは、スイッチマトリックス（ＳＭ）は、それぞれが第２の複数のマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）を収容する第１の複数のマトリックスボード（ＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６）を含む。ｎ個の符号化された信号スライスは、ｎ個の異なるマトリックスボード上のマトリックスモジュールによって切り換えられる。

Description

本発明は、電気通信分野に関し、より詳細には、スイッチマトリックスを障害から保護するための機器保護方法、および関連するネットワークノードに関する。

トランスポートネットワークでは、単一の障害が大量のネットワークトラフィックに、したがって接続された多数の加入者に影響を及ぼし得るので、ネットワーク機器の信頼性要件は非常に厳しい。信頼性の向上は典型的に、機器保護によって達成され、障害の場合には動作を引き継ぐことができる予備のコンポーネントによってネットワーク要素内の重要なコンポーネントが保護される。特に重要なコンポーネントは、デジタルクロスコネクトなど、大きいスイッチングノードのスイッチマトリックスである。

クロスコネクトシステム内のスイッチマトリックスのための機器保護の１つの可能性は、１＋１保護である。このシステムは、２つの完全な独立したスイッチマトリックスを備えており、１つのスイッチマトリックスが動作中の、すなわち「ライブ」スイッチマトリックスとして働き、第２のスイッチマトリックスが待機スイッチマトリックスとして働く。これには、両方のマトリックスが同じように構成され、並列に動作することができ、したがって障害の場合には、時間のかかる事前のマトリックス構成ステップを必要とせずに、動作を引き継ぐために待機マトリックスを単純に選択できるという利点がある。したがって、この保護方式は、ホットスタンバイ保護と呼ばれる。しかし、それは、使用されないリソースの１００％のオーバヘッドを必要とし、したがって高価である。

大きいスイッチングノードでは、マトリックス設計は典型的に、スイッチマトリックスが複数のマトリックスボードからなるモジュール式である。こうした構成では、動作中のＮ個のボードのうちの１つに障害が生じる場合、動作を引き継ぐために１つの予備のマトリックスボードが提供されるＮ＋１保護方式を実施することが可能である。しかし、障害の場合には、予備のマトリックスボードを含むようにスイッチマトリックスを再構成しなければならず、それには時間がかかる。したがって、こうした保護方式は、コールドスタンバイ保護と呼ばれる。

ホットスタンバイ方法がコールドスタンバイ方法よりかなり速くなり得るとしても、典型的には両方ともヒットレスではなく、すなわち少なくとも数フレームの短いトラフィック中断が生じる。しかし、機器保護スイッチング（ＥＰＳ：ｅｑｕｉｐｍｅｎｔｐｒｏｔｅｃｔｉｏｎｓｗｉｔｃｈｉｎｇ）が、回線保護や経路保護などのネットワークレベル保護方式より速いことが重要である。スイッチングマトリックスに障害が生じる場合には、機器保護方法は、装備された回線保護が反応し得る前に、すなわち５０ｍｓよりかなり短い間に切り換わるべきである。

さらに、障害状態を決定し、保護スイッチングを開始するために通常使用される相関機構は少々遅く、それほど正確ではない。たとえば「単発異常（ｓｉｎｇｌｅｅｖｅｎｔｕｐｓｅｔ）」のようなランダム故障や、マトリックスチップ内の誤りは、ＥＰＳ機構によって発見および修正され得ない。

欧州特許第１６９９２５７号明細書欧州特許第１５８５３５８号明細書

本発明の一目的は、スイッチマトリックスを障害から保護するための改良型の方法、および関連するネットワークノードを提供することである。

複数のマトリックスモジュールを含む、ネットワークノード内のスイッチマトリックスの機器保護は、ｋ＞２として、入力信号をｋ個のパラレル信号スライスにスライスするステップと、前記入力信号に冗長性を加えるために、ｎ＞ｋ＋１として、誤り訂正符号を使用してＫ個の信号スライスを複数のｎ個の符号化された信号スライスに符号化するステップと、ｎ個の異なるマトリックスモジュールによって前記ｎ個の符号化された信号スライスをスイッチングマトリックスを通して切り換えるステップと、前記スイッチマトリックスおよびバックプレーンリンクを通過する間に生じた誤りを訂正するために、ｎ個の符号化された信号スライスを、ｋ個の復号された信号スライスに復号するステップとによって達成される。

好ましくは、スイッチマトリックスは、それぞれが第２の複数のマトリックスモジュールを収容する第１の複数のマトリックスボードを含む。ｎ個の符号化された信号スライスは、ｎ個の異なるマトリックスボード上のマトリックスモジュールによって切り換えられる。

提案された機器保護方法は、完全にヒットレスであり、非系統的なランダム誤りをもカバーする。それはしたがって、完全にエラーフリーである。

次に、本発明の好ましい実施形態が、添付の図面を参照して述べられる。

冗長マトリックスボードを有するネットワーク要素のブロック図である。スイッチマトリックスを介した冗長信号トランスポートを示す図である。スイッチング前の第１の実施形態の信号の符号化を示す図である。信号符号化の第２の実施形態を示す図である。３つの代替ソルバを使用したスイッチング後の信号復号を示す図である。ラインカードのブロック図である。

機器保護スイッチマトリックスを有するネットワーク要素の第１の実施形態が、図１に示されている。ネットワーク要素は、６４個の入力ポートＩ１−Ｉ６４と、６４個の出力ポートＯ１−Ｏ６４とを有する。スイッチマトリックスＳＭは、マトリックスコントローラ（図示せず）の制御下で求められるように任意の入出力ポート間で交差接続を確立する。スイッチマトリックスＳＭは、６つのマトリックスボードＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６を含む。このマトリックスボードはそれぞれ、４つのマトリックスモジュールＭ１．１−Ｍ４．４；Ｅ１．５−Ｅ４．６を収容する。したがって、マトリックスＳＭは、合計で２４個のマトリックスモジュールを有する。それぞれのスイッチモジュールは、３．５Ｇｂｉｔ／ｓビットレートの６４×６４リンクの容量を有する。こうした信号はそれぞれ、２５６個のタイムスロットを収容する。マトリックスボードＥＢ５、ＥＢ６は、４つのマトリックスボードＭＢ１−ＭＢ４を保護するための追加のスイッチ容量を提供する。

マトリックスモジュールは、出力駆動メモリベースのスイッチであってよく、このスイッチは、参照により本明細書に組み込まれる、本出願人の特許ＥＰ１６９９２５７に記載されるようにＴＤＭおよびパケットアプリケーションに適している。

入力ポートＩ１−Ｉ６４および出力ポートＯ１−Ｏ６４は、それぞれ入力と、対応する出力ポートとを有する入出力ラインカード上に配列される。それぞれのラインカードは、（ＳＴＳ−１能力で７６８のタイムスロットに一致する）４０Ｇｂｉｔ／ｓの容量を有し、各マトリックスモジュールにつき１つ、３．５Ｇｂｉｔ／ｓの４つのリンクによって各マトリックスボードに接続される。図１に、相互接続が、単に例示的に示されている。さらに、入力および対応する出力は、これらが実際には同じラインカード上に配列されるとしても、簡単に表現するためにばらばらに示されている。したがって、図１の信号の流れは、左から右である。

ネットワーク要素の設計は、参照により本明細書に組み込まれる、本出願人の特許ＥＰ１５８５３５８に記載されたタイプのスライス型アーキテクチャに基づく。本質的に、スライス型アーキテクチャでは、それぞれのデータ経路は、単段の複数の並列のスイッチング素子間で分配される。

具体的には、特定のラインカードからのデータバイトの特定のブロックは、４つのデータリンク間で拡散され、したがって、第１のリンクは、各データバイトのビット１および２を運び、第２のリンクはビット３および４を運ぶなどである。後続のタイムスロットからの後続のバイトも、同様に分配される。次いで、４つのマトリックスモジュールはそれぞれ、出力ラインカードで再アセンブルするために一度に２つのデータビットを切り換える。好ましい実施形態では、データ信号の８バイトは、切換えのために４つの信号にスライスされる。これは、それぞれの内部リンク上で１６ビットのデータワードをもたらす。こうしたデータワードは、「スライス」と呼ばれる。しかし、信号スライスは、必ずしも固定長のワードまたはビットグループに構造化される必要はないが、信号は、たとえばバイト単位にスライスされることも可能であることが明らかなはずである。

通常、スライス型アーキテクチャのマトリックスボードは、すべての信号スライスを並列に処理するように設計されており、すなわち切り換えられる信号のすべての４つの並列スライスが、切換えのために単一のマトリックスボードに進む。したがって、マトリックスモジュールの数は、パラレル信号スライスの数に対応する。

この実施形態は、どの４つの並列スライスが４つの異なるマトリックスボードによって、たとえばマトリックスボードＭＢ１−ＭＢ４のＭ１．１、Ｍ１．２、Ｍ１．３、Ｍ１．４によって処理されるかに従って異なる概念を取り入れる。基本的な考えは、その４つのすべてのマトリックスモジュールを有するマトリックスボードに障害が生じることがあるが、異なるマトリックスボード上の２つのマトリックスモジュールが同時に失敗することはほとんどあり得ないということである。したがって、スイッチマトリックスに障害が生じる場合には、各バイトの２つのビットだけが影響を受ける。

別の態様では、スイッチマトリックスを通過する信号をマトリックス障害に対して保護するために、実施形態は、冗長信号符号化に基づく保護概念を取り入れる。換言すると、スイッチマトリックスを通る信号経路は、信号に冗長性を加えるために、スイッチングの前に信号を符号化することにより保護される。この第１の実施形態では、４つの信号スライスが、６つの符号化されたスライスに２つの冗長ワードを加えることによって符号化される。図１で、エンコーダＥＣ１−ＥＣ６４が、入力ポートＩ１−Ｉ６４とスイッチマトリックスＳＭの間に設けられており、対応するデコーダＤＣ１−ＤＣ６４が、スイッチマトリックスと出力ポートＯ１−Ｏ６４の間に設けられている。

６つの符号化されたスライスは、スライスを同じ出力に並列に切り換える６つのマトリックスボードＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６に渡される。したがって、特定の信号経路は、各マトリックスボードの１つのマトリックスモジュール、たとえば第１のモジュールを使用する。したがって、論理的な視点から、スイッチマトリックスＳＭは、４つの論理スイッチプレーンＬＰ１−ＬＰ４の設計によって表されてよく、この論理スイッチプレーンＬＰ１−ＬＰ４では、信号が１つの論理スイッチプレーンによって入力から出力に切り換えられる。

図２は、スイッチマトリックスＳＭへの、およびそこからの信号分配をより詳細に示している。切り換えられる信号（ｘ）は、４つの信号スライスｘ（０）−ｘ（３）を有する。信号エンコーダＥＣ１は、これらの４つの信号を６つの信号スライスｘ（０）−ｘ（５）に符号化する。これらの６つの信号スライスは、物理マトリックスボードＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６のうちの１つにそれぞれ常駐する６つのマトリックスモジュールＭ１．１、Ｍ１．２、Ｍ１．３、Ｍ１．４、Ｅ１．５およびＥ１．６に並列に渡される。これらのスイッチングモジュールは、スイッチマトリックスＳＭの論理スイッチプレーンＬＰ１を形成する。信号ｘがどの出力ポートに切り換えられるかは、図２に示されていない。

別の信号（ｙ）が示されており、また６つのスライスｙ（０）−ｙ（５）に符号化され、このスライスｙ（０）−ｙ（５）は、論理スイッチプレーンＬＰ４を介して信号出力Ｏ６４に切り換えられる。ＬＰ４は、マトリックスモジュールＭ４．１、Ｍ４．２、Ｍ４．３、Ｍ４．４、Ｅ４．５およびＥ４．６を含む。図２は、信号ｙがどの入力から来ているか示していない。信号ｙは、論理スイッチプレーンＬＰ４から信号デコーダＤＣ６４に移り、この信号デコーダＤＣ６４は、６つの信号スライスｙ（０）−ｙ（５）を元の４つの信号スライスｙ（０）−（３）に復号する。

選択された例では、エンコーダおよびデコーダは、ラインカード上に置かれている。たとえば、エンコーダＥＣ１は、ラインカードＬＣ１上に置かれている。対応する信号デコーダＤＣ１は、同じラインカード上に置かれているが、このラインカードは、ラインカードＬＣ１の出力機能に関連するので、ＬＣ１’と示された、論理的に異なるブロックとして示されている。実際には、ＬＣおよびＬＣ１’は、同じ物理ラインカードである。単純にするために、図２は、入力Ｉ１−Ｉ６４、および出力Ｏ１−Ｏ６４を示していないが、それらはやはり、対応するラインカードＬＣ１−ＬＣ６４上に配列される。

図１に関して上記に説明されたように、図２もやはり、入力ラインカードとマトリックスボードの間のすべての相互接続を示していない。実際に、各ラインカードから各マトリックスモジュールへの相互接続が存在する。具体的には、６つの信号スライスを表しているエンコーダの６つの出力はそれぞれ、特定の論理プレーンＬＰｉの４つのすべてのマトリックスデバイスへと進む。マトリックスモジュールの出力側に接続されるデコーダにも、同じことが当てはまる。４つのマトリックスボードと、それに加えて、それぞれが４つのマトリックスモジュールを収容する２つの冗長マトリックスボードとを備えて示されたアーキテクチャでは、各入力とスイッチファブリックの間、およびスイッチファブリックから各出力まで、それぞれ３．５Ｇｂ／ｓのビットレートの（４＋２）＊４個のリンクが存在する。

簡略化された実施形態では、信号は、単にマトリックスモジュールにコピーされ（「分岐」）、次いで、スイッチファブリック入力で選択されてよい（「分岐し選択」）。より高度な好ましい実施形態では、ファブリックアクセスデバイスは、エンコーダの前、およびデコーダの後のラインカード上に設けられる。こうしたファブリックアクセスデバイスは、マトリックス入出力段と見なされてよく、したがって、スイッチファブリックは多段スイッチである。

上記に説明されたように、それぞれのラインカードは、７６８ＳＴＳ−１等価物（４０Ｇｂ／ｓ）の容量を有する。これらの７６８個のタイムスロットは、ファブリックアクセスデバイスによって、１９２タイムスロット（１０Ｇｂ／ｓ）の４つのグループに分割される。この１９２タイムスロットは、第１のマトリックスモジュールに送られ、第２の１９２タイムスロットは、各ボード上の第２のマトリックスモジュールに送られるなどである。換言すると、第１の１９２タイムスロットグループは、第１の論理スイッチプレーンＬＰ１に、第２の１９２タイムスロットグループは、第２の論理プレーンＬＰ２に進むなどである。１９２タイムスロットグループは隣接している必要はなく、それらは、任意のやり方で、たとえばタイムスロット交換（ＴＳＩ：ＴｉｍｅＳｌｏｔＩｎｔｅｒｃｈａｎｇｅ）によって選択されてよい。

それぞれの１９２タイムスロットグループは、スイッチファブリックＳＭに入る前に冗長性を加えるために符号化され、スイッチファブリックの後に復号される。出力では、類似のファブリックアクセス機能が、受信された４つの１９２タイムスロットグループを再アセンブルして、４０Ｇｂ／ｓ出力信号を形成する。

図６は、ラインカードＬＣの一例を示している。それは、受信方向で、Ｏ／Ｅ変換された電気信号をスライサＳＬに出力する光受信機ＲＸを含む。スライサＳＬの出力は、タイムスロットを４つの論理マトリックスプレーンに分配するファブリックアクセスモジュールＦＡに進む。ファブリックアクセスモジュールは、冗長性を加えることによって符号化された６つの信号スライスを生成するエンコーダＥＣを含む。ファブリックアクセスモジュールＦＡは、それぞれ６つのパラレル信号スライスの４つの出力を有しており、これらの出力は、スイッチマトリックスの４つの論理プレーンにつながる。

送信方向では、ラインカードＬＣは、スイッチマトリックスから、それぞれ６つの信号スライスを運ぶ６つの接続の４つのグループを受け取る。これらは、類似のファブリックアクセスモジュールＦＡ’に進み、このファブリックアクセスモジュールＦＡ’は、４×１９２タイムスロットを出力信号に再アセンブルする。ファブリックアクセスモジュールＦＡ’は、信号デコーダをも含み、この信号デコーダは、誤りを修正し、冗長性を取り除くことによって６つのスライスを元の４つのスライスに復号する。これらは、デスライサ（ｄｅ−ｓｌｉｃｅｒ）ＤＳＬに供給され、このデスライサＤＳＬから、スライス解除された信号が光送信機ＴＸへと進む。

上述されたように、内部信号リンクは、３．５Ｇｂ／ｓで動作し、したがって、合計で２５６個のタイムスロットを運ぶことができる。ＳＤＨまたはＳＯＮＥＴアプリケーションでは、そのうちの１９２個だけが、理論上必要である。しかし、たとえばネットワーク保護を考慮すると、マトリックスがマルチキャスト接続をもサポートする必要があるので、これらの１９２のタイムスロットは実際には十分でない。さらに、ＯＴＮなどの他のＴＤＭモードもまた、より多くのスロットを使用する。さらに、ネットワーク要素は、パケットデータが内部のスライス型フォーマットにマップされるデータモードをサポートすることもでき、次いで、このデータモードは、より大きい数のタイムスロット、すなわち、一例では２０４タイムスロットを使用し、また側波帯情報のためにさらなるタイムスロットが必要とされ得る。

下記では、符号化および復号のそれぞれ異なる実施形態について、より詳細に説明される。図３は、第１の実施形態の信号符号化方式を示している。信号ｘは、４つのスライスｘ（０）、ｘ（１）、ｘ（２）およびｘ（３）に分割される。エンコーダブロックＥＣは、信号に冗長性を加えるために符号化機能を実施する。符号化は、ブロック誤り訂正符号に基づき、ただし一般に、ｋ個の情報シンボルにｎ−ｋ個の冗長シンボルを足したものがコードワードを表す。好ましい実施形態では、よく知られているリードソロモン符号が利用され、このリードソロモン符号は、ｎ−ｋ回の知られている失敗、または（ｎ−ｋ）／２回の知られていない失敗に寛容である。知られている失敗は、値は知られていないが、位置は知られている失敗であり、知られていない失敗は、値も位置も知られていない失敗である。

したがって、エンコーダＥＣは、信号スライスｘ（０）−ｘ（３）に２つの冗長信号スライスｘ（４）およびｘ（５）を加える。上記に言及されたように、入力信号のスライシングは、８バイトのワードＷにわたって実施される。それぞれの信号スライスは、各バイトの２ビットを運び、それは合計でワードＷ当たり１６ビットとなる。いずれにせよ、他のワード長も同様に適しており、概念を変えるものではない。コードは、任意のビット数、たとえばニブル（１ニブル＝４ビット）、バイトまたは１６ビットワード全体にわたって計算されてよい。

第１の実施形態では、符号は、ニブルにわたって計算される。８バイトの入力ワードＷは、それぞれが１６ビットのブロックを含む４つのスライスへとスライスされる。４つの１６ビットブロックｘ（０）−ｘ（３）は、４ニブルに編成される：
ｘ’（０）ｘ’’（０）ｘ’’’（０）ｘ’’’’（０）
ｘ’（１）ｘ’’（１）ｘ’’’（１）ｘ’’’’（１）
ｘ’（２）ｘ’’（２）ｘ’’’（２）ｘ’’’’（２）
ｘ’（３）ｘ’’（３）ｘ’’’（３）ｘ’’’’（３）

これらの信号から、２つの冗長記号が、情報記号の一次結合として計算され、すなわち以下である：

結果として生じる６つのシンボルが、図３に示されている。次に、これらの６つのシンボルは、スイッチマトリックスＳＭを通って移動し、全く同じ出力ポートラインカードに達する。すべてのシンボルが同じタイムスロットに属するので、この場合が該当する。潜在的には、シンボルは、誤りによって損なわれる。誤りは、シンボルｅ（ｉ）の追加によって表されてよい：
ｙ（ｉ）＝ｘ（ｉ）＋ｅ（ｉ）ｉ∈０，…，５

以下の計算では、すべての数式（加算、乗算、べき乗）が、４ビットで表され得る元を有するよく知られているガロア体ＧＦ（１６）上で行われる。

生成元多項式は、ｇ（ｘ）＝（ｘ−α^０）・（ｘ−α^１）である。出力側のデコーダＤＣは、受信された６つのシンボル上で、シンドロームという名前の２つの一次結合Ｓ_０およびＳ_１を計算する：

ただし、αは、体ＧＦ（１６）の原始元である。ｅ（ｉ）＝０、∀ｉ∈０，…，５の場合、２つのシンドロームは両方とも０に等しい。

次に、連立方程式は、２つの異なる状況について適用され解決され得る：Ａ）２つの故障が知られている位置にあるケース、またはＢ）単一の故障が知られていない位置にあるケース、すなわちランダム誤りのケース。

解Ａ
ｉ０およびｉ１を、障害が生じたボードのインデックスとする。障害が生じたボードの位置は、他の手段によって見つけなければならない。
Ｓ_０＝ｅ（ｉ０）＋ｅ（ｉ１）
Ｓ_１＝α^ｉ０・ｅ（ｉ０）＋α^ｉ１・ｅ（ｉ１）

次いで、線形系が、ｅ（ｉ０）およびｅ（ｉ１）について解かれる。生成元多項式ｇ（ｘ）の２つの原始元が使用されているので（ｘ（４），ｘ（５））、知られていない２つが見つけられ得る。したがって、対応する回復されたシンボルは以下である：
ｘ（ｉ０）＝ｙ（ｉ０）−ｅ（ｉ０）
ｘ（ｉ１）＝ｙ（ｉ１）−ｅ（ｉ１）

解Ｂ
この場合、もはや線形でない系は、
Ｓ_０＝ｅ（ｉｘ）
Ｓ_１＝α^ｉｘｅ（ｉｘ）
となる。

知られていないｉｘおよびｅ（ｉｘ）に関して系を解くと、結果がもたらされる：

示された方法（解Ａおよび解Ｂ）では、それぞれ異なる欠陥訂正の可能性があり得る。
１）６つのすべてのマトリックスボードが設置される場合：知られていない値と知られていない位置の両方を有するランダム誤りが回復され得る。
２）５つのマトリックスボードだけが設置される場合：スイッチマトリックスは完全に働いており、誤りは回復され得ないが、１つの誤りが明らかにされ得る。
３）４つのマトリックスボードだけが設置される場合：スイッチマトリックスは働いており、誤りも消去も回復され得ない。

これは、動作中に、単一のビットさえ緩めることなしに、保守のためにマトリックスボードの任意の１つが削除され得ることを意味する。位置が事前に知られている場合は、第２のマトリックスボードさえ削除されてよく、スイッチマトリックスは、依然として適切に動作する。

次に、信号符号化のための第２の実施形態が、図４を参照して述べられる。図３と同様に、８バイト幅のワードＷへと構造化された入力信号ｘがあり、このワードＷは、それぞれが幅１６ビットである４つのスライスｘ（０）、ｘ（１）、ｘ（２）およびｘ（３）にスライスされる。それぞれのスライスの１６ビットは、第１の実施形態と同様に、４つのニブルによって表される。しかし、第１の実施形態とは異なり、次に、符号は、２つのニブルセットにわたって生成される。このために、図４の下部に示されるように表記を変更する。このために、第２のニブルセットを第１のニブルの下に、また第４のニブルセットを第３のニブルの下に記載する。冗長シンボルｘ（４）およびｘ（５）は、各列の最後の２つの元９および１０として記載されている。それ以降、第３および第４のニブルセットはもはや考慮されない。それらの処理は、第１および第２のニブルセットの処理と同一である。

次のステップで、第２のセットの冗長シンボルは、第１のニブルセットの冗長シンボルの下に記載される。これによって、８つの信号ニブルおよび４つの冗長ニブルを有する列がもたらされる。第２の列は、もはや考慮する必要はなく、それは第１の列と同一である。最後に、１２個のニブルを、信号ニブルｚ（０）からｚ（７）および冗長ニブルｚ（８）からｚ（１１）に名前を変える。冗長ニブルｚ（８）からｚ（１１）を計算するために、タイプ
ｇ（ｘ）＝（ｘ−α^０）・（ｘ−α^１）・（ｘ−α^２）・（ｘ−α^３）
の生成元多項式が使用される。

冗長ニブルは、以下のように計算される：

誤りが生じる場合、出力信号ｙは、次式のように書くことができる：
ｙ（ｉ）＝ｘ（ｉ）＋ｅ（ｉ）、ｉ＝０，…，１１
スイッチマトリックスの出力側で、デコーダは、シンドロームＳ_ｉを計算する。

この１組の数式では、それぞれ異なる誤り訂正のオプションが生じる。具体的には、生成元多項式ｇ（ｘ）のすべての４つの原始元が使用されているので、知られていない４つが見つけられ得る。これは、以下の解をもたらす：
１）６つのすべてのマトリックスボードが設置される場合：知られていない値と知られていない位置の両方を有する２つのランダム誤りが回復され得る。
２）５つのマトリックスボードだけが設置される場合：知られていない値および知られていない位置を有する１つのランダム誤りが回復され得る。
３）４つのマトリックスボードだけが設置される場合：スイッチマトリックスは働いており、誤りも消去も回復され得ない。

これらの３つのオプションから十分な利益を得るために、デコーダでそれぞれ異なるソルバを使用可能であることが有利である。それぞれ異なるソルバを用いた信号復号の一例が、図５に示されている。デコーダは、前述の連立方程式のための３つの独立したソルバＳ１、Ｓ２、Ｓ３を含む。入力信号、すなわち１６ビット幅の信号スライスｘは、３つのすべてのソルバＳ１、Ｓ２、Ｓ３に並列に送られる。各ソルバの出力は、出力に適した１つのソルバを選択するセレクタＳＥＬに接続される。セレクタは、適切なソルバを決定し、セレクタＳＥＬを構成するコントローラＣＴによって制御される。

第１のソルバＳ１は、動作する６つのマトリックスボードが設置される場合のものである。第２のソルバＳ２は、６つのマトリックスボードのうちの１つに欠陥があり、または保守のために取り除かれる場合のものである。第３のソルバＳ３は、２つのマトリックスボードが故障しており、または保守のために抜き取られる場合に出力信号（ｙ（０），ｙ（１），ｙ（２），ｙ（４））から入力信号（ｘ（０），Ｘ（１），Ｘ（２），ｘ（３））を回復するために必要である。この関数は、故障した／抜き取られたボードがＥＢ５およびＥＢ６である場合には自明であるが、たとえばＭＢ１／ＭＢ４やＭＢ２／ＥＢ６のような他のいずれかのマトリックスボード組合せの場合にはそうでない。

上記に説明されたように、第１のソルバＳ１は、第１の実施形態の４＋２符号化が使用されるとき任意のカード位置で１つのランダム誤りを検出することがあり、または第２の実施形態の８＋４符号化が使用されるとき任意の位置で２つのランダム誤りを検出することもある。両方の符号化のためのソルバＳ１は、ランダムな障害を訂正するだけでなく、障害の位置によって欠陥のあるマトリックスボードを識別することもできる。したがって、ソルバＳ１は、誤りの場合にはコントローラＣＴにそれぞれの位置情報を伝えるために、コントローラＣＴへのインターフェースＰＯＳを備える。誤りが１つのマトリックスボード上で続く場合、またはいくつかのスライスのデコーダが同じ位置の誤りを通知する場合、コントローラＣＴは、マトリックスボードに欠点があると決定し、セレクタＳＥＬによって、出力のための第２のソルバを選択する。

コントローラは、上位の管理システムＭＧＭＴからの２つの入力をも有する。管理システムＭＧＭＴは、たとえば警告メッセージの評価によって、他の管理インターフェースによって、またはオペレータにより手動で入力された情報によって、ハードウェア欠陥、または削除されたボードについての知識を有しており、マトリックスボードのうちの１つに欠陥がある場合は信号ＭＩＳ１によって、またはマトリックスボードのうちの２つに欠陥がある場合は信号ＭＩＳ２によって、そのそれぞれの位置についてセレクタに通知する。したがって、コントローラＣＴは、それに応じて適切なソルバに切り換えるようにセレクタＳＥＬを構成することができる。さらに、コントローラＣＴは、どのマトリックスボードに誤りがあるかを、したがって信号位置によりソルバを構成する。

ネットワーク管理インターフェースを介した構成は少々遅いので、さらなる改良事項は、障害の位置を検出するために、冗長シンボルに加えて、スライスごとのチェックサムやＣＲＣのような誤り符号を使用することである。スライスが１６ビット幅ワードに組み立てられる上記の実施形態では、たとえば、ＣＲＣ１６符号がこのために使用されてよい。ビット誤り率を決定するための他の機構が同様に適していることが明らかなはずである。

したがって、後続の信号プロセッサの単純なチェックサムまたはＣＲＣ計算によって、コントローラは、誤ったビット位置についての通知を受けることができ、したがって、それに応じてセレクタおよびソルバを構成することができる。

上記に説明された実施形態を考慮して、様々な修正が可能であることが明らかなはずである。スイッチマトリックスがマトリックスボードで構成されることは必要ないことは明らかであるが、符号化された信号スライスが、それぞれ異なるマトリックスモジュールにわたって切り換えられ、したがってこれらのモジュールの障害に対して保護する場合、利点も同様に達成される。さらに、上記の説明された保護機構は、多段スイッチングマトリックスと同様に単段でも実施され得る。

Claims

複数のマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）を備える、ネットワークノード内のスイッチマトリックス（ＳＭ）を保護する方法であって、
− ｋ＞２として、入力信号をｋ個のパラレル信号スライス（ｘ（０）−ｘ（３））にスライスするステップと、
− 前記入力信号に冗長性を加えるために、ｎ＞ｋ＋１として、誤り訂正符号を使用して前記Ｋ個の信号スライス（ｘ（０）−ｘ（３））を複数のｎ個の符号化された信号スライス（ｘ（０）−ｘ（５））に符号化するステップと、
− ｎ個の異なるマトリックスモジュール（Ｍ１．１−Ｍ１．４、Ｅ１−５、Ｅ１．６）によって前記ｎ個の符号化された信号スライス（ｘ（０）−ｘ（５））を前記スイッチングマトリックス（ＳＭ）を介して切り換えるステップと、
− 前記切換えステップの間に生じた誤りを訂正するために、前記ｎ個の符号化された信号スライスを、ｋ個の復号された信号スライスに復号するステップとを備える、方法。
前記スイッチマトリックスが、それぞれが第２の複数のマトリックスモジュールを備える第１の複数のマトリックスボード（ＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６）を備え、前記ｎ個の符号化された信号スライスがｎ個の別個のマトリックスボード上のマトリックスモジュールによって切り換えられる、請求項１に記載の方法。
マトリックスボード（ＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６）の前記数がｎに等しく、ボード当たりのマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）の数がｋに等しい、請求項２に記載の方法。
前記誤り訂正符号が、前記ｋ個の信号スライスのそれぞれからの固定長のビット群にわたって計算される、請求項１に記載の方法。
前記誤り訂正符号が、前記ｋ個の信号スライスそれぞれからの２つ以上の固定長のビット群にわたって計算される、請求項１に記載の方法。
前記ｎ個の信号スライスを復号する前記ステップが、欠陥のあるマトリックスモジュールに関する追加の情報に依存して２つ以上の方程式ソルバ（Ｓ１、Ｓ２、Ｓ３）のうちの１つを選択するステップを備える、請求項１に記載の方法。
前記追加の情報が、方程式ソルバ（ＰＯＳ）のうちの１つによって、外部管理システム（ＭＧＭＴ）によって、または信号スライスごとの誤り符号計算から得られた情報である、請求項６に記載の方法。
前記方程式ソルバが、知られていないビット位置の誤りを訂正するための第１の方程式ソルバ（Ｓ１）と、知られているビット位置を有する第１の誤りと共に、第２の誤りを検出しかつ／または訂正するための第２の方程式ソルバ（Ｓ２）とを含む、請求項６に記載の方法。
複数のラインカード（ＬＣ１−ＬＣ６４）と、前記ラインカード（ＬＣ１−ＬＣ６４）を制御可能に相互接続するスイッチマトリックス（ＳＭ）とを備えるネットワーク要素であって、前記スイッチマトリックス（ＳＭ）が、複数のマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）を備え、前記ネットワーク要素がさらに、
− 第１のラインカードから第２のラインカードに切り換えられる信号を、ｋ＞２としてｋ個のパラレル信号スライス（ｘ（０）−ｘ（３））にスライスするためのスライサと、
− 前記入力信号に冗長性を加えるために、ｎ＞ｋ＋１として、誤り訂正符号を使用して前記Ｋ個の信号スライス（ｘ（０）−ｘ（３））を複数のｎ個の符号化された信号スライス（ｘ（０）−ｘ（５））に符号化するための、前記スイッチマトリックス（ＳＭ）の前に接続された信号エンコーダ（ＥＣ１−ＥＣ６４）と、
− 前記スイッチマトリックスを通過する間に生じる誤りを訂正するために、前記ｎ個の符号化された信号スライスを、Ｋ個の復号された信号スライスに復号するための、前記スイッチマトリックス（ＳＭ）の後に接続された信号デコーダ（ＤＣ１−ＤＣ６４）とを備え、
前記信号エンコーダ（ＥＣ１−ＥＣ６４）が、前記ｎ個の符号化された信号スライス（ｘ（０）−ｘ（５））がｎ個の異なるマトリックスモジュールを介して前記スイッチングマトリックス（ＳＭ）を通過するように前記スイッチングマトリックス（ＳＭ）に接続される、ネットワーク要素。
前記スイッチマトリックスが、それぞれが第２の複数のマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）を備える第１の複数のマトリックスボード（ＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６）を備え、前記ｎ個の符号化された信号スライス（ｘ（０）−ｘ（５））が、ｎ個の別個のマトリックスボード上のマトリックスモジュールに接続される、請求項９に記載のネットワーク要素。
マトリックスボード（ＭＢ１−ＭＢ４、ＥＢ５、ＥＢ６）の前記数がｎに等しく、ボード当たりのマトリックスモジュール（Ｍ１．１−Ｍ４．４、Ｅ１．５−Ｅ４．６）の数がｋに等しい、請求項１０に記載のネットワーク要素。
それぞれのラインカード（ＬＣ１−ＬＣ６４）が、連続した信号スライスを同じマトリックスボード上のそれぞれ異なるマトリックスモジュールに選択的に接続するためのファブリックアクセスモジュール（ＦＡ）を備える、請求項１０に記載のネットワーク要素。
信号エンコーダ（ＥＣ１−ＥＣ６４）が、前記ファブリックアクセスモジュール（ＦＡ）と統合される、請求項１２に記載のネットワーク要素。
スライサが、前記ラインカード（ＬＣ１−ＬＣ６４）のそれぞれに配列される、請求項９に記載のネットワーク要素。
前記信号デコーダが、２つ以上の方程式ソルバ（Ｓ１、Ｓ２、Ｓ３）と、前記方程式ソルバのうちの１つを選択するためのセレクタ（ＳＥＬ）と、欠陥のあるマトリックスモジュールに関する追加の情報（ＭＩＳ１、ＭＩＳ２、ＰＯＳ、ＣＲＣ）に依存して前記セレクタ（ＳＥＬ）を構成するためのコントローラ（ＣＴ）とを備える、請求項９に記載のネットワーク要素。