JP2012256752A - Multilayer wiring board and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a multilayer wiring board which allows recognition marks to be formed on a board main surface at a low cost.SOLUTION: A multilayer wiring board 10 has a board main surface 31, a board back surface, and a structure in which a plurality of resin insulating layers and a plurality of conductor layers are laminated. A plurality of IC chip connection terminals 41 to which an IC chip can be connected and a plurality of capacitor connection terminals 42 to which a chip capacitor can be connected are provided on the board main surface 31 of the multilayer wiring board 10. An outermost resin insulating layer 27 exposed on the side of the board main surface 31 is provided with recognition marks 71-73 formed by differences in color density of a resin surface.

Description

本発明は、チップ部品を接続可能な複数のチップ部品接続端子が基板主面上に配設された多層配線基板及びその製造方法に関するものである。   The present invention relates to a multilayer wiring substrate in which a plurality of chip component connection terminals to which chip components can be connected are disposed on a substrate main surface, and a method for manufacturing the same.

コンピュータのマイクロプロセッサ等として使用される半導体集積回路チップ（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード上に搭載するという手法が採用される。   In recent years, semiconductor integrated circuit chips (IC chips) used as computer microprocessors and the like have become increasingly faster and more functional, with an accompanying increase in the number of terminals and a tendency to narrow the pitch between terminals. . In general, a large number of terminals are densely arranged on the bottom surface of an IC chip, and such a terminal group is connected to a terminal group on the motherboard side in the form of a flip chip. However, it is difficult to connect the IC chip directly on the mother board because there is a large difference in the pitch between the terminals on the IC chip side terminal group and the mother board side terminal group. For this reason, a method is generally employed in which a semiconductor package is prepared by mounting an IC chip on an IC chip mounting wiring board, and the semiconductor package is mounted on a motherboard.

このパッケージを構成するＩＣチップ搭載用配線基板としては、複数の樹脂絶縁層及び複数の導体層を積層して構成された多層配線基板が用いられる。そして、その多層配線基板の基板主面上にＩＣチップを接続するための複数のＩＣチップ接続端子が設けられるとともに、基板裏面上にマザーボード（母基板）に接続するための母基板接続端子が設けられている。この種の多層配線基板において、基板主面側にはＩＣチップの位置合わせ用認識マーク（アライメントマーク）が設けられている（例えば、特許文献１参照）。   As the IC chip mounting wiring board constituting the package, a multilayer wiring board formed by laminating a plurality of resin insulation layers and a plurality of conductor layers is used. A plurality of IC chip connection terminals for connecting IC chips are provided on the main surface of the multilayer wiring board, and a mother board connection terminal for connecting to a mother board (mother board) is provided on the back surface of the board. It has been. In this type of multilayer wiring board, an IC chip alignment recognition mark (alignment mark) is provided on the substrate main surface side (see, for example, Patent Document 1).

特開２００２−２０４０５７号公報JP 2002-204057 A

ところで、上記従来の多層配線基板では、最外層の樹脂絶縁層に開口部を形成し、露出した導体層にめっきを施すことで認識マークが形成されている。この認識マークは、めっき層表面と樹脂絶縁層表面とにおける光反射率の差によって認識されるマークである。また、認識マークとして、ＩＣチップ用のアライメントマーク以外に、配線基板自体の位置決めを行うための位置決め用マーク、製品番号、製造ロッド番号などの認識マークが形成される多層配線基板も実用化されている。このような認識マークを形成する場合、導体層や開口部の形成工程やめっき工程が必要となる。また一般に、認識マークに対するめっきは、ＩＣチップ接続端子に対するめっきと同じめっき工程で行われる。このめっき工程では、はんだ濡れ性を確保するために比較的にコストが高い金めっき等が施される場合がある。このため、多層配線基板の製造コストが嵩んでしまうといった問題が生じてしまう。   By the way, in the conventional multilayer wiring board, the recognition mark is formed by forming an opening in the outermost resin insulation layer and plating the exposed conductor layer. This recognition mark is a mark recognized by the difference in light reflectance between the plating layer surface and the resin insulating layer surface. In addition to IC chip alignment marks, multilayer wiring boards on which recognition marks such as positioning marks for positioning the wiring board itself, product numbers, manufacturing rod numbers, etc. are formed as recognition marks have been put into practical use. Yes. When such a recognition mark is formed, a process for forming a conductor layer or an opening or a plating process is required. In general, the plating for the recognition mark is performed in the same plating process as the plating for the IC chip connection terminal. In this plating process, a relatively expensive gold plating or the like may be applied to ensure solder wettability. For this reason, the problem that the manufacturing cost of a multilayer wiring board will increase will arise.

本発明は上記の課題に鑑みてなされたものであり、その目的は、基板主面に認識マークを低コストで形成することができる多層配線基板を提供することにある。また、別の目的は、上記多層配線基板を製造するのに好適な多層配線基板の製造方法を提供することにある。   The present invention has been made in view of the above problems, and an object thereof is to provide a multilayer wiring board capable of forming a recognition mark on the main surface of the board at a low cost. Another object is to provide a method for manufacturing a multilayer wiring board suitable for manufacturing the multilayer wiring board.

上記課題を解決するための手段（手段１）としては、基板主面及び基板裏面を有し、複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品を接続可能な複数のチップ部品接続端子が前記基板主面上に配設された多層配線基板であって、前記基板主面側にて露出する最外層の樹脂絶縁層が、樹脂表面の色の濃淡の差によって形成された認識マークを備えていることを特徴とする多層配線基板がある。   Means for solving the above problems (Means 1) have a substrate main surface and a substrate back surface, a structure in which a plurality of resin insulation layers and a plurality of conductor layers are laminated, and chip components can be connected. A plurality of chip component connection terminals arranged on the main surface of the substrate, wherein the outermost resin insulation layer exposed on the main surface side of the substrate has a difference in color density on the resin surface. There is a multilayer wiring board characterized in that it includes a recognition mark formed by the above.

手段１に記載の発明によると、チップ部品の搭載面となる基板主面上に、樹脂表面の色の濃淡の差によって認識マークが形成される。この場合、従来技術のように導体層や開口部を形成しなくても認識マークを認識することができるので、多層配線基板の製造コストを抑えることができる。   According to the first aspect of the present invention, the recognition mark is formed on the main surface of the substrate, which is the chip component mounting surface, based on the difference in color of the resin surface. In this case, since the recognition mark can be recognized without forming a conductor layer or an opening as in the prior art, the manufacturing cost of the multilayer wiring board can be reduced.

基板主面側の外縁部において導体部を露出させてなり、最外層の樹脂絶縁層の樹脂表面と導体部表面との光反射率の差によって認識される位置決め用マークをさらに備えていてもよい。この場合、色の濃淡の差による認識マークと光反射率の差による位置決め用マークとを用途に応じて形成することができる。なおここで、光反射率の差による位置決め用マークの形成個数を最小限とし、他の認識マークを色の濃淡の差によって形成すると、多層配線基板の製造コストの増加を低く抑えることができる。また、色の濃淡の差によって形成した認識マークをチップ部品等の位置決め用マークとして利用することもできる。   A conductor portion may be exposed at the outer edge portion on the substrate main surface side, and a positioning mark that is recognized by a difference in light reflectance between the resin surface of the outermost resin insulating layer and the conductor portion surface may be further provided. . In this case, a recognition mark due to a difference in color density and a positioning mark due to a difference in light reflectance can be formed according to the application. Here, if the number of positioning marks formed due to the difference in the light reflectance is minimized and the other recognition marks are formed based on the difference in color shade, an increase in the manufacturing cost of the multilayer wiring board can be suppressed to a low level. In addition, a recognition mark formed by the difference in color density can be used as a positioning mark for a chip component or the like.

基板主面側にて露出する最外層の樹脂絶縁層において、樹脂表面の色の濃淡の差によって形成され、所定パターンの絵柄が規則正しく配列した模様をさらに備えていてもよい。このように、基板主面上に模様を形成することにより、多層配線基板の意匠性を高めることができる。   The outermost resin insulation layer exposed on the main surface side of the substrate may further include a pattern formed by a difference in color density on the resin surface and regularly arranged in a predetermined pattern. Thus, the design of the multilayer wiring board can be improved by forming a pattern on the main surface of the board.

また、上記課題を解決するための別の手段（手段２）としては、手段１に記載の多層配線基板を製造する方法であって、前記基板主面側にて露出する最外層の樹脂絶縁層の表面に、前記複数のチップ部品接続端子となる製品めっき層を形成するとともに、前記認識マークに対応した形状を有するダミーめっき層を形成するめっき層形成工程と、前記最外層の樹脂絶縁層を熱処理することで、該最外層の樹脂絶縁層の表面を変色させる認識マーク形成工程と、前記基板主面側にて前記製品めっき層を覆うようにエッチングレジストを形成した後、前記ダミーめっき層をエッチングにより除去するダミーめっき層除去工程とを含むことを特徴とする多層配線基板の製造方法がある。   Further, as another means (means 2) for solving the above-mentioned problem, there is provided a method of manufacturing the multilayer wiring board according to means 1, wherein the outermost resin insulating layer exposed on the substrate main surface side A plating layer forming step of forming a product plating layer to be the plurality of chip component connection terminals on the surface and forming a dummy plating layer having a shape corresponding to the recognition mark; and the outermost resin insulation layer. A recognition mark forming step for discoloring the surface of the outermost resin insulation layer by heat treatment, and after forming an etching resist so as to cover the product plating layer on the substrate main surface side, the dummy plating layer There is a manufacturing method of a multilayer wiring board characterized by including a dummy plating layer removing step which is removed by etching.

手段２に記載の発明によると、めっき層形成工程にてダミーめっき層を形成した後、認識マーク形成工程において最外層の樹脂絶縁層を熱処理すると、露出した最外層の樹脂絶縁層の表面が変色する一方、ダミーめっき層で覆われている樹脂絶縁層の表面は変色しない。この後、ダミーめっき層除去工程により、ダミーめっき層をエッチング除去することで、変色していない樹脂絶縁層の表面が露出する。この結果、樹脂表面にはダミーめっき層のパターン形状に応じて色の濃淡の差が生じ、その濃淡の差によって認識マークを形成することができる。   According to the invention described in the means 2, after the dummy plating layer is formed in the plating layer forming step, the outermost resin insulating layer is heat-treated in the recognition mark forming step, so that the exposed surface of the outermost resin insulating layer is discolored. On the other hand, the surface of the resin insulating layer covered with the dummy plating layer does not change color. Thereafter, the dummy plating layer is removed by etching in the dummy plating layer removing step, thereby exposing the surface of the resin insulating layer that is not discolored. As a result, a color shading difference occurs on the resin surface according to the pattern shape of the dummy plating layer, and a recognition mark can be formed by the shading difference.

認識マーク形成工程は、樹脂絶縁層のアニーリングを兼ねることが好ましい。具体的には、認識マーク形成工程における熱処理は、露出した樹脂絶縁層の表面に熱風を当てる処理である。この場合、従来の基板製造時に行っていたアニール工程と、認識マーク形成工程とを別々の熱処理で行う必要がなく、多層配線基板の製造コストを低く抑えることができる。   It is preferable that the recognition mark forming step also serves as annealing of the resin insulating layer. Specifically, the heat treatment in the recognition mark forming process is a process of applying hot air to the exposed surface of the resin insulating layer. In this case, it is not necessary to perform the annealing process and the recognition mark forming process, which have been performed at the time of manufacturing the conventional substrate, by separate heat treatments, and the manufacturing cost of the multilayer wiring substrate can be kept low.

また、コア基板を有さないコアレス配線基板の製造方法として本発明の製造方法を適用することが好ましい。具体的には、コアレス配線基板の製造方法は、支持基材上に金属箔を介して複数の樹脂絶縁層及び複数の導体層を積層する積層工程と、金属箔の界面にて支持基材を分離して基板裏面側に金属箔を露出させる基材分離工程とをさらに含む。そして、基材分離工程の後にめっき層除去工程を行うと、基板主面側のダミーめっき層をエッチングで除去するのと同時に、基板裏面側の金属箔をエッチングにより除去することができる。このため、従来の製造方法と同じ工数で配線基板を製造することができ、製造コストを低く抑えることができる。   Moreover, it is preferable to apply the manufacturing method of this invention as a manufacturing method of the coreless wiring board which does not have a core board | substrate. Specifically, the coreless wiring board manufacturing method includes a laminating step of laminating a plurality of resin insulating layers and a plurality of conductor layers on a supporting base material via a metal foil, and a supporting base material at the interface of the metal foil. A base material separation step of separating and exposing the metal foil on the back side of the substrate. When the plating layer removal step is performed after the base material separation step, the metal foil on the back surface side of the substrate can be removed by etching at the same time as the dummy plating layer on the substrate main surface side is removed by etching. For this reason, a wiring board can be manufactured with the same man-hour as the conventional manufacturing method, and manufacturing cost can be restrained low.

多層配線基板を構成する樹脂絶縁層は、熱硬化性樹脂を主体とするビルドアップ材を用いて形成されることが好ましい。樹脂絶縁層の形成材料の具体例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。   The resin insulating layer constituting the multilayer wiring board is preferably formed using a buildup material mainly composed of a thermosetting resin. Specific examples of the material for forming the resin insulating layer include thermosetting resins such as epoxy resins, phenol resins, urethane resins, silicone resins, and polyimide resins. In addition, composite materials of these resins and organic fibers such as glass fibers (glass woven fabrics and glass nonwoven fabrics) and polyamide fibers, or three-dimensional network fluorine-based resin base materials such as continuous porous PTFE, epoxy resins, etc. A resin-resin composite material impregnated with a thermosetting resin may be used.

多層配線基板を構成する導体層は、主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。   The conductor layer constituting the multilayer wiring board is mainly made of copper, and is formed by a known method such as a subtractive method, a semi-additive method, or a full additive method. Specifically, for example, techniques such as etching of copper foil, electroless copper plating, or electrolytic copper plating are applied. Note that a conductor layer can be formed by etching after forming a thin film by a technique such as sputtering or CVD, or a conductor layer can be formed by printing a conductive paste or the like.

なお、チップ部品としては、ＩＣチップやチップコンデンサ以外に、チップ抵抗やチップインダクタなどの電子部品を挙げることができる。また、ＩＣチップとしては、コンピュータのマイクロプロセッサとして使用されるＩＣチップ、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）などのＩＣチップを挙げることができる。   In addition to the IC chip and the chip capacitor, examples of the chip component include electronic components such as a chip resistor and a chip inductor. Examples of the IC chip include an IC chip used as a computer microprocessor, an IC chip such as a DRAM (Dynamic Random Access Memory) and an SRAM (Static Random Access Memory).

第１の実施形態における多層配線基板の概略構成を示す断面図。Sectional drawing which shows schematic structure of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の概略構成を示す平面図。The top view which shows schematic structure of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第１の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 1st Embodiment. 第２の実施形態における多層配線基板の概略構成を示す断面図。Sectional drawing which shows schematic structure of the multilayer wiring board in 2nd Embodiment. 第２の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 2nd Embodiment. 第２の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 2nd Embodiment. 第２の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 2nd Embodiment. 第２の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 2nd Embodiment. 第２の実施形態における多層配線基板の製造方法を示す説明図。Explanatory drawing which shows the manufacturing method of the multilayer wiring board in 2nd Embodiment.

［第１の実施の形態］
以下、本発明を多層配線基板に具体化した第１の実施の形態を図面に基づき詳細に説明する。図１は、本実施の形態の多層配線基板の概略構成を示す拡大断面図であり、図２は、上面側から見た多層配線基板の平面図である。 [First Embodiment]
Hereinafter, a first embodiment in which the present invention is embodied in a multilayer wiring board will be described in detail with reference to the drawings. FIG. 1 is an enlarged cross-sectional view showing a schematic configuration of the multilayer wiring board of the present embodiment, and FIG. 2 is a plan view of the multilayer wiring board as viewed from the upper surface side.

図１及び図２に示されるように、本実施の形態の多層配線基板１０は、コア基板を含まずに形成されたコアレス配線基板である。多層配線基板１０は、同じ樹脂絶縁材料を主体とした複数の樹脂絶縁層２０，２１，２２，２３，２４，２５，２６，２７と銅からなる複数の導体層２８とを交互に積層して多層化した配線積層部３０を有している。各樹脂絶縁層２０〜２７は、例えば、熱硬化性エポキシ樹脂を主体としたビルドアップ材を用いて形成されている。   As shown in FIGS. 1 and 2, the multilayer wiring board 10 of the present embodiment is a coreless wiring board formed without including a core board. The multilayer wiring board 10 includes a plurality of resin insulation layers 20, 21, 22, 23, 24, 25, 26, 27 mainly composed of the same resin insulation material and a plurality of conductor layers 28 made of copper, which are alternately laminated. A multilayered wiring stack 30 is provided. Each of the resin insulating layers 20 to 27 is formed using, for example, a buildup material mainly composed of a thermosetting epoxy resin.

本実施の形態の多層配線基板１０において、配線積層部３０の上面３１側（基板主面側）には、接続対象がＩＣチップ（チップ部品）である複数のＩＣチップ接続端子４１（チップ部品接続端子）と、接続対象がチップコンデンサ（チップ部品）である複数のコンデンサ接続端子４２（チップ部品接続端子）とが配置されている。配線積層部３０の上面３１側において、複数のＩＣチップ接続端子４１は、基板中央部に設けられたチップ搭載領域４３にてアレイ状に配置されている。また、コンデンサ接続端子４２は、ＩＣチップ接続端子４１よりも面積の大きい接続端子であり、チップ搭載領域４３よりも外周側に配置されている。   In the multilayer wiring board 10 of the present embodiment, a plurality of IC chip connection terminals 41 (chip component connection) whose connection target is an IC chip (chip component) are provided on the upper surface 31 side (substrate main surface side) of the wiring laminated portion 30. Terminals) and a plurality of capacitor connection terminals 42 (chip component connection terminals) whose connection objects are chip capacitors (chip components). On the upper surface 31 side of the wiring laminated portion 30, the plurality of IC chip connection terminals 41 are arranged in an array in a chip mounting region 43 provided in the central portion of the substrate. The capacitor connection terminal 42 is a connection terminal having a larger area than the IC chip connection terminal 41, and is disposed on the outer peripheral side of the chip mounting region 43.

複数のＩＣチップ接続端子４１及び複数のコンデンサ接続端子４２は最外層の樹脂絶縁層２７上にて凸設されている。これらＩＣチップ接続端子４１及びコンデンサ接続端子４２は、銅層を主体として構成されており、銅層の上面及び側面を銅以外のめっき層４６（具体的には、ニッケル−金めっき層）で覆った構造を有している。   The plurality of IC chip connection terminals 41 and the plurality of capacitor connection terminals 42 are projected on the outermost resin insulation layer 27. The IC chip connection terminal 41 and the capacitor connection terminal 42 are mainly composed of a copper layer, and the upper surface and side surfaces of the copper layer are covered with a plating layer 46 (specifically, a nickel-gold plating layer) other than copper. Have a structure.

一方、配線積層部３０の下面３２側（基板裏面側）には、接続対象がマザーボード（母基板）である複数の母基板接続端子４５がアレイ状に配置されている。これら母基板接続端子４５は、上面３１側のＩＣチップ接続端子４１及びコンデンサ接続端子４２よりも面積の大きな接続端子である。   On the other hand, a plurality of mother board connection terminals 45 whose connection target is a mother board (mother board) are arranged in an array on the lower surface 32 side (substrate rear face side) of the wiring laminated portion 30. These mother board connection terminals 45 are connection terminals having a larger area than the IC chip connection terminal 41 and the capacitor connection terminal 42 on the upper surface 31 side.

配線積層部３０の下面３２側において最外層の樹脂絶縁層２０には複数の開口部３７が形成されており、それら複数の開口部３７に対応して母基板接続端子４５が配置されている。具体的には、母基板接続端子４５は、端子外面の高さが樹脂絶縁層２０の表面よりも低くなるような状態で開口部３７内に配置されており、端子外面の外周部が最外層の樹脂絶縁層２０により被覆されている。母基板接続端子４５は、銅層を主体として構成されており、開口部３７内にて露出する銅層の下面のみを銅以外のめっき層４８（具体的には、ニッケル−金めっき層）で覆った構造を有している。   A plurality of openings 37 are formed in the outermost resin insulation layer 20 on the lower surface 32 side of the wiring laminated portion 30, and a mother board connection terminal 45 is arranged corresponding to the plurality of openings 37. Specifically, the mother board connection terminal 45 is disposed in the opening 37 such that the height of the outer surface of the terminal is lower than the surface of the resin insulating layer 20, and the outer peripheral portion of the outer surface of the terminal is the outermost layer. The resin insulation layer 20 is covered. The mother board connection terminal 45 is mainly composed of a copper layer, and only the lower surface of the copper layer exposed in the opening 37 is covered with a plating layer 48 (specifically, a nickel-gold plating layer) other than copper. It has a covered structure.

樹脂絶縁層２１〜２７には、それぞれビア穴３３及びフィルドビア導体３４が設けられている。各ビア導体３４は、いずれも同一方向に（図１では下面側から上面側に向かうに従って）拡径した形状を有し、各導体層２８、ＩＣチップ接続端子４１、コンデンサ接続端子４２、及び母基板接続端子４５を相互に電気的に接続している。   The resin insulating layers 21 to 27 are provided with via holes 33 and filled via conductors 34, respectively. Each via conductor 34 has a shape whose diameter is increased in the same direction (from the lower surface side to the upper surface side in FIG. 1), and each conductor layer 28, IC chip connection terminal 41, capacitor connection terminal 42, and mother The board connection terminals 45 are electrically connected to each other.

図２に示されるように、多層配線基板１０において、上面３１側にて露出する最外層の樹脂絶縁層２７は、樹脂表面の色の濃淡の差によって形成された認識マーク７１，７２，７３を備えている。本実施の形態では、認識マークとして、社名等を表す文字のマーク７１や製造番号を表す数字のマーク７２が外縁部（図２では左上の縁部）に形成されるとともに、チップ搭載領域４３の角部近傍にＩＣチップの位置決め用マーク７３が形成されている。さらに、最外層の樹脂絶縁層２７は、樹脂表面の色の濃淡の差によって形成され、網目状のパターンが規則正しく配列した模様７４を備えている。この模様７４は、上面３１側にて露出した樹脂絶縁層２７のほぼ全面に形成されている。   As shown in FIG. 2, in the multilayer wiring board 10, the outermost resin insulation layer 27 exposed on the upper surface 31 side has recognition marks 71, 72, 73 formed by the difference in color density on the resin surface. I have. In the present embodiment, as a recognition mark, a character mark 71 representing a company name or the like and a number mark 72 representing a production number are formed on the outer edge (upper left edge in FIG. 2), and the chip mounting area 43 IC chip positioning marks 73 are formed in the vicinity of the corners. Further, the outermost resin insulation layer 27 is formed by a difference in color density on the resin surface, and includes a pattern 74 in which a mesh pattern is regularly arranged. This pattern 74 is formed on almost the entire surface of the resin insulating layer 27 exposed on the upper surface 31 side.

また、多層配線基板１０において、上面３１側の外縁部となる基板角部（図２では基板右上の角部）には、導体部７５を露出させてなる位置決め用マーク７６を備えている。本実施の形態では、位置決め用マーク７６の導体部７５は、最外層の樹脂絶縁層２７上にめっきを施すことで形成されている。この位置決め用マーク７６は、最外層の樹脂絶縁層２７の樹脂表面と導体部７５表面との光反射率の差を図示しない検出装置で検出することにより認識される。   Further, in the multilayer wiring board 10, positioning marks 76 that expose the conductor portions 75 are provided at the corners of the substrate (the corners on the upper right side of the substrate in FIG. 2) that are the outer edge portions on the upper surface 31 side. In the present embodiment, the conductor portion 75 of the positioning mark 76 is formed by plating on the outermost resin insulating layer 27. The positioning mark 76 is recognized by detecting a difference in light reflectance between the resin surface of the outermost resin insulating layer 27 and the surface of the conductor portion 75 with a detection device (not shown).

上記構成の多層配線基板１０は例えば以下の手順で作製される。   The multilayer wiring board 10 having the above configuration is manufactured, for example, by the following procedure.

先ず、十分な強度を有する支持基板５０（ガラスエポキシ基板など）を準備し、その支持基板５０上に、樹脂絶縁層２０〜２７及び導体層２８をビルドアップして配線積層部３０を形成する。   First, a support substrate 50 (such as a glass epoxy substrate) having sufficient strength is prepared, and the resin insulating layers 20 to 27 and the conductor layer 28 are built up on the support substrate 50 to form the wiring laminated portion 30.

詳述すると、図３に示されるように、支持基板５０上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を貼り付けて下地樹脂絶縁層５１を形成することにより、支持基板５０及び下地樹脂絶縁層５１からなる基材５２を得る。そして、基材５２の下地樹脂絶縁層５１の上面に、積層金属シート体５４を配置する。ここで、下地樹脂絶縁層５１上に積層金属シート体５４を配置することにより、以降の製造工程で積層金属シート体５４が下地樹脂絶縁層５１から剥がれない程度の密着性が確保される。積層金属シート体５４は、２枚の銅箔５５，５６を剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき、ニッケルめっき、チタンめっき、またはこれらの複合めっき）を介して銅箔５５、銅箔５６が配置された積層金属シート体５４が形成されている。   More specifically, as shown in FIG. 3, a base resin insulating layer 51 is formed by attaching a sheet-like insulating resin base material made of epoxy resin on the support substrate 50, whereby the support substrate 50 and the base resin are formed. A base material 52 made of the insulating layer 51 is obtained. Then, the laminated metal sheet body 54 is disposed on the upper surface of the base resin insulating layer 51 of the base material 52. Here, by arranging the laminated metal sheet body 54 on the base resin insulating layer 51, the adhesiveness to the extent that the laminated metal sheet body 54 is not peeled off from the base resin insulating layer 51 in the subsequent manufacturing process is ensured. The laminated metal sheet body 54 is formed by closely attaching two copper foils 55 and 56 in a peelable state. Specifically, the laminated metal sheet body 54 in which the copper foil 55 and the copper foil 56 are disposed is formed through metal plating (for example, chromium plating, nickel plating, titanium plating, or a composite plating thereof).

次に、基材５２上において、積層金属シート体５４を包むようにシート状の樹脂絶縁層２０を配置し、樹脂絶縁層２０を貼り付ける。ここで、樹脂絶縁層２０は、積層金属シート体５４と密着するとともに、その積層金属シート体５４の周囲領域において下地樹脂絶縁層５１と密着することで、積層金属シート体５４を封止する（図４参照）。そして、例えばエキシマレーザーやＵＶレーザーやＣＯ２レーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層２０の所定の位置に銅箔５５の一部を露出させる開口部３７を形成する。その後、無電解銅めっきを行い、開口部３７内及び樹脂絶縁層２０を覆う全面めっき層を形成する。 Next, on the base material 52, the sheet-like resin insulation layer 20 is disposed so as to wrap the laminated metal sheet body 54, and the resin insulation layer 20 is attached. Here, the resin insulating layer 20 is in close contact with the laminated metal sheet body 54, and in close contact with the base resin insulating layer 51 in the peripheral region of the laminated metal sheet body 54, thereby sealing the laminated metal sheet body 54 ( (See FIG. 4). Then, for example, by performing laser processing using an excimer laser, a UV laser, a CO 2 laser, or the like, an opening 37 that exposes a part of the copper foil 55 is formed at a predetermined position of the resin insulating layer 20. Thereafter, electroless copper plating is performed to form a whole plating layer covering the opening 37 and the resin insulating layer 20.

そして、樹脂絶縁層２０の上面にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことで、樹脂絶縁層２０上にめっきレジストを形成する。その後、めっきレジストを形成した状態で選択的に電解銅めっきを行って、積層金属シート体５４の銅箔５５上に金属導体部５８を形成するとともに樹脂絶縁層２０上に導体層２８を形成した後、めっきレジストを剥離する（図５参照）。さらに、めっきレジストの剥離により露出する、樹脂絶縁層２０を覆う全面めっき層を除去する。   Then, a dry film for forming a plating resist is laminated on the upper surface of the resin insulating layer 20, and the plating resist is formed on the resin insulating layer 20 by exposing and developing the dry film. Thereafter, electrolytic copper plating was selectively performed in the state where the plating resist was formed, thereby forming the metal conductor portion 58 on the copper foil 55 of the laminated metal sheet body 54 and forming the conductor layer 28 on the resin insulating layer 20. Thereafter, the plating resist is removed (see FIG. 5). Further, the entire plating layer covering the resin insulating layer 20 exposed by peeling of the plating resist is removed.

金属導体部５８及び導体層２８が形成された樹脂絶縁層２０の上面にシート状の樹脂絶縁層２１を配置し、樹脂絶縁層２１を貼り付ける。そして、例えばエキシマレーザーやＵＶレーザーやＣＯ２レーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層２１の所定の位置（金属導体部５８の上部の位置）にビア穴３３を形成する。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴３３内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。 The sheet-like resin insulation layer 21 is disposed on the upper surface of the resin insulation layer 20 on which the metal conductor portion 58 and the conductor layer 28 are formed, and the resin insulation layer 21 is attached. Then, via holes 33 are formed at predetermined positions (positions above the metal conductor portions 58) of the resin insulating layer 21 by performing laser processing using, for example, excimer laser, UV laser, CO 2 laser, or the like. Next, a desmear process is performed to remove smear in each via hole 33 using an etching solution such as a potassium permanganate solution. As the desmear process, in addition to treatment with an etchant, for example it may perform processing of plasma ashing using O 2 plasma.

デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴３３内にビア導体３４を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層２１上に導体層２８をパターン形成する（図６参照）。   After the desmear process, via conductors 34 are formed in the via holes 33 by performing electroless copper plating and electrolytic copper plating according to a conventionally known method. Further, the conductor layer 28 is patterned on the resin insulating layer 21 by performing etching by a conventionally known method (for example, semi-additive method) (see FIG. 6).

また、他の樹脂絶縁層２２〜２７及び導体層２８についても、上述した樹脂絶縁層２１及び導体層２８と同様の手法によって形成し、樹脂絶縁層２１上に積層していく。そして、最外層の樹脂絶縁層２７に対してレーザー穴加工を施すことによりビア穴３３を形成する（図７参照）。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴３３内のスミアを除去するデスミア工程を行う。さらに、無電解銅めっきを行い、樹脂絶縁層２７のビア穴３３内及び樹脂絶縁層２７を覆う全面めっき層を形成する。   The other resin insulating layers 22 to 27 and the conductor layer 28 are also formed by the same method as the resin insulating layer 21 and the conductor layer 28 described above, and are laminated on the resin insulating layer 21. Then, a via hole 33 is formed by laser drilling the outermost resin insulation layer 27 (see FIG. 7). Next, a desmear process is performed to remove smear in each via hole 33 using an etching solution such as a potassium permanganate solution. Further, electroless copper plating is performed to form a whole plating layer covering the inside of the via hole 33 of the resin insulating layer 27 and the resin insulating layer 27.

そして、樹脂絶縁層２７の上面にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことで、樹脂絶縁層２７上にめっきレジストを形成する。この後、めっきレジストを形成した状態で選択的に電解銅めっきを行う（めっき層形成工程）。この結果、図８に示されるように、樹脂絶縁層２７のビア穴３３内にビア導体３４を形成するとともにビア導体３４の上部にＩＣチップ接続端子４１及びコンデンサ接続端子４２の銅層となる製品めっき層６１を形成する。また、基板角部となる位置に位置決め用マーク７６の導体部７５となる製品めっき層６１を形成する。さらに、各製品めっき層６１の周囲にダミーめっき層６２を形成する。この後、樹脂絶縁層２７の上面にて製品めっき層６１及びダミーめっき層６２を残しつつ全面めっき層を除去する。   Then, a dry film for forming a plating resist is laminated on the upper surface of the resin insulating layer 27, and the plating resist is formed on the resin insulating layer 27 by exposing and developing the dry film. Thereafter, electrolytic copper plating is selectively performed with the plating resist formed (plating layer forming step). As a result, as shown in FIG. 8, the via conductor 34 is formed in the via hole 33 of the resin insulating layer 27, and the copper chip of the IC chip connection terminal 41 and the capacitor connection terminal 42 is formed on the via conductor 34. A plating layer 61 is formed. In addition, a product plating layer 61 that forms the conductor portion 75 of the positioning mark 76 is formed at a position that becomes the corner portion of the substrate. Further, a dummy plating layer 62 is formed around each product plating layer 61. Thereafter, the entire plating layer is removed while leaving the product plating layer 61 and the dummy plating layer 62 on the upper surface of the resin insulating layer 27.

図９に示されるように、本実施の形態のダミーめっき層６２は、樹脂絶縁層２７の上面において、ＩＣチップ接続端子４１の形成領域（チップ搭載領域４３）やコンデンサ接続端子４２の形成領域を除くほぼ全面を覆うようにプレーン状パターンの導体層として形成されている。このダミーめっき層６２は、模様７４に対応する網目状の抜きパターンであるメッシュ６３を有して形成される。さらに、ダミーめっき層６２において、外縁部となる位置に文字の認識マーク７１や数字の認識マーク７２に応じた抜きパターン６４，６５が形成されるとともに、チップ搭載領域４３の角部近傍となる位置に位置決め用の認識マーク７３に応じた抜きパターン６６が形成される。   As shown in FIG. 9, the dummy plating layer 62 of the present embodiment has an IC chip connection terminal 41 formation region (chip mounting region 43) and a capacitor connection terminal 42 formation region on the upper surface of the resin insulation layer 27. It is formed as a conductor pattern of a plain pattern so as to cover almost the entire surface. The dummy plating layer 62 is formed having a mesh 63 that is a mesh-like punching pattern corresponding to the pattern 74. Further, in the dummy plating layer 62, the extraction patterns 64 and 65 corresponding to the character recognition marks 71 and the number recognition marks 72 are formed at positions that are the outer edge portions, and positions that are near the corners of the chip mounting region 43. A blank pattern 66 corresponding to the recognition mark 73 for positioning is formed.

めっき層形成工程後、図１０に示されるように、最外層の樹脂絶縁層２７の樹脂表面に対してその上方から例えば１８０℃の熱風６８を加える熱処理を行う（認識マーク形成工程）。この熱処理によって、ダミーめっき層６２にメッシュ６３や抜きパターン６４〜６６が形成されて露出している樹脂絶縁層２７の樹脂表面を変色させる。また、ここでの熱処理は、アニーリングを兼ねるものであり、樹脂絶縁層２７を硬化させるとともに製品めっき層６１に加わる内部応力を開放する。   After the plating layer forming step, as shown in FIG. 10, a heat treatment is performed on the resin surface of the outermost resin insulation layer 27 by applying hot air 68 at 180 ° C. from above (recognition mark forming step). By this heat treatment, the resin surface of the resin insulating layer 27 exposed by forming the mesh 63 and the extraction patterns 64 to 66 on the dummy plating layer 62 is discolored. Further, the heat treatment here also serves as annealing, and the resin insulating layer 27 is cured and the internal stress applied to the product plating layer 61 is released.

上述したビルドアップ工程を行うことにより、基材５２上に積層金属シート体５４、樹脂絶縁層２０〜２７、導体層２８、製品めっき層６１及びダミーめっき層６２を積層した配線積層体６０が形成される。   By performing the build-up process described above, the wiring laminate 60 is formed by laminating the laminated metal sheet body 54, the resin insulating layers 20 to 27, the conductor layer 28, the product plating layer 61, and the dummy plating layer 62 on the base material 52. Is done.

そして、配線積層体６０の上面にエッチングレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、製品めっき層６１の表面を覆うようにエッチングレジスト６９（図１１参照）を形成する。   Then, a dry film for forming an etching resist is laminated on the upper surface of the wiring laminate 60, and the dry film is exposed and developed to thereby etch the etching resist 69 (FIG. 11) so as to cover the surface of the product plating layer 61. Reference).

エッチングレジスト６９の形成後、配線積層体６０をダイシング装置（図示略）により切断し、配線積層部３０となる部分の周囲領域を除去する。この切断によって、樹脂絶縁層２０にて封止されていた積層金属シート体５４の外縁部が露出した状態となる。つまり、周囲領域の除去によって、下地樹脂絶縁層５１と樹脂絶縁層２０との密着部分が失われる。この結果、配線積層部３０と基材５２とは積層金属シート体５４のみを介して連結した状態となる。   After the etching resist 69 is formed, the wiring laminate 60 is cut by a dicing apparatus (not shown), and the peripheral region of the portion that becomes the wiring laminate 30 is removed. By this cutting, the outer edge portion of the laminated metal sheet 54 sealed with the resin insulating layer 20 is exposed. That is, due to the removal of the surrounding region, the close contact portion between the base resin insulation layer 51 and the resin insulation layer 20 is lost. As a result, the wiring laminated portion 30 and the base material 52 are connected via the laminated metal sheet body 54 only.

ここで、図１２に示されるように、積層金属シート体５４における一対の銅箔５５，５６の界面にて剥離することで、配線積層部３０から基材５２を除去して配線積層部３０の下面３２上にある銅箔５５を露出させる（基材分離工程）。   Here, as shown in FIG. 12, the substrate 52 is removed from the wiring laminated portion 30 by peeling at the interface between the pair of copper foils 55 and 56 in the laminated metal sheet body 54. The copper foil 55 on the lower surface 32 is exposed (base material separation step).

その後、配線積層部３０に対してエッチングを行うことで、配線積層部３０の上面３１側にて露出しているダミーめっき層６２を除去する（ダミーめっき層除去工程）。またこれと同時に、配線積層部３０の下面３２側にて露出している銅箔５５を全体的に除去するとともに、金属導体部５８の下側の一部を除去する。この結果、樹脂絶縁層２４に開口部３７が形成されるとともに、開口部３７内に残った金属導体部５８が母基板接続端子４５となる（図１３参照）。また、配線積層部３０（樹脂絶縁層２７）の上面３１には、ダミーめっき層６２をエッチング除去することで、変色していない樹脂絶縁層２７の表面が露出する。この結果、樹脂表面にはダミーめっき層６２のメッシュ６３や抜きパターン６４〜６６の形状に応じて色の濃淡の差が生じ、その濃淡の差によって認識マーク７１〜７３や網目状の模様７４が形成される。   Then, the dummy laminated layer 62 exposed on the upper surface 31 side of the wiring laminated portion 30 is removed by etching the wiring laminated portion 30 (dummy plated layer removing step). At the same time, the copper foil 55 exposed on the lower surface 32 side of the wiring laminated portion 30 is removed as a whole, and a part of the lower side of the metal conductor portion 58 is removed. As a result, the opening 37 is formed in the resin insulating layer 24, and the metal conductor 58 remaining in the opening 37 becomes the mother board connection terminal 45 (see FIG. 13). Further, the surface of the resin insulating layer 27 that is not discolored is exposed on the upper surface 31 of the wiring laminated portion 30 (resin insulating layer 27) by etching away the dummy plating layer 62. As a result, a difference in color density is generated on the resin surface according to the shape of the mesh 63 and the blank patterns 64 to 66 of the dummy plating layer 62, and the recognition marks 71 to 73 and the mesh pattern 74 are formed due to the difference in density. It is formed.

さらに、配線積層部３０の上面３１に形成されているエッチングレジスト６９を除去する。その後、ＩＣチップ接続端子４１の表面、コンデンサ接続端子４２の表面、母基板接続端子４５の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施す。この結果、各接続端子４１，４２，４５の表面にめっき層４６，４８が形成される。以上の工程を経ることで図１の多層配線基板１０を製造する。   Further, the etching resist 69 formed on the upper surface 31 of the wiring laminated portion 30 is removed. Thereafter, electroless nickel plating and electroless gold plating are sequentially performed on the surface of the IC chip connection terminal 41, the surface of the capacitor connection terminal 42, and the surface of the mother board connection terminal 45. As a result, plating layers 46 and 48 are formed on the surfaces of the connection terminals 41, 42 and 45. The multilayer wiring board 10 of FIG. 1 is manufactured through the above steps.

従って、本実施の形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施の形態の多層配線基板１０では、ＩＣチップが搭載される上面３１上に、樹脂表面の色の濃淡の差によって認識マーク７１〜７３が形成される。この場合、従来技術のように導体層や開口部を形成しなくても認識マーク７１〜７３を認識することができるので、多層配線基板１０の製造コストを抑えることができる。   (1) In the multilayer wiring board 10 of the present embodiment, the recognition marks 71 to 73 are formed on the upper surface 31 on which the IC chip is mounted, depending on the difference in color of the resin surface. In this case, since the recognition marks 71 to 73 can be recognized without forming a conductor layer or an opening as in the prior art, the manufacturing cost of the multilayer wiring board 10 can be suppressed.

（２）本実施の形態の多層配線基板１０では、上面３１側の外縁部において導体部７５を露出させてなり、最外層の樹脂絶縁層２７の樹脂表面と導体部７５表面との光反射率の差によって認識される位置決め用マーク７６をさらに備えている。このように、色の濃淡の差による認識マーク７１〜７３と光反射率の差による位置決め用マーク７６とを用途に応じて形成することができる。また、位置決め用マーク７６の形成位置は、光反射率の差によって迅速かつ確実に認識できる。このため、多層配線基板１０の位置決めをより正確に行うことができる。さらに、認識マーク７３は、ＩＣチップを位置決めするためのマークであり、チップ搭載領域４３の近傍に設けられている。この認識マーク７３は、色の濃淡の差によって形成されており、導体部７５は形成されていない。このため、ＩＣチップが誤って導体部７５に接続されるといった問題を回避することができる。   (2) In the multilayer wiring board 10 of the present embodiment, the conductor portion 75 is exposed at the outer edge portion on the upper surface 31 side, and the light reflectivity between the resin surface of the outermost resin insulating layer 27 and the surface of the conductor portion 75 is obtained. Further, a positioning mark 76 recognized by the difference is provided. As described above, the recognition marks 71 to 73 based on the difference in color density and the positioning marks 76 based on the difference in light reflectance can be formed according to the application. In addition, the position where the positioning mark 76 is formed can be quickly and reliably recognized by the difference in light reflectance. For this reason, the multilayer wiring board 10 can be positioned more accurately. Further, the recognition mark 73 is a mark for positioning the IC chip, and is provided in the vicinity of the chip mounting area 43. The recognition mark 73 is formed by a difference in color density, and the conductor portion 75 is not formed. For this reason, the problem that the IC chip is erroneously connected to the conductor portion 75 can be avoided.

（３）本実施の形態の多層配線基板１０では、最外層の樹脂絶縁層２７において、樹脂表面の色の濃淡の差によって形成される網目状の模様７４を備えている。この模様７４は、樹脂絶縁層２７の上面全体に規則正しく形成されているため、多層配線基板１０の意匠性を高めることができる。   (3) In the multilayer wiring board 10 of the present embodiment, the outermost resin insulation layer 27 is provided with a mesh-like pattern 74 formed by the difference in color density on the resin surface. Since the pattern 74 is regularly formed on the entire upper surface of the resin insulating layer 27, the design of the multilayer wiring board 10 can be improved.

（４）本実施の形態では、認識マーク７１〜７３を形成するために、樹脂絶縁層２７の樹脂表面を変色させる熱処理を行っているが、この熱処理は、樹脂絶縁層２７のアニーリングを兼ねている。この場合、従来から行っていたアニール工程と、認識マーク形成工程とを別々の熱処理で行う必要がなく、多層配線基板１０の製造コストを低く抑えることができる。   (4) In this embodiment, in order to form the recognition marks 71 to 73, heat treatment is performed to discolor the resin surface of the resin insulating layer 27. This heat treatment also serves as annealing of the resin insulating layer 27. Yes. In this case, it is not necessary to perform the annealing process and the recognition mark forming process which have been conventionally performed by separate heat treatments, and the manufacturing cost of the multilayer wiring board 10 can be suppressed.

（５）本実施の形態では、基材分離工程の後にダミーめっき層除去工程を行うようにしている。この場合、多層配線基板１０の上面３１側のダミーめっき層６２をエッチングにより除去するのと同時に、下面３２側の銅箔５５をエッチングにより除去することができる。このようにすると、従来の製造方法と同じ工数で多層配線基板１０を製造することができ、製造コストを低く抑えることができる。   (5) In this embodiment, the dummy plating layer removal step is performed after the base material separation step. In this case, the copper foil 55 on the lower surface 32 side can be removed by etching at the same time as the dummy plating layer 62 on the upper surface 31 side of the multilayer wiring substrate 10 is removed by etching. If it does in this way, the multilayer wiring board 10 can be manufactured with the same man-hour as the conventional manufacturing method, and manufacturing cost can be restrained low.

（６）本実施の形態では、多層配線基板１０の上面３１上において、ＩＣチップ接続端子４１及びコンデンサ接続端子４２となる製品めっき層６１に加えてその製品めっき層６１の周囲にダミーめっき層６２が形成される。このようにすると、多層配線基板１０の上面３１におけるめっき層６１，６２の面積割合を増やすことができる。このため、めっき時における電流集中が回避され、製品めっき層６１の厚さバラツキが解消される。この結果、多層配線基板１０において複数のＩＣチップ接続端子４１及び複数のコンデンサ接続端子４２を均一の厚さで形成することができる。従って、多層配線基板１０を用いれば、ＩＣチップ及びチップコンデンサのチップ部品と各接続端子４１，４２との接続信頼性を向上させることができる。
［第２の実施の形態］ (6) In the present embodiment, on the upper surface 31 of the multilayer wiring board 10, the dummy plating layer 62 is formed around the product plating layer 61 in addition to the product plating layer 61 to be the IC chip connection terminal 41 and the capacitor connection terminal 42. Is formed. If it does in this way, the area ratio of the plating layers 61 and 62 in the upper surface 31 of the multilayer wiring board 10 can be increased. For this reason, current concentration during plating is avoided, and the thickness variation of the product plating layer 61 is eliminated. As a result, a plurality of IC chip connection terminals 41 and a plurality of capacitor connection terminals 42 can be formed with a uniform thickness in the multilayer wiring board 10. Therefore, if the multilayer wiring board 10 is used, the connection reliability between the chip components of the IC chip and the chip capacitor and the connection terminals 41 and 42 can be improved.
[Second Embodiment]

以下、本発明を多層配線基板に具体化した第２の実施の形態を図面に基づき詳細に説明する。図１４は、本実施の形態の多層配線基板の概略構成を示す拡大断面図である。上記第１の実施の形態では、コア基板を含まずに形成されたコアレス配線基板に具体化したが、本実施の形態では、コア基板を有する多層配線基板に具体化している。   Hereinafter, a second embodiment in which the present invention is embodied in a multilayer wiring board will be described in detail with reference to the drawings. FIG. 14 is an enlarged cross-sectional view showing a schematic configuration of the multilayer wiring board of the present embodiment. In the first embodiment, the coreless wiring substrate is formed without including the core substrate. In the present embodiment, the coreless wiring substrate is embodied in a multilayer wiring substrate having the core substrate.

図１４に示されるように、本実施の形態の多層配線基板１００は、矩形板状のコア基板１０１と、コア基板１０１のコア主面１０２上に形成される第１ビルドアップ層１１１と、コア基板１０１のコア裏面１０３上に形成される第２ビルドアップ層１１２とからなる。   As shown in FIG. 14, the multilayer wiring substrate 100 of the present embodiment includes a rectangular plate-shaped core substrate 101, a first buildup layer 111 formed on the core main surface 102 of the core substrate 101, a core The second buildup layer 112 is formed on the core back surface 103 of the substrate 101.

本実施の形態のコア基板１０１は、例えば補強材としてのガラスクロスにエポキシ樹脂を含浸させてなる樹脂絶縁材（ガラスエポキシ材）にて構成されている。コア基板１０１には、複数のスルーホール導体１０６がコア主面１０２及びコア裏面１０３を貫通するように形成されている。なお、スルーホール導体１０６の内部は、例えばエポキシ樹脂などの閉塞体１０７で埋められている。また、コア基板１０１のコア主面１０２及びコア裏面１０３には、銅からなる導体層１２１がパターン形成されており、各導体層１２１は、スルーホール導体１０６に電気的に接続されている。   The core substrate 101 according to the present embodiment is made of, for example, a resin insulating material (glass epoxy material) obtained by impregnating a glass cloth as a reinforcing material with an epoxy resin. In the core substrate 101, a plurality of through-hole conductors 106 are formed so as to penetrate the core main surface 102 and the core back surface 103. Note that the inside of the through-hole conductor 106 is filled with a closing body 107 such as an epoxy resin. Further, a conductor layer 121 made of copper is patterned on the core main surface 102 and the core back surface 103 of the core substrate 101, and each conductor layer 121 is electrically connected to the through-hole conductor 106.

コア基板１０１のコア主面１０２上に形成された第１ビルドアップ層１１１は、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂絶縁層１３３，１３５，１３７と、銅からなる導体層１２２とを交互に積層した構造を有している。基板主面となる最外層の樹脂絶縁層１３７の上面１４１上には、上記第１の実施の形態と同様に基板中央部に複数のＩＣチップ接続端子４１（チップ部品接続端子）がアレイ状に配置されるとともに、ＩＣチップ接続端子４１よりも外側に複数のコンデンサ接続端子４２（チップ部品接続端子）が配置されている。これらＩＣチップ接続端子４１及びコンデンサ接続端子４２は、銅層を主体として構成されており、銅層の上面及び側面をめっき層４６で覆った構造を有している。また、樹脂絶縁層１３３，１３５，１３７には、それぞれビア穴３３及びフィルドビア導体３４が形成されている。各ビア導体３４は、導体層１２１，１２２や各接続端子４１，４２に電気的に接続している。   The first buildup layer 111 formed on the core main surface 102 of the core substrate 101 includes three resin insulating layers 133, 135, and 137 made of thermosetting resin (epoxy resin), and a conductor layer 122 made of copper. Are alternately stacked. A plurality of IC chip connection terminals 41 (chip component connection terminals) are arranged in an array on the upper surface 141 of the outermost resin insulation layer 137 serving as the main surface of the substrate in the same manner as in the first embodiment. A plurality of capacitor connection terminals 42 (chip component connection terminals) are disposed outside the IC chip connection terminals 41. These IC chip connection terminal 41 and capacitor connection terminal 42 are mainly composed of a copper layer, and have a structure in which the upper surface and side surfaces of the copper layer are covered with a plating layer 46. In addition, via holes 33 and filled via conductors 34 are formed in the resin insulating layers 133, 135, and 137, respectively. Each via conductor 34 is electrically connected to the conductor layers 121 and 122 and the connection terminals 41 and 42.

コア基板１０１のコア裏面１０３上に形成された第２ビルドアップ層１１２は、上述した第１ビルドアップ層１１１とほぼ同じ構造を有している。即ち、第２ビルドアップ層１１２は、３層の樹脂絶縁層１３４，１３６，１３８と、導体層１２２とを交互に積層した構造を有している。基板裏面となる最外層の樹脂絶縁層１３８の下面１４２上には、複数の母基板接続端子４５が形成されている。これら母基板接続端子４５は、銅層を主体として構成されており、銅層の下及び側面をめっき層４８で覆った構造を有している。また、樹脂絶縁層１３４，１３６,１３８にもビア穴３３及びビア導体３４が形成されている。各ビア導体３４は、導体層１２１，１２２や接続端子４５に電気的に接続されている。   The second buildup layer 112 formed on the core back surface 103 of the core substrate 101 has substantially the same structure as the first buildup layer 111 described above. That is, the second buildup layer 112 has a structure in which three resin insulating layers 134, 136, 138 and the conductor layer 122 are alternately stacked. A plurality of mother board connection terminals 45 are formed on the lower surface 142 of the outermost resin insulation layer 138 on the back surface of the board. These mother board connection terminals 45 are mainly composed of a copper layer, and have a structure in which the lower and side surfaces of the copper layer are covered with a plating layer 48. Also, via holes 33 and via conductors 34 are formed in the resin insulating layers 134, 136, and 138. Each via conductor 34 is electrically connected to the conductor layers 121 and 122 and the connection terminal 45.

本実施の形態の多層配線基板１００においても、第１ビルドアップ層１１１の上面側にて露出する最外層の樹脂絶縁層１３７には、第１の実施の形態の多層配線基板１０と同様に、樹脂表面の色の濃淡の差によって形成された認識マーク７１，７２，７３（図２参照）が設けられている。また、最外層の樹脂絶縁層１３７には、樹脂表面の色の濃淡の差によって形成された網目状の模様７４が形成されている。   Also in the multilayer wiring board 100 of the present embodiment, the outermost resin insulation layer 137 exposed on the upper surface side of the first buildup layer 111 is similar to the multilayer wiring board 10 of the first embodiment. Recognition marks 71, 72, 73 (see FIG. 2) formed by the difference in color density on the resin surface are provided. The outermost resin insulation layer 137 is formed with a mesh-like pattern 74 formed by the difference in color density on the resin surface.

さらに、第２ビルドアップ層１１２の下面側にて露出する最外層の樹脂絶縁層１３８にも、樹脂表面の色の濃淡の差によって形成された網目状の模様７４が設けられている。なお、多層配線基板１００において、認識マーク７１，７２，７３のうち社名を表す文字のマーク７１や製造番号を表す数字のマーク７２は、第１ビルドアップ層１１１の上面側ではなく、第２ビルドアップ層１１２の下面側に形成してもよい。   Furthermore, the outermost resin insulation layer 138 exposed on the lower surface side of the second buildup layer 112 is also provided with a mesh-like pattern 74 formed by the difference in color density on the resin surface. In the multilayer wiring board 100, the character mark 71 representing the company name and the number mark 72 representing the production number among the recognition marks 71, 72, and 73 are not on the upper surface side of the first buildup layer 111, but on the second build You may form in the lower surface side of the up layer 112. FIG.

次に、本実施の形態の多層配線基板１００の製造方法について述べる。   Next, a method for manufacturing the multilayer wiring board 100 of the present embodiment will be described.

まず、ガラスエポキシからなる基材の両面に銅箔が貼付された銅張積層板を準備する。そして、ドリル機を用いて孔あけ加工を行い、銅張積層板の表裏面を貫通する貫通孔（図示略）を所定位置にあらかじめ形成しておく。そして、銅張積層板の貫通孔の内面に対する無電解銅めっき及び電解銅めっきを行うことで、貫通孔内にスルーホール導体１０６を形成する。その後、スルーホール導体１０６の空洞部を絶縁樹脂材料（エポキシ樹脂）で穴埋めし、閉塞体１０７を形成する。   First, a copper clad laminate in which a copper foil is pasted on both sides of a substrate made of glass epoxy is prepared. And a drilling process is performed using a drill machine, and the through-hole (illustration omitted) which penetrates the front and back of a copper clad laminated board is previously formed in the predetermined position. And the through-hole conductor 106 is formed in a through-hole by performing the electroless copper plating and the electrolytic copper plating with respect to the inner surface of the through-hole of a copper clad laminated board. Thereafter, the cavity of the through-hole conductor 106 is filled with an insulating resin material (epoxy resin) to form a closing body 107.

さらに、無電解銅めっき及び電解銅めっきを行うことで、閉塞体１０７の露出部分を含む銅張積層板の表面に銅めっき層を形成した後、その銅めっき層及び銅箔を例えばサブトラクティブ法によってパターニングする。この結果、図１５に示されるように、導体層１２１及びスルーホール導体１０６が形成されたコア基板１０１を得る。   Furthermore, after performing electroless copper plating and electrolytic copper plating to form a copper plating layer on the surface of the copper-clad laminate including the exposed portion of the closure body 107, the copper plating layer and the copper foil are subjected to, for example, a subtractive method. To pattern. As a result, as shown in FIG. 15, the core substrate 101 on which the conductor layer 121 and the through-hole conductor 106 are formed is obtained.

そして、上記第１の実施の形態と同様のビルドアップ工程を行うことで、コア基板１０１のコア主面１０２の上に第１ビルドアップ層１１１を形成するとともに、コア基板１０１のコア裏面１０３の上にも第２ビルドアップ層１１２を形成する。この際、第１ビルドアップ層１１１の最外層となる樹脂絶縁層１３７の上面１４１に、各接続端子４１，４２となる製品めっき層６１を形成するとともにその製品めっき層６１の周囲にダミーめっき層６２を形成する（図１６参照）。また、第２ビルドアップ層１１２の最外層となる樹脂絶縁層１３８の下面１４２に、母基板接続端子４５となる製品めっき層６１を形成するとともにその製品めっき層６１の周囲にもダミーめっき層６２を形成する（図１６参照）。   Then, by performing the same build-up process as in the first embodiment, the first build-up layer 111 is formed on the core main surface 102 of the core substrate 101 and the core back surface 103 of the core substrate 101 is formed. A second buildup layer 112 is also formed thereon. At this time, a product plating layer 61 to be the connection terminals 41 and 42 is formed on the upper surface 141 of the resin insulating layer 137 to be the outermost layer of the first buildup layer 111 and a dummy plating layer is provided around the product plating layer 61. 62 is formed (see FIG. 16). In addition, a product plating layer 61 to be the mother board connection terminal 45 is formed on the lower surface 142 of the resin insulating layer 138 that is the outermost layer of the second buildup layer 112, and the dummy plating layer 62 is also provided around the product plating layer 61. (See FIG. 16).

ここで、樹脂絶縁層１３７の上面１４１に形成されるダミーめっき層６２には、模様７４に対応したメッシュ６３が形成されるとともに、各認識マーク７１〜７３に対応した抜きパターン６４〜６６（図９参照）が形成されている。また、樹脂絶縁層１３８の下面１４２上に形成されるダミーめっき層６２には、模様７４に対応したメッシュ６３が形成される。   Here, in the dummy plating layer 62 formed on the upper surface 141 of the resin insulating layer 137, a mesh 63 corresponding to the pattern 74 is formed, and the extraction patterns 64-66 corresponding to the respective recognition marks 71-73 (see FIG. 9) is formed. A mesh 63 corresponding to the pattern 74 is formed on the dummy plating layer 62 formed on the lower surface 142 of the resin insulating layer 138.

各めっき層６１，６２の形成後、第１ビルドアップ層１１１の最外層となる樹脂絶縁層１３７の樹脂表面に対してその上方から熱風６８を加える熱処理を行う（図１７参照）。この熱処理により、ダミーめっき層６２にメッシュ６３や抜きパターン６４〜６６が形成されて露出している樹脂絶縁層１３７の樹脂表面を変色させる。またこれと同時に、第２ビルドアップ層１１２の最外層となる樹脂絶縁層１３８の樹脂表面に対してその下方から熱風６８を加える熱処理を行う（図１８参照）。この熱処理により、ダミーめっき層６２にメッシュ６３が形成されて露出している樹脂絶縁層１３８の樹脂表面を変色させる。   After the formation of the plating layers 61 and 62, heat treatment is performed by applying hot air 68 from above the resin surface of the resin insulating layer 137 that is the outermost layer of the first buildup layer 111 (see FIG. 17). By this heat treatment, the resin surface of the resin insulating layer 137 exposed by forming the mesh 63 and the extraction patterns 64 to 66 on the dummy plating layer 62 is changed. At the same time, a heat treatment is applied to the resin surface of the resin insulating layer 138 that is the outermost layer of the second buildup layer 112 by applying hot air 68 from below (see FIG. 18). By this heat treatment, the resin surface of the resin insulating layer 138 exposed by forming the mesh 63 on the dummy plating layer 62 is discolored.

その後、第１ビルドアップ層１１１における樹脂絶縁層１３７の上面１４１にエッチングレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、製品めっき層６１の表面を覆うエッチングレジスト６９を形成する（図１９参照）。さらに、第２ビルドアップ層１１２における樹脂絶縁層１３８の下面１４２にエッチングレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、製品めっき層６１の表面を覆うエッチングレジスト６９を形成する（図１９参照）。   Thereafter, a dry film for forming an etching resist is laminated on the upper surface 141 of the resin insulating layer 137 in the first buildup layer 111, and the surface of the product plating layer 61 is covered by exposing and developing the dry film. An etching resist 69 is formed (see FIG. 19). Further, a dry film for forming an etching resist is laminated on the lower surface 142 of the resin insulating layer 138 in the second buildup layer 112, and the surface of the product plating layer 61 is covered by exposing and developing the dry film. An etching resist 69 is formed (see FIG. 19).

エッチングレジスト６９の形成後にエッチングを行うことで、各ビルドアップ層１１１，１１２の表面に露出しているダミーめっき層６２を除去し、その後、エッチングレジスト６９を除去する。このとき、ダミーめっき層６２の除去により、第１ビルドアップ層１１１の上面１４１には、変色していない樹脂絶縁層１３７の表面が露出するとともに、第２ビルドアップ層１１２の下面１４２にも、変色していない樹脂絶縁層１３８の表面が露出する。この結果、樹脂絶縁層１３７の樹脂表面には、ダミーめっき層６２のメッシュ６３や抜きパターン６４〜６６の形状に応じて色の濃淡の差が生じ、その濃淡の差によって認識マーク７１〜７３や網目状の模様７４が形成される。また、樹脂絶縁層１３８の樹脂表面には、ダミーめっき層６２のメッシュ６３の形状に応じて色の濃淡の差が生じ、その濃淡の差によって網目状の模様７４が形成される。   Etching is performed after the formation of the etching resist 69 to remove the dummy plating layer 62 exposed on the surfaces of the build-up layers 111 and 112, and then the etching resist 69 is removed. At this time, by removing the dummy plating layer 62, the surface of the resin insulating layer 137 that is not discolored is exposed on the upper surface 141 of the first buildup layer 111, and also on the lower surface 142 of the second buildup layer 112, The surface of the resin insulating layer 138 that is not discolored is exposed. As a result, on the resin surface of the resin insulating layer 137, a difference in color density occurs according to the shape of the mesh 63 of the dummy plating layer 62 and the extraction patterns 64-66, and the recognition marks 71-73 and A mesh-like pattern 74 is formed. In addition, on the resin surface of the resin insulating layer 138, a difference in color density occurs according to the shape of the mesh 63 of the dummy plating layer 62, and a mesh pattern 74 is formed by the difference in density.

その後、ＩＣチップ接続端子４１の表面、コンデンサ接続端子４２の表面、母基板接続端子４５の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施す。この結果、各接続端子４１，４２，４５の表面にめっき層４６，４８が形成される。以上の工程を経ることで図１５の多層配線基板１００を製造する。   Thereafter, electroless nickel plating and electroless gold plating are sequentially performed on the surface of the IC chip connection terminal 41, the surface of the capacitor connection terminal 42, and the surface of the mother board connection terminal 45. As a result, plating layers 46 and 48 are formed on the surfaces of the connection terminals 41, 42 and 45. The multilayer wiring board 100 of FIG. 15 is manufactured through the above steps.

従って、本実施の形態によれば、以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施の形態の多層配線基板１００では、ＩＣチップが搭載される第１ビルドアップ層１１１の上面１４１上に、樹脂表面の色の濃淡の差によって認識マーク７１〜７３が形成される。この場合、従来技術のように導体層や開口部を形成しなくても認識マーク７１〜７３を認識することができるので、多層配線基板１００の製造コストを抑えることができる。   (1) In the multilayer wiring board 100 of the present embodiment, the recognition marks 71 to 73 are formed on the upper surface 141 of the first buildup layer 111 on which the IC chip is mounted due to the difference in color of the resin surface. . In this case, since the recognition marks 71 to 73 can be recognized without forming a conductor layer or an opening as in the prior art, the manufacturing cost of the multilayer wiring board 100 can be suppressed.

（２）本実施の形態の多層配線基板１００では、第１ビルドアップ層１１１の上面１４１の上面１４１に加えて、第２ビルドアップ層１１２の下面１４２にも、樹脂表面の色の濃淡の差によって網目状の模様７４が形成されている。このようにすると、多層配線基板１００の意匠性を十分に高めることができる。   (2) In the multilayer wiring board 100 of the present embodiment, in addition to the upper surface 141 of the upper surface 141 of the first buildup layer 111, the difference in color density on the resin surface is also applied to the lower surface 142 of the second buildup layer 112. Thus, a mesh-like pattern 74 is formed. If it does in this way, the design property of the multilayer wiring board 100 can fully be improved.

なお、本発明の各実施の形態は以下のように変更してもよい。   In addition, you may change each embodiment of this invention as follows.

・上記各実施の形態では、樹脂絶縁層２７，１３７，１３８の表面において、各接続端子４１，４２，４５の形成領域を除くほぼ全面を覆うようにダミーめっき層６２を形成したが、これに限定されるものではない。例えば、認識マーク７１〜７３の形成領域のみにダミーめっき層６２を形成してもよい。但し、上記各実施の形態のように、面積の広いプレーン状のダミーめっき層６２を形成する場合、各接続端子４１，４２，４５となる製品めっき層６１の厚さバラツキを抑えることができる。またこの場合、ダミーめっき層６２にメッシュ６３を形成することによって、基板の表面全体に模様７４を形成することができる。なお、模様７４としては、網目状以外の模様であってもよく、例えば、円や多角形状の絵柄や花柄などが規則正しく配列した模様であってもよい。   In each of the above embodiments, the dummy plating layer 62 is formed on the surface of the resin insulation layers 27, 137, and 138 so as to cover almost the entire surface except the formation region of the connection terminals 41, 42, and 45. It is not limited. For example, the dummy plating layer 62 may be formed only in the formation region of the recognition marks 71 to 73. However, when the plain dummy plating layer 62 having a large area is formed as in each of the above-described embodiments, the thickness variation of the product plating layer 61 that becomes the connection terminals 41, 42, and 45 can be suppressed. In this case, the pattern 74 can be formed on the entire surface of the substrate by forming the mesh 63 on the dummy plating layer 62. The pattern 74 may be a pattern other than a mesh pattern, for example, a pattern in which circular or polygonal patterns or floral patterns are regularly arranged.

・上記各実施の形態では、多層配線基板１０，１００の上面３１，１４１の外縁部に、社名等を表す認識マーク７１や製造番号を表す認識マーク７２が形成されていたが、これら認識マーク７１，７２の形成位置は適宜変更することができる。例えば、製造番号を表す認識マーク７２をチップ搭載領域４３の近傍に形成してもよい。また、模様７４を形成しない場合には、樹脂絶縁層２７，１３７の露出した表面全体を使って社名等を表す認識マーク７１を形成してもよい。これら認識マーク７１，７２は、樹脂表面の色の濃淡の差によって形成される。このため、各接続端子４１，４２や位置決め用マーク７６の近傍に各認識マーク７１，７２を設けた場合でも、各接続端子４１，４２の接続や位置決め用マーク７６の検出等に、影響を及ぼすことはない。   In each of the above embodiments, the recognition mark 71 representing the company name and the recognition mark 72 representing the manufacturing number are formed on the outer edges of the upper surfaces 31 and 141 of the multilayer wiring boards 10 and 100. , 72 can be appropriately changed. For example, a recognition mark 72 representing a production number may be formed in the vicinity of the chip mounting area 43. When the pattern 74 is not formed, the recognition mark 71 indicating the company name or the like may be formed using the entire exposed surface of the resin insulating layers 27 and 137. These recognition marks 71 and 72 are formed by the difference in color density on the resin surface. For this reason, even when the recognition marks 71 and 72 are provided in the vicinity of the connection terminals 41 and 42 and the positioning mark 76, the connection of the connection terminals 41 and 42, the detection of the positioning mark 76, and the like are affected. There is nothing.

・上記第１の実施の形態の多層配線基板１０では、最外層となる樹脂絶縁層２７の表面に、樹脂表面と導体部７５表面との光反射率の差によって認識される位置決め用マーク７６を形成していたが、これに限定されるものではない。例えば、第２層の樹脂絶縁層２６の表面に導体部７５を設けるとともに、最外層の樹脂絶縁層２７に導体部７５の表面を露出させる開口部を設けて位置決め用マーク７６を形成してもよい。このようにしても、樹脂表面と導体部７５表面との光反射率の差によって位置決め用マーク７６を認識することができる。   In the multilayer wiring board 10 of the first embodiment, the positioning mark 76 recognized by the difference in light reflectance between the resin surface and the surface of the conductor portion 75 is provided on the surface of the resin insulating layer 27 that is the outermost layer. Although formed, it is not limited to this. For example, the conductor mark 75 may be provided on the surface of the second resin insulating layer 26 and the positioning mark 76 may be formed by providing an opening that exposes the surface of the conductor part 75 in the outermost resin insulating layer 27. Good. Even in this case, the positioning mark 76 can be recognized by the difference in the light reflectance between the resin surface and the surface of the conductor portion 75.

・上記各実施の形態において、多層配線基板１０，１００の上面３１，１４１には、ＩＣチップ接続端子４１及びコンデンサ接続端子４２がチップ部品接続端子として設けられていたが、コンデンサ接続端子４２を省略し、ＩＣチップ接続端子４１のみが形成されていてもよい。また、多層配線基板１０，１００の上面３１，１４１には、ＩＣチップ接続端子４１やコンデンサ接続端子４２以外に、チップインダクタなどのチップ部品を搭載するための他のチップ部品接続端子を設けてもよい。   In each of the above embodiments, the IC chip connection terminal 41 and the capacitor connection terminal 42 are provided as the chip component connection terminals on the upper surfaces 31 and 141 of the multilayer wiring boards 10 and 100, but the capacitor connection terminal 42 is omitted. However, only the IC chip connection terminal 41 may be formed. In addition to the IC chip connection terminal 41 and the capacitor connection terminal 42, other chip component connection terminals for mounting chip components such as chip inductors may be provided on the upper surfaces 31 and 141 of the multilayer wiring boards 10 and 100. Good.

・上記各実施の形態では、銅めっきにて製品めっき層６１及びダミーめっき層６２を形成したが、スズめっきやニッケルめっきなどの他のめっきにて製品めっき層６１及びダミーめっき層６２を形成してもよい。但し、製品めっき層６１及びダミーめっき層６２を銅めっきにて形成する場合、ＩＣチップ接続端子４１やコンデンサ接続端子４２の電気抵抗を低く抑えることができ、実用上好ましいものとなる。   In each of the above embodiments, the product plating layer 61 and the dummy plating layer 62 are formed by copper plating, but the product plating layer 61 and the dummy plating layer 62 are formed by other plating such as tin plating or nickel plating. May be. However, when the product plating layer 61 and the dummy plating layer 62 are formed by copper plating, the electrical resistance of the IC chip connection terminal 41 and the capacitor connection terminal 42 can be kept low, which is practically preferable.

次に、特許請求の範囲に記載された技術的思想のほかに、前述した各実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the respective embodiments described above are listed below.

（１）手段１において、前記認識マークは位置決め用マークであることを特徴とする多層配線基板。   (1) The multilayer wiring board according to claim 1, wherein the recognition mark is a positioning mark.

（２）手段２において、前記製品めっき層及び前記ダミーめっき層が銅めっきにて形成されることを特徴とする多層配線基板の製造方法。   (2) The method for manufacturing a multilayer wiring board according to means 2, wherein the product plating layer and the dummy plating layer are formed by copper plating.

（３）手段２において、前記認識マーク形成工程はアニーリングを兼ねることを特徴とする多層配線基板の製造方法。   (3) A method for manufacturing a multilayer wiring board according to means 2, wherein the recognition mark forming step also serves as annealing.

（４）手段２において、前記認識マーク形成工程における熱処理は、露出した樹脂絶縁層の表面に熱風を当てる処理であることを特徴とする多層配線基板の製造方法。   (4) In the method 2, the heat treatment in the recognition mark forming step is a process of applying hot air to the exposed surface of the resin insulation layer.

（５）手段２において、前記樹脂絶縁層は、熱硬化性樹脂を主体とするビルドアップ材を用いて形成されることを特徴とする多層配線基板の製造方法。   (5) The method of manufacturing a multilayer wiring board according to means 2, wherein the resin insulation layer is formed using a build-up material mainly composed of a thermosetting resin.

（６）手段１に記載の多層配線基板を製造する方法であって、支持基材上に金属箔を介して前記複数の樹脂絶縁層及び複数の導体層を積層する積層工程と、前記基板主面側にて露出する最外層の樹脂絶縁層の表面に、前記複数のチップ部品接続端子を構成する製品めっき層を形成するとともに、前記認識マークに対応した形状を有するダミーめっき層を形成するめっき層形成工程と、前記最外層の樹脂絶縁層を熱処理することで、該最外層の樹脂絶縁層の表面を変色させるとともにアニーリングを行う認識マーク形成工程と、前記基板主面側にて、前記製品めっき層を覆うようにエッチングレジストを形成するレジスト形成工程と、前記金属箔の界面にて前記支持基材を分離して前記基板裏面側に前記金属箔を露出させる基材分離工程と、前記基板主面側にて露出している前記ダミーめっき層をエッチングにより除去するのと同時に、前記基板裏面側にて露出している前記金属箔をエッチングにより除去する除去工程とを含むことを特徴とする多層配線基板の製造方法。   (6) A method for producing a multilayer wiring board according to means 1, wherein a laminating step of laminating the plurality of resin insulating layers and a plurality of conductor layers on a supporting base material via a metal foil; Plating for forming a product plating layer constituting the plurality of chip component connection terminals and forming a dummy plating layer having a shape corresponding to the recognition mark on the surface of the outermost resin insulation layer exposed on the surface side A layer forming step, a heat treatment of the outermost resin insulation layer to discolor the surface of the outermost resin insulation layer and annealing, and a product on the substrate main surface side. A resist forming step of forming an etching resist so as to cover the plating layer, a base material separating step of separating the supporting base material at the interface of the metal foil and exposing the metal foil on the back side of the substrate, And removing the dummy plating layer exposed on the substrate main surface side by etching, and simultaneously removing the metal foil exposed on the substrate back surface side by etching. A method for manufacturing a multilayer wiring board.

１０，１００…多層配線基板
２０〜２７，１３３〜１３８…樹脂絶縁層
２８，１２２…導体層
３１，１４１…基板主面としての上面
３２，１４２…基板裏面としての下面
４１…チップ部品接続端子としてのＩＣチップ接続端子
４２…チップ部品接続端子としてのコンデンサ接続端子
６１…製品めっき層
６２…ダミーめっき層
６９…エッチングレジスト
７１〜７３…認識パターン
７４…模様
７５…導体部
７６…位置決め用マーク DESCRIPTION OF SYMBOLS 10,100 ... Multilayer wiring board 20-27, 133-138 ... Resin insulation layer 28, 122 ... Conductor layer 31,141 ... Upper surface as a substrate main surface 32, 142 ... Lower surface as a substrate back surface 41 ... As a chip component connection terminal IC chip connection terminal 42 ... Capacitor connection terminal as a chip component connection terminal 61 ... Product plating layer 62 ... Dummy plating layer 69 ... Etching resist 71-73 ... Recognition pattern 74 ... Pattern 75 ... Conductor part 76 ... Mark for positioning

Claims (4)

基板主面及び基板裏面を有し、複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品を接続可能な複数のチップ部品接続端子が前記基板主面上に配設された多層配線基板であって、
前記基板主面側にて露出する最外層の樹脂絶縁層が、樹脂表面の色の濃淡の差によって形成された認識マークを備えていることを特徴とする多層配線基板。 The substrate has a main surface and a back surface, and has a structure in which a plurality of resin insulation layers and a plurality of conductor layers are laminated. A multilayer wiring board provided,
The multilayer wiring board, wherein the outermost resin insulating layer exposed on the main surface side of the substrate is provided with a recognition mark formed by a difference in color density on the resin surface. 前記基板主面側の外縁部において導体部を露出させてなり、前記最外層の樹脂絶縁層の樹脂表面と前記導体部表面との光反射率の差によって認識される位置決め用マークをさらに備えていることを特徴とする請求項１に記載の多層配線基板。   A conductor mark is exposed at an outer edge portion on the substrate main surface side, and further includes a positioning mark that is recognized by a difference in light reflectance between the resin surface of the outermost resin insulation layer and the conductor portion surface. The multilayer wiring board according to claim 1, wherein: 前記基板主面側にて露出する最外層の樹脂絶縁層において、樹脂表面の色の濃淡の差によって形成され、所定パターンの絵柄が規則正しく配列した模様をさらに備えていることを特徴とする請求項１または２に記載の多層配線基板。   The outermost resin insulation layer exposed on the substrate main surface side is further formed with a pattern in which predetermined patterns are regularly arranged and formed by a difference in color density on the resin surface. 3. The multilayer wiring board according to 1 or 2. 請求項１に記載の多層配線基板を製造する方法であって、
前記基板主面側にて露出する最外層の樹脂絶縁層の表面に、前記複数のチップ部品接続端子となる製品めっき層を形成するとともに、前記認識マークに対応した形状を有するダミーめっき層を形成するめっき層形成工程と、
前記最外層の樹脂絶縁層を熱処理することで、該最外層の樹脂絶縁層の表面を変色させる認識マーク形成工程と、
前記基板主面側にて前記製品めっき層を覆うようにエッチングレジストを形成した後、前記ダミーめっき層をエッチングにより除去するダミーめっき層除去工程と
を含むことを特徴とする多層配線基板の製造方法。 A method of manufacturing the multilayer wiring board according to claim 1,
On the surface of the outermost resin insulation layer exposed on the substrate main surface side, a product plating layer to be the plurality of chip component connection terminals is formed, and a dummy plating layer having a shape corresponding to the recognition mark is formed A plating layer forming step,
A recognition mark forming step of changing the surface of the outermost resin insulation layer by heat-treating the outermost resin insulation layer;
And a dummy plating layer removing step of removing the dummy plating layer by etching after forming an etching resist so as to cover the product plating layer on the substrate main surface side. .
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