JP2012204587A - 半導体装置、半導体装置用基板および該基板の製造方法 - Google Patents
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Abstract
【解決手段】本発明は、上記目的を達成するため、埋め込み配線を有する半導体装置用基板であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板を提供する。また、本発明は、上記半導体装置用基板を用いたことを特徴とする半導体装置を提供する。
【選択図】図3
Description
前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した間欠電解めっきを行う第1めっき工程と、前記第1めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した直流電解めっきを前記第1めっき工程よりも小さい電流密度で行う第2めっき工程と、前記第2めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする半導体装置用基板の製造方法を提供する。
(i)前記開口面を含む層に前記開口幅または前記開口径の1/3以上の大きさを有する結晶粒が存在しない。言い換えると、開口面を含む層は、最も大きい結晶粒の大きさが開口幅または開口径の1/3未満である。最も大きい結晶粒の大きさが開口幅または開口径の1/4未満であることがより好ましい。開口面を含む層中に開口幅または開口径の1/3以上の大きさを有する結晶粒が存在すると、CMPによる基板表面研磨工程でブリスター不良の要因となる。なお、「結晶粒の大きさ」と称する場合は、結晶粒の最大長さと定義する。
(ii)開口面を含む層の平均結晶粒径は、開口幅または開口径の少なくとも1/5以下が好ましく、0.5μm以下であることがより好ましい。埋め込み配線の開口面において、開口幅方向または開口径方向に少なくとも5個以上の結晶粒が存在しないと、ブリスター不良の要因となり易いからである。さらに、平均結晶粒径が0.5μm以下であれば、たとえ粒界剥離による結晶粒脱離が生じた場合でも、その影響を最小限に抑えられるからである。
(iii)前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下である。言い換えると、基板表面研磨工程の後、開口面を含む層には、粒径の小さい結晶粒が少なくとも1粒子層分残っていることが好ましい。これは、基板表面研磨工程の加工精度に余裕を持たせるためである。一方、開口面を含む層の平均厚さが開口幅または開口径を超えると、電気抵抗率低減の効果が小さくなる。
(iv)前記開口面を含む層の平均厚さが前記埋め込み配線の開口幅以下または開口径以下となるように、前記第1めっき工程のめっき時間と前記第2めっき工程のめっき時間とを制御する。
(v)前記アニール工程の後に前記基板の表面と前記埋め込み配線の開口面とを平滑化するための表面研磨工程を更に有する。
はじめに、開口径が約10μmで深さが約70μm(すなわち、アスペクト比が約7)のブラインドビアホールを有するシリコンウェハ(8インチ径)を用意した。次に、該ウェハ表面およびブラインドビアホールの内表面にシード層となる銅薄膜をスパッタリングにより形成し、被めっき材となるカソードを準備した。
図1に示した高速液流式めっき装置を用い、被めっき材(カソード1)に対して流速条件や電解条件が異なるめっきを行った。めっき液としては、硫酸銅5水塩(CuSO4・5H2O)200 g/L、硫酸(H2SO4)50 g/L、塩素イオン(Cl-)50 ppmの基本水溶液に、市販の添加剤(上村工業株式会社製、エピタス(登録商標)EWF-S、アクセラレーター2.5 mL/L、サプレッサー10 mL/L、レベラー4 mL/L)を添加しためっき液を用い、全ての供試材(供試材1〜7)に対して統一した。電解条件の一覧を表1に示す。
作製した供試材をそれぞれ適当な大きさに切断し、埋め込まれたビア開口面が露出するようにCMPによる表面研磨試験を実施した。このとき、ビア開口面(ビア端部)でブリスター不良(部分的剥離)が発生するか否かを調査した。
表面研磨試験の結果、供試材5〜7においてはブリスター不良が発生せず、基板表面とビア開口面とが1つの平滑面を構成していた。一方、供試材1〜4においてはブリスター不良が散見された。そこで、該不良の要因を調査するために結晶粒粗大化の様子を詳細に観察した。なお、いずれの供試材においても、ビア内部に空隙などの欠陥は無く、中実に埋め込まれていることが確認された。
(1)本発明に係る半導体装置用基板(供試材5〜7)は、従来の半導体装置用基板(供試材1〜3)と同様に、めっき液流速が高いほど総めっき時間が短くなる(すなわち、めっき成長速度が高くなる)ことが確認された。
(2)第1めっき工程における電流密度や通電/休止時間比を最適化することで、従来よりも総めっき時間を更に短縮することができた(供試材7)。総めっき時間の短縮は、製造コストの低減につながる。
(3)高速めっき液流を利用し2段めっきプロセス(第1めっき工程、第2めっき工程)を適用することにより、ビア開口面を含む層におけるアニール処理時の結晶粒粗大化を抑制することができた(供試材5〜7)。
(4)従来の遅いめっき液流で2段めっきプロセスを適用しても、ビア開口面を含む層におけるアニール処理時の結晶粒粗大化を抑制することができなかった(供試材4)。
(5)上記(3),(4)の結果から、めっき液流としては3 m/s以上の流速が必要と考えられた。
(6)適切なアニール処理によりビア全体として(特にビア内部で)結晶粒の粗大化を従来よりも進行させられることが確認された(供試材5〜7)。結晶粒の粗大化は、電気抵抗率の低減につながる。
(7)ビア中の結晶粒径分布においてビア開口面を含む層の平均結晶粒径がビア内部の層の平均結晶粒径よりも小さい半導体装置用基板は、基板表面研磨工程時のブリスター不良を防止できることが確認された(供試材5〜7)。
5…めっき電源、6…陰極線、7…陽極線、
8…微弱電流用電源、9…微弱電流電源陰極線、10…微弱電流電源陽極線、
11…めっき液リザーブタンク、12…高速液流ポンプ、
13…めっき液吐出口、14…めっき液排出口。
Claims (9)
- 基板中に埋め込み配線を有する半導体装置であって、
前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、
前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記開口面を含む層に前記開口幅または前記開口径の1/3以上の大きさを有する結晶粒が存在しないことを特徴とする半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下であることを特徴とする半導体装置。 - 埋め込み配線を有する半導体装置用基板であって、
前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、
前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板。 - 請求項4に記載の半導体装置用基板において、
前記開口面を含む層に前記開口幅または前記開口径の1/3以上の粒径を有する結晶粒が存在しないことを特徴とする半導体装置用基板。 - 請求項4または請求項5に記載の半導体装置用基板において、
前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下であることを特徴とする半導体装置用基板。 - 埋め込み配線を有する半導体装置用基板であり、前記埋め込み配線は、金属多結晶体からなって平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さくなっている半導体装置用基板の製造方法であって、
前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した間欠電解めっきを行う第1めっき工程と、
前記第1めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3 m/s以上であるめっき液流を利用した直流電解めっきを前記第1めっき工程よりも小さい電流密度で行う第2めっき工程と、
前記第2めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする半導体装置用基板の製造方法。 - 請求項7に記載の半導体装置用基板の製造方法において、
前記開口面を含む層の平均厚さが前記埋め込み配線の開口幅以下または開口径以下となるように、前記第1めっき工程のめっき時間と前記第2めっき工程のめっき時間とを制御することを特徴とする半導体装置用基板の製造方法。 - 請求項7または請求項8に記載の半導体装置用基板の製造方法において、
前記アニール工程の後に前記基板の表面と前記埋め込み配線の開口面とを平滑化するための表面研磨工程を更に有することを特徴とする半導体装置用基板の製造方法。
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JPN7014002995; 門田裕行,菅野龍一,伊藤雅彦,大貫仁: '三次元実装用貫通電極の高速めっき技術' エレクトロニクス実装学会誌 Vol.13 No3, 20101225, pp.213-219, エレクトロニクス実装学会 * |
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