JP2012195348A - 半導体素子およびその駆動方法 - Google Patents
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Abstract
【解決手段】チャネル層8と障壁層10が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲート12と、前記ゲートの両側に設けられた第1および第2のソースドレイン端子14a,14bと、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレート16aと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレート16bとを有すること。
【選択図】図1
Description
(1)構造
図1は、本実施の形態の半導体素子2の断面図である。図2は、半導体素子2の等価回路である。
図3は、半導体素子2の動作を説明する回路図の一例である。図3に示す半導体素子2は等価回路である。また、図3には、第1のソースドレイン端子14aに接続される回路の等価回路30a(以下、第1の回路と呼ぶ)と、第2のソースドレイン端子14bに接続される回路の等価回路30b(以下、第2の回路と呼ぶ)が示されている。第1の回路30aおよび第2の回路30bは、半導体素子2の動作を説明するため単純化されている。
図6は、パワーMOSFET34の断面図の一例である。図7は、パワーMOSFET34を用いた、双方向で電流の流れを制御するスイッチング回路の回路図である。
図8は、GaN−FP―HEMT52の断面図である。図9は、GaN−FP―HEMT52の等価回路である。
図10は、半導体素子2の変形例を示す等価回路である。変形例2aの断面図は、図1に示す半導体素子2の断面図と略同じである。従って、半導体素子2と共通する部分については説明を省略する。
図12は、本実施の形態の半導体素子2cの等価回路である。半導体素子2cの断面図は、図1に示す実施の形態1の半導体素子2の断面図と略同じである。従って、実施の形態1の半導体素子2と共通する部分については、説明を省略する。
チャネル層と障壁層が積層された半導体へテロ接合と、
前記半導体へテロ接合の上方に設けられたゲートと、
前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、
前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、
前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートとを有することを
特徴とする半導体素子。
付記1に記載の半導体素子において、
前記第1のフィールドプレートは、前記第2のソースドレイン端子に接続され、
前記第2のフィールドプレートは、前記第1のソースドレイン端子に接続される
ことを特徴とする半導体素子。
付記1又は2に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。
付記1乃至3のいずれか1項に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。
付記1乃至4のいずれか1項に記載の半導体素子において、
前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合に、前記第1のソースドレイン端子から前記第2のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第1の動作モードと、
前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合に、前記第2のソースドレイン端子から前記第1のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第2の動作モードとを有することを
特徴とする半導体素子。
付記1乃至5のいずれか1項に記載の半導体素子において、
前記第1のフィールドプレートに対応するトランジスタの閾値および前記第2のフィールドプレートに対応するトランジスタの閾値は、負電圧であることを
特徴とする半導体素子。
付記1乃至6のいずれか1項に記載の半導体素子において、
前記チャネル層は、AlGaN層であり、
前記障壁層は、GaNであることを
特徴とする半導体素子。
半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートを有する半導体素子の駆動方法であって、
前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合には、前記第2のソースドレイン端子の電位に前記半導体素子の閾値を加えた第1の閾値電位に基づいて前記半導体素子を駆動する第1の駆動モードと、
前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合には、前記第1のソースドレイン端子の電位に前記半導体素子の閾値を加えた第2の閾値電位に基づいて前記半導体素子を駆動する第2の駆動モードを有することを
特徴とする半導体素子の駆動方法。
付記8に記載の半導体素子の駆動方法において、
前記第1の駆動モードでは、前記半導体素子の導通時における前記第1の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第1の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせ、
前記第2の駆動モードでは、前記半導体素子の導通時における前記第2の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第2の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせることを
特徴とする半導体素子の駆動方法。
付記1に記載の半導体素子において、
前記第1のフィールドプレートは、前記ゲートに接続され、
前記第2のフィールドプレートは、前記ゲートに接続されていることを、
特徴とする半導体素子。
付記10に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。
付記10又は11に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。
付記10乃至12のいずれか1項に記載の半導体素子において、
前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合に、前記第1のソースドレイン端子から前記第2のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第1の動作モードと、
前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合に、前記第2のソースドレイン端子から前記第1のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第2の動作モードとを有することを
特徴とする半導体素子。
付記10乃至13のいずれか1項に記載の半導体素子において、
前記第1のフィールドプレートに対応するトランジスタの閾値および前記第2のフィールドプレートに対応するトランジスタの閾値は、負電圧であることを
特徴とする半導体素子。
付記10乃至13のいずれか1項に記載の半導体素子において、
前記チャネル層は、AlGaN層であり、
前記障壁層は、GaNであることを
特徴とする半導体素子。
4・・・基板
6・・・半導体へテロ接合
8・・・チャネル層
10・・・障壁層
12・・・ゲート
14a・・・第1のソースドレイン端子
14b・・・第2のソースドレイン端子
16a・・・第1のフィールプレート
16b・・・第2のフィールプレート
Claims (10)
- チャネル層と障壁層が積層された半導体へテロ接合と、
前記半導体へテロ接合の上方に設けられたゲートと、
前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、
前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、
前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートとを有することを
特徴とする半導体素子。 - 請求項1に記載の半導体素子において、
前記第1のフィールドプレートは、前記第2のソースドレイン端子に接続され、
前記第2のフィールドプレートは、前記第1のソースドレイン端子に接続される
ことを特徴とする半導体素子。 - 請求項1又は2に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。 - 請求項1乃至3のいずれか1項に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。 - 請求項1乃至4のいずれか1項に記載の半導体素子において、
前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合に、前記第1のソースドレイン端子から前記第2のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第1の動作モードと、
前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合に、前記第2のソースドレイン端子から前記第1のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第2の動作モードとを有することを
特徴とする半導体素子。 - 半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第1および第2のソースドレイン端子と、前記第1のソースドレイン端子と前記ゲートの間に設けられた第1のフィールプレートと、前記第2のソースドレイン端子と前記ゲートの間に設けられた第2のフィールドプレートを有する半導体素子の駆動方法であって、
前記第1のソースドレイン端子の電位が前記第2のソースドレイン端子の電位より高い場合には、前記第2のソースドレイン端子の電位に前記半導体素子の閾値を加えた第1の閾値電位に基づいて前記半導体素子を駆動する第1の駆動モードと、
前記第2のソースドレイン端子の電位が前記第1のソースドレイン端子の電位より高い場合には、前記第1のソースドレイン端子の電位に前記半導体素子の閾値を加えた第2の閾値電位に基づいて前記半導体素子を駆動する第2の駆動モードを有することを
特徴とする半導体素子の駆動方法。 - 請求項6に記載の半導体素子の駆動方法において、
前記第1の駆動モードでは、前記半導体素子の導通時における前記第1の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第1の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせ、
前記第2の駆動モードでは、前記半導体素子の導通時における前記第2の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第2の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせることを
特徴とする半導体素子の駆動方法。 - 請求項1に記載の半導体素子において、
前記第1のフィールドプレートは、前記ゲートに接続され、
前記第2のフィールドプレートは、前記ゲートに接続されていることを、
特徴とする半導体素子。 - 請求項8に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。 - 請求項8又は9に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第1および前記第2のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。
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JP2012199548A (ja) * | 2011-03-21 | 2012-10-18 | Internatl Rectifier Corp | ターンオン防止付き複合半導体デバイス |
WO2013027722A1 (ja) * | 2011-08-22 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US11362653B2 (en) | 2020-01-09 | 2022-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007073815A (ja) * | 2005-09-08 | 2007-03-22 | Toshiba Corp | 半導体装置 |
WO2010120423A2 (en) * | 2009-04-14 | 2010-10-21 | Triquint Semiconductor, Inc. | Field effect transistor having a plurality of field plates |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007073815A (ja) * | 2005-09-08 | 2007-03-22 | Toshiba Corp | 半導体装置 |
WO2010120423A2 (en) * | 2009-04-14 | 2010-10-21 | Triquint Semiconductor, Inc. | Field effect transistor having a plurality of field plates |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012199548A (ja) * | 2011-03-21 | 2012-10-18 | Internatl Rectifier Corp | ターンオン防止付き複合半導体デバイス |
WO2013027722A1 (ja) * | 2011-08-22 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9780738B2 (en) | 2011-08-22 | 2017-10-03 | Renesas Electronics Corporation | Semiconductor device |
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