JP2012186771A - Decoder circuit and node - Google Patents
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Abstract
Description
本発明は、2値符号で符号化されたシリアル信号の受信波形を復号する復号回路、およびその復号回路を用いて構成されたノードに関する。 The present invention relates to a decoding circuit for decoding a received waveform of a serial signal encoded with a binary code, and a node configured using the decoding circuit.
従来、車両に搭載された複数のノード間の通信を実現する車載LANのプロトコルとして、CAN(Controller Area Network )が標準化されている(ISO11898−1)。 Conventionally, CAN (Controller Area Network) has been standardized as an in-vehicle LAN protocol for realizing communication between a plurality of nodes mounted on a vehicle (ISO11898-1).
CANでは、通信路上の伝送符号として2値符号が用いられており、その2値符号の信号レベルとして、ドミナントとレセッシブとが定義されている。そして、いずれか一つのノードでもドミナントの信号を出力した場合には、通信路上の信号レベルはドミナントとなるようにされている。 In CAN, a binary code is used as a transmission code on a communication path, and dominant and recessive are defined as signal levels of the binary code. When any one node outputs a dominant signal, the signal level on the communication path is set to be dominant.
また、通信路を介して受信した信号からクロック誤差補正を可能とするために、同一の信号レベルが5ビット継続すると、反転した信号レベルを有するスタッフビットを挿入することも規定されている。 In addition, in order to enable clock error correction from a signal received via a communication path, it is also defined that a stuff bit having an inverted signal level is inserted when the same signal level continues for 5 bits.
更に、CANでは、スリープ/ウェイクアップ機能を有する物理層も定義(ISO11898−5)されている。具体的には、省電力のために通信機能を停止させる動作モードであるスリープモードにあるノードは、通信路上でドミナントを検出するとウェイクアップして、通信機能を利用可能な動作モードである通常モードに遷移するように規定されている。 Furthermore, in CAN, a physical layer having a sleep / wake-up function is also defined (ISO11898-5). Specifically, a node in the sleep mode, which is an operation mode for stopping the communication function for power saving, wakes up when detecting a dominant on the communication path, and is a normal mode in which the communication function can be used. It is specified to transition to.
このようなウェイクアップ/スリープ機能を有する通信システムでは、スリープモードにあるノード(以下、休止ノードという)がある場合に、休止ノードをスリープ状態にしたまま、通常時の動作モードである通常モードにあるノード(以下、起動ノードという)同士でだけで通信を行ったり、必要なノードだけを選択的にウェイクアップしたりするという使い方をすることができないという問題があった。 In a communication system having such a wake-up / sleep function, when there is a node in the sleep mode (hereinafter referred to as a dormant node), the normal mode that is the normal operation mode is set while the dormant node is in the sleep state. There has been a problem that it is not possible to communicate between only certain nodes (hereinafter referred to as startup nodes) or to selectively wake up only necessary nodes.
即ち、通信を行うということは、通信路上にドミナントが現れることを意味するため、起動ノード同士が通信を行うと、全ての休止ノードが起動してしまうからである。
これに対して、休止ノードのトランシーバにバスを監視させ、バスがアイドル状態ではないことをトランシーバが検出すると、受信したフレームを解析するプロトコルコントローラを限定的に起動(電源供給を再開)し、受信したフレームが自ノードをウェイクアップさせるためのフレームであるとプロトコルコントローラが判断した場合に、ECU全体を起動(ウェイクアップ)する技術が記載されている(例えば、特許文献1参照)。
That is, performing communication means that a dominant appears on the communication path, and therefore, if the activation nodes communicate with each other, all the dormant nodes are activated.
On the other hand, when the transceiver detects that the bus is not in an idle state, the protocol controller that analyzes the received frame is activated (resumption of power supply) and received when the transceiver of the dormant node monitors the bus. A technique is described that activates (wakes up) the entire ECU when the protocol controller determines that the completed frame is a frame for waking up its own node (see, for example, Patent Document 1).
ところで、プロトコルコントローラでは、受信信号の波形を復号することによって、フレームを構成する各ビットを個別に識別しなければならないため、通常、その復号動作のためには、高精度なクロック源からクロックの供給を受けることが必要となる。つまり、プロトコルコントローラを起動するには、高精度なクロック源も同時に起動しなければならない。 By the way, since the protocol controller must individually identify each bit constituting the frame by decoding the waveform of the received signal, usually, for the decoding operation, the clock signal from a high-accuracy clock source is used. It is necessary to receive supply. That is, in order to start the protocol controller, a high-accuracy clock source must be started at the same time.
そして、起動ノードと休止ノードとが混在する状況において、起動ノード間の通信(即ち、バスの非アイドル状態)が継続していると、その間、休止ノードでは、プロトコルコントローラや高精度なクロック源が動作し続けることになり、休止ノードである(ECUとしては機能していない)にも関わらず、無視できない電力を消費し続けてしまうことになるという問題があった。 In a situation where the start node and the dormant node coexist, if the communication between the start nodes (that is, the non-idle state of the bus) continues, during that time, the dormant node has a protocol controller and a high-accuracy clock source. There has been a problem that power that cannot be ignored continues to be consumed despite being a dormant node (not functioning as an ECU).
本発明は、上記問題点を解決するために、2値符号で符号化されたシリアルデータを、クロック信号を用いることなく復号する復号回路およびその復号回路を用いて構成されたノードを提供することを目的とする。 In order to solve the above problems, the present invention provides a decoding circuit that decodes serial data encoded by a binary code without using a clock signal, and a node configured using the decoding circuit. With the goal.
上記目的を達成するためになされた発明である請求項1に記載の復号回路は、予め設定された単位時間を単位として信号レベルが変化する2値符号を用い、同一信号レベルがN(Nは3以上の整数)単位以上連続することがないように符号化されたシリアル信号を復号の対象とする。
The decoding circuit according to
そして、本発明の復号回路では、エッジ検出回路がシリアル信号のエッジを検出し、計時信号発生回路が、エッジ検出回路にてエッジが検出される毎に値がリセットされ、且つ時間の経過と共に値が増大する計時信号を発生させる。 In the decoding circuit according to the present invention, the edge detection circuit detects the edge of the serial signal, and the time signal generation circuit resets the value every time the edge detection circuit detects the edge, and the value with time elapses. Generates a time signal that increases.
また、判定回路が、計時信号発生回路が発生させた計時信号を、予め設定された一または複数の判定閾値と比較することにより、エッジ検出回路にて検出されるエッジの間隔が単位時間の何倍に相当するかを判定し、レベル取得回路が、判定回路での判定対象となったエッジ間隔に対応するシリアル信号の信号レベルを取得する。 In addition, the determination circuit compares the time signal generated by the time signal generation circuit with one or a plurality of predetermined determination threshold values, so that the interval between the edges detected by the edge detection circuit is equal to the unit time. The level acquisition circuit determines the signal level of the serial signal corresponding to the edge interval determined by the determination circuit.
すると、ビット変換回路が、判定回路によりエッジの間隔が単位時間のN倍以上であると判定された状態を待機状態として、該待機状態の検出後に、エッジ検出回路にてエッジが検出されると、再び前記待機状態が検出されるまでの間、エッジ検出回路にてエッジが検出される毎に、レベル取得回路にて取得された信号レベルを有するビットデータを、判定回路で判定された倍数個だけ生成する。 Then, when the bit conversion circuit sets a state in which the edge interval is determined to be N times or more of the unit time by the determination circuit as a standby state, and an edge is detected by the edge detection circuit after the standby state is detected. Until the standby state is detected again, every time an edge is detected by the edge detection circuit, multiple bit data having the signal level acquired by the level acquisition circuit is determined by the determination circuit. Only generate.
そして、このビット変換回路によって、非待機状態の間に生成されたデータ列を復号データとして出力する。
このように構成された本発明の復号回路では、エッジ間隔が単位時間の何倍、即ち何ビット分の長さに相当するかを、計時信号を用いて判定することにより、プロトコルコントローラを起動することなく2値符号で符号化されたシリアルデータを復号している。
The bit conversion circuit outputs the data string generated during the non-standby state as decoded data.
In the decoding circuit of the present invention configured as described above, the protocol controller is activated by determining, using a time signal, how many times the edge interval corresponds to the unit time, that is, how many bits the length corresponds to. Without decoding, the serial data encoded by the binary code is decoded.
従って、本発明の復号回路によれば、シリアル信号の各ビットに同期した精度のよいクロック信号を用いることなく復号することができるため、消費電力を低減することができる。その結果、例えば、休止ノードが起動フレームを検出するために動作させる復号回路として、好適に用いることができる。 Therefore, according to the decoding circuit of the present invention, decoding can be performed without using an accurate clock signal synchronized with each bit of the serial signal, so that power consumption can be reduced. As a result, for example, it can be suitably used as a decoding circuit that is operated by a dormant node to detect a startup frame.
なお、2値符号がNRZ符号である場合、単位時間は、その符号の1ビット幅の長さと一致し、2値符号がビットの途中で信号レベルが変化するRZ符号である場合、単位時間は、その符号の1ビット幅の半分の長さと一致するように設定すればよい。 When the binary code is an NRZ code, the unit time is the same as the length of the 1-bit width of the code, and when the binary code is an RZ code whose signal level changes in the middle of the bit, the unit time is , It may be set so as to coincide with the half length of 1-bit width of the code.
ところで、判定回路は、例えば、請求項2に記載のように、判定閾値生成回路が、単位時間のk(2≦k≦N,kは整数)倍に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさにそれぞれ設定されたN−1個の判定閾値を生成し、比較回路が、判定閾値生成回路にて生成された各判定閾値と、計時信号の信号レベルとを大小比較するように構成されていてもよい。 By the way, the determination circuit, for example, when the determination threshold generation circuit continues the edge interval for a period corresponding to k (2 ≦ k ≦ N, k is an integer) times the unit time. N-1 determination threshold values respectively set to the magnitudes of the signal levels of the time measurement signals are generated, and the comparison circuit determines each determination threshold value generated by the determination threshold value generation circuit and the signal level of the time measurement signal. You may be comprised so that a size may be compared.
この場合、単位時間のk倍に相当する判定閾値をkビット判定閾値として、計時信号の信号レベルがkビット判定閾値より大きく、k+1ビット判定閾値より小さい場合に、判定対象となったエッジ間隔は、単位時間のk倍であると判定すればよい。 In this case, the determination threshold corresponding to k times the unit time is set as a k-bit determination threshold, and when the signal level of the timing signal is larger than the k-bit determination threshold and smaller than the k + 1-bit determination threshold, the edge interval to be determined is What is necessary is just to determine that it is k times the unit time.
更に、この場合、比較回路は、請求項3に記載のように、計時信号の信号レベルを、前記判定閾値生成回路で生成されるN−1個の判定閾値と個別に大小比較するN−1個の比較器によって構成されていてもよいし、請求項4に記載のように、判定閾値生成回路にて生成されたN−1個の判定閾値のいずれか一つを選択して出力する選択回路と、選択回路の出力と計時信号の信号レベルとを大小比較する単一の比較器とによって構成されていてもよい。
Further, in this case, as described in
前者(請求項3)の場合、判定閾値毎の比較結果を同時に得られるため、後段の処理を簡略化することができ、後者(請求項4)の場合、比較器の数を削減できるため、回路を簡略化でき安価に構成することができる。 In the case of the former (Claim 3), since the comparison result for each determination threshold value can be obtained at the same time, the subsequent processing can be simplified. In the case of the latter (Claim 4), the number of comparators can be reduced. The circuit can be simplified and can be configured at low cost.
また、判定回路は、請求項5に記載のように、判定閾値生成回路が、単位時間に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさに設定された判定閾値を発生させ、比較回路が、判定閾値生成回路にて生成された判定閾値と計時信号の信号レベルとを大小比較し、カウンタが、計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントするように構成されていてもよい。
In addition, as described in
但し、計時信号発生回路は、比較回路により、計時信号の信号レベルが判定閾値より大きいと判定されると計時信号の値がリセットされ、また、カウンタは、エッジ検出回路にてエッジが検出される毎にカウント値がリセットされ、そのリセットされる前のカウント値を判定結果の倍数として出力する。 However, the time signal generation circuit resets the value of the time signal when the comparison circuit determines that the signal level of the time signal is greater than the determination threshold, and the counter detects an edge by the edge detection circuit. Each time the count value is reset, the count value before the reset is output as a multiple of the determination result.
この場合、単位時間に相当する期間が経過する毎にカウンタによるカウント動作が実行され、そのカウント値は、エッジが検出される毎にリセットされることになる。
また、判定回路は、請求項6に記載のように、判定閾値生成回路が、単位時間のk(1≦k≦N)倍に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさにそれぞれ設定されたN個の判定閾値を生成し、選択回路が、判定閾値生成回路にて生成されたN個の判定閾値のうち、いずれか一つを選択して出力し、単一の比較器が、選択回路の出力と計時信号の信号レベルとを大小比較し、カウンタが、計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントするように構成されていてもよい。
In this case, every time a period corresponding to a unit time elapses, a count operation by a counter is executed, and the count value is reset every time an edge is detected.
In addition, as described in
但し、選択回路は、比較器にて選択回路の出力より計時信号の信号レベルの方が大きいと判定される毎に、値の小さい方から順に判定閾値を選択するように設定を切り替えると共に、エッジ検出回路にてエッジが検出される毎に選択の設定をリセットする。また、カウンタは、エッジ検出回路にてエッジが検出される毎にカウント値がリセットされ、そのリセットされる前のカウンタのカウント値を、判定結果の倍数として出力する。 However, each time the selection circuit determines that the signal level of the timing signal is higher than the output of the selection circuit by the comparator, the selection circuit switches the setting so that the determination threshold is selected in order from the smaller value, and the edge Each time the edge is detected by the detection circuit, the selection setting is reset. The counter resets the count value every time an edge is detected by the edge detection circuit, and outputs the count value of the counter before the reset as a multiple of the determination result.
この場合、エッジ検出後の経過時間が単位時間のk(1,2,…N)倍に相当する期間に達する毎に、カウンタによるカウント動作が実行され、そのカウント値は、エッジが検出される毎にリセットされることになる。 In this case, every time the elapsed time after the edge detection reaches a period corresponding to k (1, 2,... N) times the unit time, the counting operation by the counter is executed, and the edge is detected as the count value. It will be reset every time.
ところで、レベル取得回路は、請求項7に記載のように、エッジ検出回路にてエッジが検出された後、単位時間が経過するまでの間に検出したシリアル信号の信号レベルの反転値を、判定対象となったエッジ間隔での信号レベルとして取得するように構成されていてもよい。
By the way, as described in
つまり、判定対象となったエッジ間隔の信号レベルは、エッジ検出前の信号レベルであり、エッジ検出後(単位時間が経過するまでの間)に検出される信号レベルとは反転したものとなっているため、このような構成からシリアル信号の信号レベルを正しく把握することができる。 That is, the signal level of the edge interval that is the determination target is the signal level before edge detection, and is inverted from the signal level detected after edge detection (until the unit time elapses). Therefore, the signal level of the serial signal can be correctly grasped from such a configuration.
また、レベル取得回路は、請求項8に記載のように、待機状態が検出されると予め設定された待機信号レベルに初期化され、且つ、待機状態から非待機状態への変化後はエッジ検出回路にてエッジが検出される毎に信号レベルが反転するように設定された記憶信号レベルを、判定対象となったエッジ間隔の信号レベルとして取得するように構成されていてもよい。 The level acquisition circuit is initialized to a preset standby signal level when a standby state is detected, and detects an edge after a change from the standby state to the non-standby state. The storage signal level set so that the signal level is inverted every time an edge is detected by the circuit may be acquired as the signal level of the edge interval that is the determination target.
つまり、待機状態の信号レベルは既知であり、また、2値符号ではエッジが検出される毎に信号レベルが反転するため、これらの情報(待機状態か否か、エッジが検出されたか否か)が得られれば、信号レベルを直接検出しなくても、からシリアル信号の信号レベルを正しく把握することができる。 That is, the signal level in the standby state is known, and in the binary code, the signal level is inverted every time an edge is detected, so these pieces of information (whether it is in a standby state or whether an edge is detected) Is obtained, it is possible to correctly grasp the signal level of the serial signal without directly detecting the signal level.
また、計時信号発生回路は、具体的には、請求項9に記載のように、電荷を充放電可能な容量性素子と、この容量性素子を一定電流で充電すると共に、エッジ検出回路にてエッジが検出される毎に充電電圧を初期電圧にリセットする充電回路とからなり、容量性素子の充電電圧を、計時信号として出力するように構成されていてもよい。 In addition, the time signal generating circuit, specifically, a capacitive element capable of charging and discharging electric charge, and charging the capacitive element with a constant current as described in claim 9, It may comprise a charging circuit that resets the charging voltage to the initial voltage every time an edge is detected, and may be configured to output the charging voltage of the capacitive element as a timing signal.
このように構成された計時信号発生回路では、クロック信号を用いることなく、アナログ回路によって計時信号を発生させることができる。
次に、請求項10に記載のノードは、2値符号を用いて通信を行う通信路からシリアル信号を受信するレシーバと、レシーバを介して受信した信号を復号する請求項1乃至請求項9のいずれか一項に記載の復号回路と、復号回路にて復号されたデータ列が、予め設定されたコマンドを表している場合に、該コマンドに対応付けられた特定処理を実行する処理実行手段とによって構成されている。
In the time signal generating circuit configured as described above, the time signal can be generated by the analog circuit without using the clock signal.
Next, the node according to
このように構成されたノードでは、受信したシリアル信号からクロック信号を用いることなく、自ノード宛のコマンドを抽出することができるため、クロック信号を停止させた消費電力の低い状態でコマンドの受信を待つことができる。 The node configured as described above can extract the command addressed to the node without using the clock signal from the received serial signal, so that the command can be received in a low power consumption state where the clock signal is stopped. I can wait.
なお、特定処理は、例えば請求項11に記載のように、通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードから、通信路を介した通信を実行可能な動作モードである通常モードに遷移するための処理であってもよい。但し、これに限らず、どのような処理を特定処理としてもよい。
Note that the specific process can execute communication via the communication path from the sleep mode, which is an operation mode for suppressing power consumption by stopping communication via the communication path, for example, as described in
以下に本発明の実施形態を図面と共に説明する。
[第1実施形態]
<全体構成>
図1は、2値符号で符号化されたシリアル信号SIの受信波形を復号する復号回路1の構成を示す回路図を含んだブロック図である。
Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
<Overall configuration>
FIG. 1 is a block diagram including a circuit diagram showing a configuration of a
なお、復号回路1は、通信プロトコルとしてCAN(Controller Area Network )が用いられた車載用の通信システムを構成するノードに用いることを前提とする。従って、2値符号としては、NRZ符号が用いられる。また、ここでは、通信路において優位な信号レベルであるドミナントを0(ロウレベル)、通信路において劣位な信号レベルであるレセッシブを1(ハイレベル)で表すものとする。そして、通信路にいおいて、レセッシブが6ビット以上継続した状態を待機状態と呼ぶ。また、通信フレームの先頭には、待機状態の後に現れる1ビットのドミナントからなるSOFが存在する。更に、通信フレーム中では、同一信号レベルが6ビット以上継続することがないように、同一信号レベルが5ビット継続すると信号レベルを反転させた1ビットのスタッフビットが挿入されるものとする。
It is assumed that the
図1に示すように、復号回路1は、シリアル信号SIの信号レベルが変化する立ち上がりエッジおよび立ち下がりエッジのタイミングを示すエッジ検出信号EGを生成するエッジ検出回路10と、エッジ検出回路10にて検出されるエッジの間隔(即ち、シリアル信号SIにおける同一信号レベルの持続時間)が、予め設定された単位時間の何倍の長さを有しているかを判定するための判定信号J2〜J5,JWを生成する持続時間判定回路20と、シリアル信号SI,エッジ検出信号EG,判定信号J2〜J5,JWに基づいて、シリアル信号SIを、クロック信号を用いることなくビットデータ列に変換し、パラレルデータPOとして出力するビット変換回路30とを備えている。
As shown in FIG. 1, the
<エッジ検出回路>
図2は、(a)がエッジ検出回路10の詳細な構成を示す回路図、(b)がエッジ検出回路10の各部の信号波形を示すタイミング図である。
<Edge detection circuit>
2A is a circuit diagram showing a detailed configuration of the
エッジ検出回路10は、図2(a)に示すように、シリアル信号SIの信号レベルを反転させる反転回路(NOTゲート)11と、シリアル信号SIおよびNOTゲート11の出力、即ち、シリアル信号SIの反転信号DSIを入力とし、その両方がロウレベルの時に出力がハイレベルとなる否定論理和回路(NORゲート)12と、シリアル信号SIおよび反転信号DSIを入力とし、その両方がハイレベルの時に出力がハイレベルとなる論理積回路(ANDゲート)13と、NORゲート12の出力である立ち下がりエッジ信号DEおよびANDゲート13の出力である立ち上がりエッジ信号UEを入力とし、少なくともいずれか一方がハイレベルの時に出力がハイレベルとなる論理和回路(ORゲート)14とを備え、ORゲート14の出力をエッジ検出信号EGとして出力するように構成されている。
As shown in FIG. 2A, the
このように構成されたエッジ検出回路10では、図2(b)に示すように、反転信号DSIは、NOTゲート11での遅延分だけシリアル信号SIより遅延するため、シリアル信号SIの立ち下がりエッジでは、NORゲート12により、前記遅延分のパルス幅を有する立ち下がりエッジ信号DEが生成され、また、シリアル信号SIの立ち上がり一時では、ANDゲート13により、前記遅延分のパルス幅を有する立ち上がりエッジ信号UEが生成される。これにより、ORゲート14からは、シリアル信号SIの信号レベルが変化する毎に、前記遅延分だけハイレベルとなるエッジ検出信号EGが生成されることになる。
In the
<持続時間判定回路の構成>
図1に戻り、持続時間判定回路20は、電荷を充放電可能に構成され一端が接地されたコンデンサ211、および後述するクリア信号SCに従って、コンデンサ211の非接地端を、接地レベルまたは定電流源212のいずれかに接続するスイッチ213からなり、コンデンサ211の非接地端の電圧(以下「充電電圧」という)VCを信号レベルとした計時信号STを発生させる計時信号発生回路21を備えている。なお、スイッチ213は、クリア信号SCがハイレベルであれば接地側に、クリア信号SCがロウレベルであれば定電流源212側に、コンデンサ211の非接地端を接続するように構成されている。
<Configuration of duration determination circuit>
Returning to FIG. 1, the
また、持続時間判定回路20は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vrefi(i=2,3,4,5,6)を発生させる分圧回路221と、反転入力端子に基準電圧Vrefiが印加され、非反転入力端子に計時信号STが印加されたコンパレータ222とからなり、コンパレータ222の出力をiビット判定信号Jiとしてそれぞれ出力するように構成された5個の倍数判定回路22(22a〜22e)を備えている。
The
なお、基準電圧Vrefiは、シリアル信号SIにおいて信号レベルが変化する単位長さ(本実施形態では1ビット幅)を単位時間として、定電流源212が供給する電流の大きさ、コンデンサ211の容量に基づき、コンデンサ211を連続充電する期間が、単位時間のi−1倍となる期間以下の長さでは、充電電圧VCが基準電圧Vrefiに達することがなく、それを超えた長さ、即ち、iビット目に掛かる長さになると、充電電圧VCが基準電圧Vrefiを超えるような大きさに設定されている。
Note that the reference voltage Vrefi has a unit length (1 bit width in this embodiment) at which the signal level changes in the serial signal SI as a unit time, and is based on the magnitude of the current supplied by the constant
更に、持続時間判定回路20は、倍数判定回路22aからの6ビット判定信号J6をセット入力、エッジ検出回路10からのエッジ検出信号EGをリセット入力として、6ビット判定信号J6がロウレベルからハイレベルに変化してから、エッジ検出信号EGのパルスが入力されるまでの間、ハイレベルとなる待機状態信号JWを発生させるSRフリップフロップ回路23と、エッジ検出信号EGおよび待機状態信号JWを入力として、少なくとも一方がハイレベルの時に、ハイレベルとなるクリア信号SCを生成する論理和回路(ORゲート)26とを備えている。
Further, the
<持続時間判定回路の動作>
図3は、持続時間判定回路20の動作例を示すタイミング図である。
図3に示すように、待機状態信号JWがハイレベル(シリアル信号SIを伝送する通信路が待機状態)の時に、シリアル信号SIがロウレベルに変化し、エッジ検出信号EGのパルスが発生すると(時刻t1)、待機状態信号JWがロウレベル(通信路が非待機状態)に変化すると共に、計時信号STの値(充電電圧VC)が一定の割合での増加を開始する。
<Operation of duration determination circuit>
FIG. 3 is a timing chart showing an operation example of the
As shown in FIG. 3, when the standby state signal JW is at a high level (the communication path for transmitting the serial signal SI is in a standby state), the serial signal SI changes to a low level and a pulse of the edge detection signal EG is generated (time t1) The standby state signal JW changes to the low level (the communication path is in the non-standby state), and the value of the timing signal ST (charge voltage VC) starts increasing at a constant rate.
その後、シリアル信号SIが1ビット幅に相当する時間(単位時間の1倍)でハイレベルに変化すると(時刻t2)、この時点で充電電圧VCは基準電圧Vref2より小さいため、時刻t1〜t2の間にいずれの判定信号J2〜J6もハイレベルに変化することなく、充電電圧VCはエッジ検出信号EGによってリセットされる。 Thereafter, when the serial signal SI changes to the high level in a time corresponding to 1 bit width (one time of the unit time) (time t2), the charging voltage VC is smaller than the reference voltage Vref2 at this time, so the times t1 to t2 None of the determination signals J2 to J6 changes to a high level in the meantime, and the charging voltage VC is reset by the edge detection signal EG.
その後、シリアル信号SIが4ビット幅に相当する時間(単位時間の4倍)でハイレベルに変化すると(時刻t3)、この時点で充電電圧VCは基準電圧Vref4より大きい(Vref5よりは小さい)ため、時刻t2〜t3の間に、充電電圧VCの増大に伴って判定信号J2,J3,J4が順番にハイレベルに変化し、時刻t3で、充電電圧VCがエッジ検出信号EGによってリセットされることにより、判定信号J2,J3,J4もロウレベルに戻る。 Thereafter, when the serial signal SI changes to a high level in a time corresponding to a 4-bit width (four times the unit time) (time t3), the charging voltage VC is larger than the reference voltage Vref4 (smaller than Vref5) at this time. During the time t2 to t3, the determination signals J2, J3, and J4 sequentially change to the high level as the charging voltage VC increases, and the charging voltage VC is reset by the edge detection signal EG at time t3. Accordingly, the determination signals J2, J3, and J4 also return to the low level.
また、シリアル信号SIがロウレベルからハイレベルに変化してから(時刻t4)、6ビット幅に相当する時間(単位時間の6倍)が経過し、充電電圧VCが基準電圧Vref6に達すると(時刻t5)、判定信号J6がハイレベルに変化することにより、待機状態信号JWがハイレベルに変化し、ひいてはクリア信号SCがハイレベルに変化することによって、充電電圧VCはリセットされた状態に保持される。 Further, after the serial signal SI changes from the low level to the high level (time t4), a time corresponding to a 6-bit width (six times the unit time) elapses, and the charging voltage VC reaches the reference voltage Vref6 (time). t5) When the determination signal J6 changes to the high level, the standby state signal JW changes to the high level. As a result, the clear signal SC changes to the high level, so that the charging voltage VC is held in the reset state. The
このように持続時間判定回路20は、非待機状態(待機状態信号JWがロウレベル)の間だけ、エッジが検出されたタイミングからの経過時間に応じた信号レベル(充電電圧VC)を有する計時信号STを発生させ、その信号レベルに応じたiビット判定信号Jiおよび待機状態信号JWを、ビット変換回路30に供給する。
In this way, the
<ビット変換回路の動作>
次に、ビット変換回路30の動作により実現される処理の内容を、図4に示すフローチャートに沿って説明する。
<Operation of bit conversion circuit>
Next, the contents of processing realized by the operation of the
なお、ビット変換回路30は、論理回路の組み合わせによって構成されるものであるが、当業者であれば処理の内容から容易に実現可能なものであり、また、論理回路の組み合せ方に特徴を有するわけでもないため、ここでは、回路の詳細についての説明は省略する。
Note that the
但し、ビット変換回路30には、復号回路1を適用するシステムにおいて許容される最大長の送信フレームを格納することが可能な大きさの受信レジスタ、この受信レジスタの書き込み位置を指定するためのポインタ、後述する設定ビット値を記憶する記憶領域が少なくとも用意されているものとする。
However, the
ビット変換回路30では、まず、待機状態信号JWがハイレベルであるか否かによって、シリアル信号SIを伝送する通信路が待機状態にあるか否かを判断する(S110)。
通信路が待機状態であれば(S110:YES)、次に、受信レジスタがクリア済みであるか否かを判断し(S120)、クリア済みであれば(S120:YES)、S110に戻る。
The
If the communication path is in a standby state (S110: YES), it is next determined whether or not the reception register has been cleared (S120). If it has been cleared (S120: YES), the process returns to S110.
なお、受信レジスタがクリア済みであるか否かの判断は、例えば、ポインタが、受信レジスタの先頭を示していればクリア済みであると判断してもよいし、受信レジスタがクリアされた時にセットされ、一度でも受信レジスタへの書き込みが行われるとリセットされるフラグを用いて判断してもよい。 Note that whether or not the reception register has been cleared may be determined, for example, if the pointer indicates the beginning of the reception register, or may be determined when the reception register is cleared. The determination may be made using a flag that is reset once writing to the reception register is performed.
一方、受信レジスタがクリア済みでなければ(S120:NO)、受信レジスタの内容を、予め設定されたビット数(例えば8ビット)ずつ、パラレルデータPOとして出力し(S130)、その後、受信レジスタの内容と、ポインタの値をクリアして(S140)、S110に戻る。なお、S130では、受信レジスタの内容を、パラレルデータPOとして出力する代わりに、ビット変換回路30の外部からアクセス可能な記憶領域に移動させるようにしてもよい。
On the other hand, if the reception register has not been cleared (S120: NO), the contents of the reception register are output as parallel data PO by a predetermined number of bits (for example, 8 bits) (S130). The contents and the pointer value are cleared (S140), and the process returns to S110. In S130, the contents of the reception register may be moved to a storage area accessible from the outside of the
先のS110にて、通信路は待機状態ではないと判断した場合は(S110:NO)、エッジ検出回路10にてエッジが検出されたか否かを判断し(S150)、エッジが検出されていなければ(S150:NO)、S110に戻って、待機状態に変化するか、エッジが検出されるまで待機する。 If it is determined in S110 that the communication path is not in the standby state (S110: NO), it is determined whether the edge is detected by the edge detection circuit 10 (S150), and the edge must be detected. If this is the case (S150: NO), the process returns to S110 and waits until it changes to a standby state or an edge is detected.
一方、エッジが検出されると(S150:YES)、S140にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断し(S160)、最初のエッジであれば(S160:YES)、まだ、エッジ間隔の判定結果が得られていないため、そのままS110に戻る。 On the other hand, if an edge is detected (S150: YES), it is determined whether or not it is the first edge detected after the reception register or pointer is cleared in S140 (S160). (S160: YES) Since the determination result of the edge interval has not been obtained yet, the process directly returns to S110.
検出されたエッジが最初のエッジでなければ(S160:NO)、シリアル信号SIの信号レベルを取得して、その反転値を設定ビット値として記憶する(S170)。
そして、判定信号J5がハイレベルであるか否かを判断し(S180)、ハイレベルであれば(S180:YES)、ポインタが示す位置から5ビット分だけ設定ビット値を受信レジスタに書き込む(S190)。
If the detected edge is not the first edge (S160: NO), the signal level of the serial signal SI is acquired, and its inverted value is stored as a set bit value (S170).
Then, it is determined whether or not the determination signal J5 is at a high level (S180). If the determination signal J5 is at a high level (S180: YES), the set bit value is written to the reception register by 5 bits from the position indicated by the pointer (S190). ).
判定信号J5がハイレベルではない場合(S180:NO)、判定信号J4がハイレベルであるか否かを判断し(S200)、ハイレベルであれば(S200:YES)、ポインタが示す位置から4ビット分だけ設定ビット値を受信レジスタに書き込む(S210)。 If the determination signal J5 is not at a high level (S180: NO), it is determined whether or not the determination signal J4 is at a high level (S200). If the determination signal J4 is at a high level (S200: YES), 4 from the position indicated by the pointer. The set bit value is written into the reception register by the amount of bits (S210).
判定信号J4がハイレベルではない場合(S200:NO)、判定信号J3がハイレベルであるか否かを判断し(S220)、ハイレベルであれば(S220:YES)、ポインタが示す位置から3ビット分だけ設定ビット値を受信レジスタに書き込む(S230)。 If the determination signal J4 is not at a high level (S200: NO), it is determined whether or not the determination signal J3 is at a high level (S220). If the determination signal J3 is at a high level (S220: YES), 3 is determined from the position indicated by the pointer. The set bit value is written into the reception register by the amount of bits (S230).
判定信号J3がハイレベルではない場合(S220:NO)、判定信号J2がハイレベルであるか否かを判断し(S240)、ハイレベルであれば(S240:YES)、ポインタが示す位置から2ビット分だけ設定ビット値を受信レジスタに書き込む(S250)。 If the determination signal J3 is not at a high level (S220: NO), it is determined whether or not the determination signal J2 is at a high level (S240). If the determination signal J3 is at a high level (S240: YES), 2 is determined from the position indicated by the pointer. The set bit value is written into the reception register by the amount of bits (S250).
判定信号J2がハイレベルではない場合(S240NO)、ポインタが示す位置から1ビット分だけ設定ビット値を受信レジスタに書き込む(S260)。
S190,S210,S230,S250,S260のいずれかで受信レジスタの書き込みが行われると、その書き込んだビット数だけポインタを進めて(S270)、S110に戻る。
If the determination signal J2 is not at the high level (NO in S240), the set bit value is written into the reception register by one bit from the position indicated by the pointer (S260).
When the reception register is written in any of S190, S210, S230, S250, and S260, the pointer is advanced by the number of bits written (S270), and the process returns to S110.
なお、ビット変換回路30は、S160〜S270の処理を、想定されるエッジ間隔の最短時間(即ち単位時間)より短い時間で実行するように構成される。
<効果>
以上説明したように、復号回路1では、エッジ検出後の経過時間に応じて信号レベルが増大する計時信号STを生成し、その計時信号STの信号レベル(充電電圧VC)と予め設定された基準電圧Vref2〜Vref6とを比較することで、エッジ間隔が単位時間の何倍、即ち何ビット分の長さに相当するかを判定し、その判定結果のビット数(倍数)だけ、設定ビット値を受信レジスタに順次書き込み、これをエッジが検出される毎に繰り返すことにより、シリアル信号SIを復号したビット列を生成するようにされている。
The
<Effect>
As described above, the
従って、復号回路1によれば、2値符号で符号化されたシリアル信号SIの復号を、クロック信号を用いることなく実現しているため、クロック信号に従って動作するプロトコルコントローラ等を用いて復号を行う場合と比較して、消費電力を大幅に低減することができる。
Therefore, according to the
<ノードへの適用>
ここで、図5〜7は、復号回路1を用いて構成したノードの構成例を示すブロック図である。
<Application to node>
Here, FIGS. 5 to 7 are block diagrams illustrating configuration examples of nodes configured using the
<適用例1>
図5(a)に示すノード100は、マイクロコンピュータ(マイコン)を中心に構成され、自ノードに割り当てられた制御処理、他のノードとの通信処理、自ノードの動作モードを制御する処理等を実行する主処理回路2と、CANプロトコルに従った通信を行う通信路LNに接続され、主処理回路2から与えられるデータ(送信フレーム)TxDを通信路LNに適した伝送符号に符号化して出力すると共に、通信路LNを介して受信し復号したデータ(受信フレーム)RxDを主処理回路2に供給するトランシーバ3とを備えている。
<Application example 1>
The
なお、ノード100の動作モードは、主処理回路2やトランシーバ3の動作を、クロック信号を止めることによって停止させることで消費電力を低減する動作モードであるスリープモードと、ノード100全体が通常通りに動作する動作モードである通常モードとがる。なお、トランシーバ3は、主処理回路2から供給される起動/停止信号によって起動/停止が制御されるように構成されている。
Note that the operation mode of the
また、主処理回路2は、トランシーバ3を停止させた後、クロック信号の発生源の動作を停止させる処理を実行してマイコン自信の動作を停止することによってスリープモードに遷移する。また、スリープモードにある主処理回路2に、後述するウェイクアップ信号WUが入力されると、クロック信号の発生源が起動されることでマイコンが起動し、起動したマイコンの処理によってトランシーバ3を起動することによって通常モードに遷移するように構成されている。
In addition, after stopping the
また、ノード100は、トランシーバ3の動作を停止させた時(スリープモード時)に動作して、通信路LN上の信号を取り込むレシーバ4と、レシーバ4が取り込んだ信号(シリアル信号SI)を復号する復号回路1と、復号回路1での復号結果(パラレルデータPO)に基づき、取り込んだ信号が自ノードを起動するための起動フレームであるか否かを判断し、起動フレームであれば、主処理回路2に対してウェイクアップ信号WUを出力するフレーム判定回路5と、主処理回路2,トランシーバ3,レシーバ4,復号回路1,フレーム判定回路5に対して電源供給を行う電源回路6とを備えている。
The
このように構成されたノード100では、主処理回路2およびトランシーバ3が停止するスリープモード時には、レシーバ4を介して受信したシリアル信号SIを、復号回路1が復号し、その復号結果に基づいて、フレーム判定回路5が、起動フレーム受信の有無を判断するようにされている。
In the
従って、ノード100によれば、スリープモード時に、起動フレームの受信の有無を判定する際にクロック信号を必要としないため、スリープモード時の消費電力を低減することができる。
Therefore, the
<適用例2>
図5(b)に示すノード101は、図5(a)に示したノード100とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。
<Application example 2>
The
ノード101は、主処理回路2への電源供給ラインに挿入された電源スイッチ7と、トランシーバ3への電源供給ラインに挿入された電源スイッチ8とを備えており、これら電源スイッチ7,8は、フレーム判定回路5からの起動信号(ウェイクアップ信号WU)によってオンされ、主処理回路2からの停止信号によってオフするように構成されている。
The
なお、主処理回路2やへの電源供給が停止すると、マイコンと共にクロック信号の発生源も同時に停止するため、スリープモードに遷移する際に、主処理回路2は、停止信号を出力する処理のみを実行すればよく、クロック信号の発生源を停止する処理を行う必要がない。また、主処理回路2への電源供給が開始されると、クロック信号の発生源も起動するため、ウェイクアップ信号WUを、主処理回路2に供給する必要がない。
Note that when the power supply to the
このように構成されたノード101では、ノード100と同様の効果が得られるだけでなく、動作モードを遷移させる時に、主処理回路2で実行すべき処理を簡略化することができる。
In the
<適用例3>
図6(a)に示すノード102は、図5(a)に示したノード100とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。
<Application example 3>
The
ノード102は、トランシーバ3の送信機能のみを用いると共に、レシーバ4,復号回路1は、スリープモードに限らず通常モードでも動作させ、更に、主処理回路2は、復号回路1での復号結果(即ち、受信フレーム)を取得できるように構成されている。
The
このように構成されたノード102では、ノード100と同様の効果が得られるだけでなく、レシーバ4や復号回路1の受信機能を有効利用することにより、回路構成(特にトランシーバ3等)を、簡略化することができる。
In the
<適用例4>
図6(b)に示すノード103は、図5(b)に示したノード101とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。
<Application example 4>
The
ノード103は、ノード102と同様に、トランシーバ3の送信機能のみを用いると共に、レシーバ4,復号回路1は、スリープモードに限らず通常モードでも動作させ、更に、主処理回路2は、復号回路1での復号結果(受信フレーム)を取得できるように構成されている。
Similarly to the
このように構成されたノード103では、ノード101と同様の効果が得られるだけでなく、レシーバ4や復号回路1の受信機能を有効利用することにより、回路構成(特にトランシーバ3等)を、簡略化することができる。
In the
<適用例5>
図7(a)に示すノード104は、自身が送信元となることがない受信専用ノードであり、図6(a)に示すノード102から、トランシーバ3を省略した構成を有している。但し、主処理回路2aは、マイクロコンピュータを用いることなく構成されている。
<Application example 5>
A
<適用例6>
図7(b)に示すノード105は、自身が送信元となることがない受信専用ノードであり、図6(b)に示すノード103から、トランシーバ3および電源スイッチ8を省略した構成を有している。但し、主処理回路2aは、ノード104と同様に、マイクロコンピュータを用いることなく構成されている。
<Application example 6>
The
<適用例7>
図7(c)に示すノード106は、図7(a)に示したノード104において、フレーム判定回路5を、複数のコマンド(起動フレームを含んでもよい)を識別できるように構成し、識別したコマンドに対応する指令が、主処理回路2aに供給され、主処理回路2aは、指令に応じた複数種類の制御を実行するように構成されている。
<Application example 7>
The
<適用例8>
図7(d)に示すノード107は、図7(b)に示したノード105いおいて、フレーム判定回路5を、起動フレーム以外の複数のコマンドを識別できるように構成し、識別したコマンドに対応する指令が、主処理回路2aに供給され、主処理回路2aは、指令に応じた複数種類の制御を実行するように構成されている。
<Application example 8>
The
<発明との対応>
本実施形態において、倍数判定回路22が判定回路、各倍数判定回路22における分圧回路221が判定閾値生成回路、比較器222が比較回路、S170の処理を実現する回路がレベル取得回路、コンデンサ211が容量性素子、定電流回路212およびスイッチ213が充電回路に相当する。また、フレーム判定回路5および主処理回路2,2aが処理実行手段に相当する。
<Correspondence with Invention>
In this embodiment, the
[第2実施形態]
次に、第2実施形態の復号回路1aについて説明する。
本実施形態の復号回路1aは、構成の一部と、ビット変換回路30の動作により実現される処理の一部が異なるだけであるため、これら相違点を中心に説明する。
[Second Embodiment]
Next, the
Since the
図8(a)は、復号回路1aの構成を示すブロック図であり、図8(b)は、第1実施形態の復号回路1を、持続時間判定回路20の詳細を省略して再掲したものである。
図8からわかるように、復号回路1aでは、ビット変換回路30へのシリアル信号SIの供給が省略されている以外は、復号回路1と同様に構成されている。
FIG. 8A is a block diagram showing the configuration of the
As can be seen from FIG. 8, the
図9は、ビット変換回路30の動作により実現される処理の内容を示すフローチャートである。
図9に示すように、図4に示したフローチャートと比較して、S140の後にS145が追加されていると共に、S170の代わりにS175が設けられている以外は同様である。
FIG. 9 is a flowchart showing the contents of processing realized by the operation of the
As shown in FIG. 9, as compared with the flowchart shown in FIG. 4, S145 is added after S140, and S175 is provided in place of S170.
即ち、通信路が待機状態であり(S110:YES)、且つレジスタクリア済みではない(S120:NO)の場合に、受信レジスタの内容を出力して(S130)、受信レジスタおよびポインタをクリアする(S140)ことに加えて、設定ビット値を待機状態の信号レベルを表す‘1’に初期化する(S145)処理を実行して、S110に戻る。 That is, when the communication path is in a standby state (S110: YES) and the register has not been cleared (S120: NO), the contents of the reception register are output (S130), and the reception register and the pointer are cleared ( In addition to (S140), a process of initializing the set bit value to “1” representing the signal level in the standby state (S145) is executed, and the process returns to S110.
また、待機状態ではなく(S110:NO)、エッジが検出され(S150:YES)、そのエッジがクリア後最初のエッジではない(S160:NO)場合、設定ビット値を反転させ(S175)、以下、S180〜S270の処理を実行する。 If the edge is not in the standby state (S110: NO), an edge is detected (S150: YES), and the edge is not the first edge after clearing (S160: NO), the set bit value is inverted (S175), and the following , S180 to S270 are executed.
つまり、設定ビット値を、実際に検出したシリアル信号SIの信号レベルに基づいて設定するのではなく、既知である待機状態の信号レベルを設定ビット値の初期値として設定し、以後、エッジが検出される毎に値を反転させて用いている。 In other words, the setting bit value is not set based on the actually detected signal level of the serial signal SI, but a known standby signal level is set as the initial value of the setting bit value, and then an edge is detected. The value is inverted every time it is used.
<効果>
このように構成された復号回路1aは、復号回路1とは設定ビット値の取得方法が異なるだけであり、それ以外は、全く同様に動作するため、復号回路1と同様の効果を得ることができる。
<Effect>
The
しかも、シリアル信号SIの信号レベルを検出する必要がない分だけ、回路構成を簡略化することができる。
[第3実施形態]
次に、第3実施形態の復号回路1bについて説明する。
In addition, the circuit configuration can be simplified to the extent that it is not necessary to detect the signal level of the serial signal SI.
[Third Embodiment]
Next, the
<全体構成>
図10は、復号回路1bの全体構成を示す回路図を含んだブロック図である。
本実施形態の復号回路1bは、第1実施形態の復号回路1とは、持続時間判定回路20aの構成、ビット変換回路30aに入出力される信号およびビット変換回路30aの動作により実現される処理の内容が異なるだけであるため、これら相違点を中心に説明する。
<Overall configuration>
FIG. 10 is a block diagram including a circuit diagram showing the overall configuration of the
The
図10に示すように、持続時間判定回路20aは、持続時間判定回路20におけるものと同様の計時信号発生回路21、SRフリップフロップ回路23、ORゲート24を備えている。但し、SRフリップフロップ回路23のセット入力となるパルス状の待機状態検出信号DWは、ビット変換回路30aから供給されるように構成されている。
As shown in FIG. 10, the
<倍数判定回路>
そして、持続時間判定回路20aにおいて、倍数判定回路22の代わりに設けられた倍数判定回路25は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vref2〜Vref6を発生させる5個の分圧回路251〜255と、選択信号SELに従って、基準電圧Vref2〜Vref6のいずれか一つを選択する選択回路256と、選択回路256で選択された基準電圧Vrefk(k=2,3,4,5,6)が反転入力端子に印加され、計時信号STが非反転入力端子に印加されたコンパレータ257とからなり、コンパレータ257の出力をkビット判定信号Jkとしてビット変換回路30aに供給するように構成されている。
<Multiple determination circuit>
In the
<ビット変換回路>
ビット変換回路30aには、シリアル信号SI,エッジ検出信号EGの他、判定信号J2〜J5,JWの代わりにkビット判定信号Jkが入力される。そして、ビット変換回路30aは、選択信号SELや待機状態検出信号DWによって持続時間判定回路20aの動作を制御することで取得されるkビット判定信号Jkや、シリアル信号SI,エッジ検出信号EGに基づいてシリアル信号SIを復号し、パラレルデータPOとして出力する。
<Bit conversion circuit>
In addition to the serial signal SI and the edge detection signal EG, the
以下、ビット変換回路30aの動作により実現される処理の内容を、図11に示すフローチャートに沿って説明する。
ビット変換回路30aでは、まず、選択回路256が判定閾値Vref6を選択するように選択信号SEL設定し(S410)、kビット判定信号Jk(ここでは6ビット判定信号J6となる)がハイレベルであるか否かによって、シリアル信号SIを伝送する通信路が待機状態にあるか否かを判断する(S420)。
The contents of processing realized by the operation of the
In the
通信路が待機状態であれば(S410:YES)、受信レジスタがクリア済みであるか否かを判断し(S430)、クリア済みであれば(S430:YES)、S420に戻る。 If the communication path is in a standby state (S410: YES), it is determined whether the reception register has been cleared (S430), and if it has been cleared (S430: YES), the process returns to S420.
一方、受信レジスタがクリア済みでなければ(S430:NO)、受信レジスタの内容を、予め設定されたビット数(例えば8ビット)ずつ、パラレルデータPOとして出力する(S440)。 On the other hand, if the reception register has not been cleared (S430: NO), the content of the reception register is output as parallel data PO by a predetermined number of bits (for example, 8 bits) (S440).
その後、受信レジスタの内容と、ポインタの値をクリアし(S450)、更に、パルス状の待機状態検出信号DWを出力して(S460)、S420に戻る。
この待機状態検出信号DWの出力により、SRフリップフロップ回路23の出力である待機状態信号JWはハイレベルとなる。
Thereafter, the contents of the reception register and the pointer value are cleared (S450), and a pulse-like standby state detection signal DW is output (S460), and the process returns to S420.
Due to the output of the standby state detection signal DW, the standby state signal JW, which is the output of the SR flip-
先のS420にて、通信路は待機状態ではないと判断した場合は(S420:NO)、エッジ検出回路10にてエッジが検出されたか否かを判断し(S470)、エッジが検出されていなければ(S470:NO)、S420に戻って、待機状態に変化するか、エッジが検出されるまで待機する。 If it is determined in S420 that the communication path is not in the standby state (S420: NO), it is determined whether the edge is detected by the edge detection circuit 10 (S470), and the edge must be detected. If this is the case (S470: NO), the process returns to S420 and waits until the state changes to a standby state or an edge is detected.
一方、エッジが検出されると(S470:YES)、S450にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断し(S480)、最初のエッジであれば(S480:YES)、まだ、エッジ間隔の判定結果が得られていないため、そのままS420に戻る。 On the other hand, if an edge is detected (S470: YES), it is determined whether or not it is the first edge detected after the reception register or pointer is cleared in S450 (S480). (S480: YES) Since the determination result of the edge interval has not been obtained yet, the process directly returns to S420.
検出されたエッジが最初のエッジでなければ(S480:NO)、シリアル信号SIの信号レベルを取得して、その反転値を設定ビット値として記憶し(S490)、選択回路256に選択させる判定閾値を指定するためのパラメータであるkを、k=5に設定する(S500)。
If the detected edge is not the first edge (S480: NO), the signal level of the serial signal SI is acquired, the inverted value thereof is stored as the set bit value (S490), and the determination threshold value for causing the
そして、パラメータkに従って、選択回路256が判定閾値Vrefkを選択するように選択信号SELを設定し(S510)、kビット判定信号Jkがハイレベルであるか否かを判断する(S520)。
Then, according to the parameter k, the selection signal SEL is set so that the
kビット判定信号Jkがハイレベルでなければ(S520:NO)、パラメータkを1だけ減少させ(S530)、パラメータkが1であるか否かを判断し(S540)、パラメータkが1でなければ(S540:NO)、S510に戻る。 If the k-bit determination signal Jk is not high level (S520: NO), the parameter k is decreased by 1 (S530), it is determined whether or not the parameter k is 1 (S540), and the parameter k must be 1 If (S540: NO), the process returns to S510.
一方、kビット判定信号Jkがハイレベルである場合(S520:YES)またはパラメータkが1である場合(S540:YES)は、ポインタが示す位置からkビット分だけ設定ビット値を受信レジスタに書き込み(S550)、その書き込んだビット数だけポインタを進めて(S560)、S410に戻る。 On the other hand, when the k-bit determination signal Jk is at the high level (S520: YES) or the parameter k is 1 (S540: YES), the set bit value is written to the reception register by k bits from the position indicated by the pointer. (S550), the pointer is advanced by the number of bits written (S560), and the process returns to S410.
なお、ビット変換回路30aは、S480〜S560の処理を、想定されるエッジ間隔の最短時間(即ち単位時間)より短い時間で実行するように構成される。また、S420〜S450、S470〜S490の処理は、ビット変換回路30におけるS110〜S170の処理と同様のものである。
The
<効果>
このように構成された復号回路1bでは、倍数判定回路25を構成する比較器257の数を、復号回路1における倍数判定回路22と比較して、削減することができるため、復号回路1bを小型化することができる。
<Effect>
In the
[第4実施形態]
次に第4実施形態の復号回路1cについて説明する。
<全体構成>
図12は、復号回路1cの全体構成を示す回路図を含んだブロック図である。
[Fourth Embodiment]
Next, the decoding circuit 1c of 4th Embodiment is demonstrated.
<Overall configuration>
FIG. 12 is a block diagram including a circuit diagram showing the overall configuration of the decoding circuit 1c.
本実施形態の復号回路1cは、第1実施形態の復号回路1とは、持続時間判定回路20bの構成、ビット変換回路30bに入出力される信号およびビット変換回路30bの動作により実現される処理の内容が異なるだけであるため、これら相違点を中心に説明する。
The decoding circuit 1c of this embodiment differs from the
図12に示すように、持続時間判定回路20bは、持続時間判定回路20におけるものと同様の計時信号発生回路21、ORゲート24を備えている。但し、ORゲート24の入力には、待機状態信号JWの代わりに、後述する1ビット判定信号J1が入力されるように構成されている。
As shown in FIG. 12, the
<倍数判定回路>
そして、持続時間判定回路20bにおいて、倍数判定回路22の代わりに設けられた倍数判定回路26は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vref1を発生させる分圧回路261と、分圧回路261が発生させた基準電圧Vref1が反転入力端子に印加され、計時信号STが非反転入力端子に印加されたコンパレータ262とからなり、コンパレータ262の出力を1ビット判定信号J1として出力するように構成されている。
<Multiple determination circuit>
In the
なお、基準電圧Vref1は、定電流源212が供給する電流の大きさ、コンデンサ211の容量に基づいて設定され、コンデンサ211を単位時間より所定時間だけ短い時間だけ連続充電すると、充電電圧VCが基準電圧Vref1に達するような大きさに設定されている。そして、所定時間は、少なくとも、待機時間の判定に用いるビット数をN(ここでは6)として、単位時間をNで割った時間より短くなるように設定されている。
The reference voltage Vref1 is set based on the magnitude of the current supplied by the constant
また、持続時間判定回路20bは、複数の否定論理回路(NOTゲート)からなりエッジ検出信号EGを遅延させる遅延回路27と、1ビット判定信号J1をクロック入力、遅延回路27が出力する遅延エッジ検出信号DEGをクリア入力として動作する3ビットの同期カウンタからなるカウント回路28とを備え、カウント回路28の出力(カウント値)Q0〜Q2を、ビット変換回路に供給するように構成されている。
The
なお、カウント回路28は、カウント値が上限値(Q0=Q1=Q2=1、即ち‘7’)に達すると、以後、遅延エッジ検出信号DEGによって値がクリアされるまでの間、その上限値を保持(或いはカウント動作を停止)するように構成されている。また、遅延回路27は、1ビット判定信号J1がハイレベルに変化するタイミングと、エッジ検出信号EGがハイレベルになるタイミングが接近している場合に、カウント回路28を確実に動作させるためのものであり、カウント値が確定してからクリアされるまでの時間は、ビット変換回路30bにてカウント値を確実に認識できる時間が確保されるように設定される。
When the count value reaches the upper limit value (Q0 = Q1 = Q2 = 1, ie, “7”), the
<持続時間判定回路の動作>
図13は、持続時間判定回路20bの動作例を示すタイミング図である。
図13に示すように、カウント値Q0〜Q1が6以上を示す待機状態の時に、シリアル信号SIがロウレベルに変化し、エッジ検出信号EGのパルスが発生すると(時刻t11)、カウント値Q0〜Q1がクリアされると共に、充電電圧VCも接地レベルにリセットされる。
<Operation of duration determination circuit>
FIG. 13 is a timing chart showing an operation example of the
As shown in FIG. 13, when the serial signal SI changes to a low level and a pulse of the edge detection signal EG is generated (time t11) in the standby state where the count values Q0 to Q1 indicate 6 or more, the count values Q0 to Q1. Is cleared and the charging voltage VC is also reset to the ground level.
その後、時間の経過と共に充電電圧VCは増大して、基準電圧Vref1に達すると(時刻t12)、1ビット判定信号J1がハイレベルとなり、これによりカウント値Q0〜Q1がカウントアップされると共に充電電圧VCがリセットされる。また、充電電圧VCがリセットされることにより、1ビット判定信号J1がロウレベルに戻る。このため、1ビット判定信号J1はパルス状の信号となる。 Thereafter, the charging voltage VC increases with the passage of time, and when the reference voltage Vref1 is reached (time t12), the 1-bit determination signal J1 becomes a high level, whereby the count values Q0 to Q1 are counted up and the charging voltage is increased. VC is reset. Further, when the charging voltage VC is reset, the 1-bit determination signal J1 returns to the low level. Therefore, the 1-bit determination signal J1 is a pulse signal.
その後、シリアル信号SIが1ビット幅に相当する時間(単位時間の1倍)でハイレベルに変化すると(時刻t13)、カウント値Q0〜Q1がクリアされると共に、充電電圧VCがリセットされる。この時、ビット変換回路30bでは、エッジ検出信号EGのタイミングで、このタイミングより遅延回路27での遅延時間分だけ長く保持されるカウント値Q0〜Q2(ここでは1)を取り込む。
Thereafter, when the serial signal SI changes to a high level in a time corresponding to 1-bit width (one time per unit time) (time t13), the count values Q0 to Q1 are cleared and the charging voltage VC is reset. At this time, the
その後、シリアル信号SIが4ビット幅に相当する時間(単位時間の4倍)でハイレベルに変化した時には(時刻t14)、基準電圧Vref1に達する毎にリセットされる充電電圧VCは、時刻t13〜t14の間に、4回基準電圧Vref1に達しているため、カウント値Q0〜Q2は4になっており、この値が、ビット変換回路30bに取り込まれると共に、カウント値Q0〜Q2のクリア,充電電圧VCのリセットが行われる。
Thereafter, when the serial signal SI changes to a high level in a time corresponding to a 4-bit width (four times the unit time) (time t14), the charging voltage VC reset every time the reference voltage Vref1 is reached is from the time t13. Since the reference voltage Vref1 has been reached four times during t14, the count value Q0 to Q2 is 4, and this value is taken into the
また、シリアル信号SIがロウレベルからハイレベルに変化してから(時刻t15)、ハイレベルが保持され状態が継続し、充電電圧VCが基準電圧Vref1に7回到達すると(t16)、以後、シリアル信号SIのハイレベルが保持されている限り、カウント値Q0〜Q2も上限値である7のまま保持される。 Further, after the serial signal SI changes from the low level to the high level (time t15), the high level is maintained and the state continues, and the charging voltage VC reaches the reference voltage Vref1 seven times (t16). As long as the high level of SI is held, the count values Q0 to Q2 are also held at the upper limit of 7.
<ビット変換回路>
図12に戻り、ビット変換回路30bには、シリアル信号SI,エッジ検出信号EGの他、判定信号J2〜J5,JWの代わりに、カウント回路28のカウント値Q0〜Q2が入力される。そして、ビット変換回路30bは、これらシリアル信号SI,エッジ検出信号EG,に基づいて、シリアル信号SIを復号し、パラレルデータPOとして出力する。
<Bit conversion circuit>
Returning to FIG. 12, in addition to the serial signal SI and the edge detection signal EG, the count value Q0 to Q2 of the
以下、ビット変換回路30bの動作により実現される処理の内容を、図14に示すフローチャートに沿って説明する。
ビット変換回路30bでは、まず、カウント値Q0〜Q2が6以上であるか否かによって、シリアル信号SIを伝送する通信路が待機状態にあるか否かを判断する(S610)。
The contents of processing realized by the operation of the
In the
通信路LNが待機状態であれば(S610:YES)、受信レジスタがクリア済みであるか否かを判断し(S620)、クリア済みであれば(S620:YES)、S610に戻る。 If the communication path LN is in the standby state (S610: YES), it is determined whether or not the reception register has been cleared (S620). If it has been cleared (S620: YES), the process returns to S610.
一方、受信レジスタがクリア済みでなければ(S620:NO)、受信レジスタの内容を、予め設定されたビット数(例えば8ビット)ずつ、パラレルデータPOとして出力し(S630)、その後、受信レジスタの内容と、ポインタの値をクリアして(S640)、S610に戻る。 On the other hand, if the reception register has not been cleared (S620: NO), the contents of the reception register are output as parallel data PO by a predetermined number of bits (for example, 8 bits) (S630). The contents and the pointer value are cleared (S640), and the process returns to S610.
先のS610にて、通信路は待機状態ではないと判断した場合は(S610:NO)、エッジ検出回路10にてエッジが検出されたか否かを判断し(S650)、エッジが検出されていなければ(S650:NO)、S610に戻って、待機状態に変化するか、エッジが検出されるまで待機する。 If it is determined in S610 that the communication path is not in a standby state (S610: NO), it is determined whether or not an edge is detected by the edge detection circuit 10 (S650), and the edge must not be detected. If this is the case (S650: NO), the process returns to S610 and waits until the state changes to a standby state or an edge is detected.
一方、エッジが検出されると(S650:YES)、カウント値Q0〜Q2がクリアされる前に取り込んだカウント値Q0〜Q2を設定ビット数として記憶する(S660)。
そして、S640にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断し(S670)、最初のエッジであれば(S670:YES)、まだエッジ間隔の判定結果が得られていないため、そのままS610に戻る。
On the other hand, when an edge is detected (S650: YES), the count values Q0 to Q2 captured before the count values Q0 to Q2 are cleared are stored as the set number of bits (S660).
Then, in S640, it is determined whether or not it is the first edge detected after the reception register and the pointer are cleared (S670). If it is the first edge (S670: YES), the edge interval determination result is still present. Is not obtained, the process directly returns to S610.
検出されたエッジが最初のエッジでなければ(S670:NO)、シリアル信号SIの信号レベルを取得して、その反転値を設定ビット値として記憶する(S680)。
そして、設定ビット数だけ、設定ビット値を受信レジスタに書き込み(S690)、その設定ビット数だけポインタを進めて(S700)、S610に戻る。
If the detected edge is not the first edge (S670: NO), the signal level of the serial signal SI is acquired, and its inverted value is stored as a set bit value (S680).
Then, the set bit value is written into the reception register by the set bit number (S690), the pointer is advanced by the set bit number (S700), and the process returns to S610.
<効果>
以上説明したように復号回路1cによれば、持続時間判定回路20bから供給されるカウント値Q0〜Q2を、そのままエッジ間隔のビット数として用いることができるため、ビット変換回路30bの構成を簡略化することができる。
<Effect>
As described above, according to the decoding circuit 1c, since the count values Q0 to Q2 supplied from the
なお、本実施形態において、1ビット判定信号J1に基づいてクリア信号SCを生成するORゲート24がリセット回路に相当する。
[第5実施形態]
次に第5実施形態の復号回路1dについて説明する。
In the present embodiment, the
[Fifth Embodiment]
Next, a
<全体構成>
図15は、復号回路1dの全体構成を示すブロック図である。
本実施形態の復号回路1dは、第4実施形態の復号回路1cとは、持続時間判定回路20bの構成が異なるだけであるため、この相違点を中心に説明する。
<Overall configuration>
FIG. 15 is a block diagram showing the overall configuration of the
The
図15に示すように、持続時間判定回路20cは、持続時間判定回路20におけるものと同様の計時信号発生回路21、遅延回路27、カウント回路28を備えている。
但し、ORゲート24が省略され、計時信号発生回路21のスイッチ213は、エッジ検出信号EGのみによって動作するように構成されている。
As shown in FIG. 15, the
However, the
<倍数判定回路>
そして、持続時間判定回路20cにおいて、倍数判定回路26の代わりに設けられた倍数判定回路29は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vref1〜Vref6を発生させる6個の分圧回路291〜296と、基準電圧Vref1〜Vref6のいずれか一つを選択する選択回路297と、選択回路297で選択された基準電圧Vrefk(k=1,2,3,4,5,6)が反転入力端子に印加され、計時信号STが非反転入力端子に印加されたコンパレータ298とからなり、コンパレータ298の出力である判定信号Jxを、カウント回路28のクロックおよび選択回路297の選択信号として供給するように構成されている。
<Multiple determination circuit>
In the
また、選択回路297は、判定信号Jxがロウレベルからハイレベルに変化する毎に、値の小さい基準電圧Vref1から値の大きい基準電圧Vref6に向けて順番に設定を切り替えると共に、エッジ検出信号EGがハイレベルになると、基準電圧Vref1に設定を初期化するように構成されている。
In addition, every time the determination signal Jx changes from the low level to the high level, the
<持続時間判定回路の動作>
図16は、持続時間判定回路20cの動作例を示すタイミング図である。
図16に示すように、カウント値Q0〜Q1が6を示す待機状態の時に、シリアル信号SIがロウレベルに変化し、エッジ検出信号EGのパルスが発生すると(時刻t21)、カウント値Q0〜Q1がクリアされると共に、充電電圧VCも接地レベルにリセットされ、更に、選択回路297が基準電圧Vref1を選択する設定に初期化される。
<Operation of duration determination circuit>
FIG. 16 is a timing chart showing an operation example of the
As shown in FIG. 16, when the count value Q0 to Q1 is in the standby state where the serial signal SI changes to low level and the edge detection signal EG pulse is generated (time t21), the count values Q0 to Q1 are changed. In addition to being cleared, the charging voltage VC is also reset to the ground level, and the
その後、時間の経過と共に充電電圧VCが増大して、基準電圧Vref1に達すると(時刻t22)、判定信号Jxがハイレベルとなり、これによりカウント値Q0〜Q1がカウントアップされると共に、選択回路297の設定が、一つ大きい基準電圧Vref2に切り替わり、これに伴って判定信号Jxはロウレベルに戻る。このため判定信号Jxはパルス状の信号となる。
Thereafter, when the charging voltage VC increases with the passage of time and reaches the reference voltage Vref1 (time t22), the determination signal Jx becomes a high level, thereby counting up the count values Q0 to Q1, and the
その後、シリアル信号SIが1ビット幅に相当する時間(単位時間の1倍)でハイレベルに変化すると(時刻t23)、ビット変換回路30bにカウント値Q0〜Q1が取り込まれると共に、充電電圧VCのリセット、選択回路297の設定の初期化が行われ、更に、遅延回路27での遅延時間だけ遅延したタイミングでカウント値Q0〜Q1がクリアされる。
Thereafter, when the serial signal SI changes to a high level in a time corresponding to 1 bit width (one time of unit time) (time t23), the count values Q0 to Q1 are taken into the
その後、シリアル信号SIが4ビット幅に相当する時間(単位時間の4倍)でハイレベルに変化した時には(時刻t24)、充電電圧VCは、基準電圧Vref4を超える大きさとなっている。つまり、時刻t23〜t24の間に、充電電圧VCが基準電圧Vref1,Vref2,Vref3,Vref4に達する毎に、パルス状の判定信号Jxが出力されるため、カウント値Q0〜Q2は4になり、この値が、時刻t24にてビット変換回路30bに取り込まれることになる。
Thereafter, when the serial signal SI changes to a high level in a time corresponding to a 4-bit width (four times the unit time) (time t24), the charging voltage VC exceeds the reference voltage Vref4. That is, every time the charging voltage VC reaches the reference voltages Vref1, Vref2, Vref3, and Vref4 between times t23 and t24, the pulsed determination signal Jx is output, so the count values Q0 to Q2 become 4. This value is taken into the
また、シリアル信号SIがロウレベルからハイレベルに変化してから(時刻t25)、ハイレベルが保持され状態が継続し、充電電圧VCが基準電圧Vref6に到達すると(t26)、この時点でカウント値Q0〜Q2は6となり、以後、シリアル信号SIのハイレベルが保持されている限り、カウント値Q0〜Q2は6のまま保持される。 Further, after the serial signal SI changes from the low level to the high level (time t25), the high level is maintained and the state continues and when the charging voltage VC reaches the reference voltage Vref6 (t26), the count value Q0 is reached at this time. ... Q2 becomes 6. Thereafter, as long as the high level of the serial signal SI is held, the count values Q0 to Q2 are held at 6.
<効果>
以上説明したように、復号回路1dによれば、判定の対象となるビット幅毎に、異なる基準電圧Vref1〜Vref6を用いて判定しているため、どのビット幅も安定した判定結果を得ることができる。
<Effect>
As described above, according to the
即ち、復号回路1cのように、基準電圧Vref1だけを用いてビット幅を判定する場合、基準電圧Vref1は、コンデンサ211を単位時間より所定時間だけ短い時間だけ連続充電した時に充電電圧VCが達するような大きさに設定されているため、これを繰り返し用いるほど(即ち、エッジ間隔が広いほど)、所定時間分の誤差が蓄積されてしまい、判定信号Jxがハイレベルになるタイミング、即ち、カウント値Q0〜Q2をカウントアップするタイミングがずれてしまうが、復号回路1dではこのような不都合を解消できるのである。
That is, when the bit width is determined using only the reference voltage Vref1 as in the decoding circuit 1c, the reference voltage Vref1 is such that the charging voltage VC reaches when the
[他の実施形態]
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。
[Other Embodiments]
As mentioned above, although several embodiment of this invention was described, this invention is not limited to the said embodiment, In the range which does not deviate from the summary of this invention, it is possible to implement in various aspects. .
例えば、第1実施形態にて記載したノード100〜107を構成する復号回路1は、第2〜第5実施形態の復号回路1a〜1dのいずれかに置き換えてもよい。
第3〜第5実施形態の復号回路1b〜1dでは、設定ビット値をシリアル信号SIの信号レベルを検出して設定する代わりに、第2実施形態の復号回路1aの場合と同様に、待機状態における既知の信号レベルと、エッジの検出結果から設定するように構成してもよい。
For example, the
In the
第4および第5実施形態の復号回路1c,1dでは、待機状態の時にも、計時信号発生回路21が充電動作を行うように構成されているが、第2実施形態の復号回路1aのように、ビット変換回路30bから、待機状態を検出したことを示す信号を出力させ、その信号によって、待機状態の間は、ビット変換回路21のスイッチ213を接地側に保持するように構成してもよい。
In the
また、上記実施形態は、シリアル信号SIにおいては6ビット以上同一レベルが継続することがないことを前提として、基準電圧Vrefkの数や、カウント回路28のビット数を設定したが、これらの数は、シリアル信号SIの規定に従って変化させてもよいことは言うまでもない。
In the above embodiment, the number of reference voltages Vrefk and the number of bits of the
1,1a〜1d…復号回路 2,2a…主処理回路 3…トランシーバ 4…レシーバ 5…フレーム判定回路 6…電源回路 7,8…電源スイッチ 10…エッジ検出回路 20,20a〜20c…持続時間判定回路 21…計時信号発生回路 22,22a…倍数判定回路 23…SRフリップフロップ回路 24…ORゲート 25,26,29…倍数判定回路 27…遅延回路 28…カウント回路 30,30a,30b…ビット変換回路 100〜107…ノード
DESCRIPTION OF
Claims (11)
前記シリアル信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路にてエッジが検出される毎に値がリセットされ、且つ時間の経過と共に値が増大する計時信号を発生させる計時信号発生回路と、
前記計時信号発生回路が発生させた計時信号を、予め設定された一または複数の判定閾値と比較することにより、前記エッジ検出回路にて検出されるエッジの間隔が前記単位時間の何倍に相当するかを判定する判定回路と、
前記判定回路での判定対象となったエッジ間隔に対応する前記シリアル信号の信号レベルを取得するレベル取得回路と、
前記判定回路により前記エッジの間隔が前記単位時間のN倍以上であると判定された状態を待機状態として、該待機状態の検出後に、前記エッジ検出回路にてエッジが検出されると、再び前記待機状態が検出されるまでの間、前記エッジ検出回路にてエッジが検出される毎に、前記レベル取得回路にて取得された信号レベルを有するビットデータを、前記判定回路で判定された倍数個だけ生成するビット変換回路と、
を備え、前記ビット変換回路によって生成されるデータ列を復号データとして出力することを特徴とする復号回路。 Receiving serial signals encoded using binary codes whose signal level changes in units of preset unit time so that the same signal level does not continue for N (N is an integer of 3 or more) units. A decoding circuit for decoding a waveform,
An edge detection circuit for detecting an edge of the serial signal;
A time signal generating circuit that generates a time signal that is reset each time an edge is detected by the edge detection circuit and that increases as time elapses;
By comparing the time signal generated by the time signal generation circuit with one or more predetermined threshold values, the edge interval detected by the edge detection circuit corresponds to how many times the unit time. A determination circuit for determining whether to
A level acquisition circuit that acquires the signal level of the serial signal corresponding to the edge interval that is the determination target in the determination circuit;
When the determination circuit determines that the interval between the edges is N times or more of the unit time as a standby state, and after the standby state is detected, the edge detection circuit detects the edge again. Until the standby state is detected, each time an edge is detected by the edge detection circuit, the bit data having the signal level acquired by the level acquisition circuit is a multiple determined by the determination circuit. A bit conversion circuit that only generates,
And a data sequence generated by the bit conversion circuit is output as decoded data.
前記単位時間のk(2≦k≦N,kは整数)倍に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさにそれぞれ設定されたN−1個の判定閾値を生成する判定閾値生成回路と、
前記判定閾値生成回路にて生成された各判定閾値と、前記計時信号の信号レベルとを大小比較する比較回路と、
からなることを特徴とする請求項1に記載の復号回路。 The determination circuit includes:
N−1 determinations each set to the magnitude of the signal level of the timing signal when the edge interval continues for a period corresponding to k times the unit time (2 ≦ k ≦ N, k is an integer). A determination threshold generation circuit for generating a threshold;
A comparison circuit that compares each determination threshold value generated by the determination threshold value generation circuit with the signal level of the timing signal;
The decoding circuit according to claim 1, comprising:
前記判定閾値生成回路にて生成されたN−1個の判定閾値のいずれか一つを選択して出力する選択回路と、
前記選択回路の出力と前記計時信号の信号レベルとを大小比較する単一の比較器と、
からなることを特徴とする請求項2に記載の復号回路。 The comparison circuit is
A selection circuit that selects and outputs any one of the N-1 determination thresholds generated by the determination threshold generation circuit;
A single comparator for comparing the output level of the selection circuit and the signal level of the timing signal;
The decoding circuit according to claim 2, comprising:
前記単位時間に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさに設定された判定閾値を発生させる判定閾値生成回路と、
前記判定閾値生成回路にて生成された判定閾値と前記計時信号の信号レベルとを大小比較する比較回路と、
該比較回路により、前記計時信号の信号レベルが判定閾値より大きいと判定されると、前記計時信号発生回路が発生させる計時信号の値をリセットするリセット回路と、
前記計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントし、前記エッジ検出回路にてエッジが検出される毎にカウント値がリセットされるカウンタと、
を備え、前記エッジ検出回路にて検出されたエッジによりリセットされる前の前記カウンタのカウント値を、判定結果の倍数として出力することを特徴とする請求項1に記載の復号回路。 The determination circuit includes:
A determination threshold value generation circuit for generating a determination threshold value set to the magnitude of the signal level of the time measurement signal when the edge interval continues for a period corresponding to the unit time;
A comparison circuit that compares the determination threshold generated by the determination threshold generation circuit with the signal level of the timing signal;
A reset circuit that resets the value of the time signal generated by the time signal generation circuit when the comparison circuit determines that the signal level of the time signal is greater than a determination threshold;
A counter that counts the number of times that the signal level of the timing signal is determined to be greater than a determination threshold, and that resets the count value each time an edge is detected by the edge detection circuit;
2. The decoding circuit according to claim 1, wherein a count value of the counter before being reset by an edge detected by the edge detection circuit is output as a multiple of a determination result.
前記単位時間のk(1≦k≦N)倍に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさにそれぞれ設定されたN個の判定閾値を生成する判定閾値生成回路と、
前記判定閾値生成回路にて生成されたN個の判定閾値のうち、いずれか一つを選択して出力する選択回路と、
前記選択回路の出力と前記計時信号の信号レベルとを大小比較する単一の比較器と、
前記計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントし、前記エッジ検出回路にてエッジが検出される毎にカウント値がリセットされるカウンタと、
を備え、
前記選択回路は、前記比較器にて選択回路の出力より計時信号の信号レベルの方が大きいと判定される毎に、値の小さい方から順に選択するように設定を切り替えると共に、前記エッジ検出回路にてエッジが検出される毎に選択の設定をリセットし、
前記エッジ検出回路にて検出されたエッジによりリセットされる前の前記カウンタのカウント値を、判定結果の倍数として出力することを特徴とする請求項1に記載の復号回路。 The determination circuit includes:
Determination threshold value for generating N determination threshold values respectively set to the magnitude of the signal level of the time measurement signal when the edge interval continues for a period corresponding to k (1 ≦ k ≦ N) times the unit time A generation circuit;
A selection circuit that selects and outputs any one of the N determination thresholds generated by the determination threshold generation circuit;
A single comparator for comparing the output level of the selection circuit and the signal level of the timing signal;
A counter that counts the number of times that the signal level of the timing signal is determined to be greater than a determination threshold, and that resets the count value each time an edge is detected by the edge detection circuit;
With
Each time the selection circuit determines that the signal level of the timing signal is higher than the output of the selection circuit by the comparator, the setting is switched so that the value is selected in ascending order, and the edge detection circuit Every time an edge is detected at
2. The decoding circuit according to claim 1, wherein a count value of the counter before being reset by an edge detected by the edge detection circuit is output as a multiple of a determination result.
電荷を充放電可能な容量性素子と、
前記容量性素子を一定電流で充電すると共に、前記エッジ検出回路にてエッジが検出される毎に充電電圧を初期電圧にリセットする充電回路と、
を備え、前記容量性素子の充電電圧を、前記計時信号として出力することを特徴とする請求項1乃至請求項8のいずれか一項に記載の復号回路。 The time signal generating circuit is:
A capacitive element capable of charging and discharging electric charge;
A charging circuit that charges the capacitive element with a constant current and resets a charging voltage to an initial voltage each time an edge is detected by the edge detection circuit;
The decoding circuit according to any one of claims 1 to 8, wherein a charging voltage of the capacitive element is output as the time measurement signal.
前記レシーバを介して受信した信号を復号する請求項1乃至請求項9のいずれか一項に記載の復号回路と、
前記復号回路にて復号されたデータ列が、予め設定されたコマンドを表している場合に、該コマンドに対応付けられた特定処理を実行する処理実行手段と、
を備えることを特徴とするノード。 A receiver that receives a serial signal from a communication path that performs communication using a binary code;
The decoding circuit according to any one of claims 1 to 9, which decodes a signal received via the receiver;
A process execution means for executing a specific process associated with the command when the data sequence decoded by the decoding circuit represents a preset command;
A node characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011050315A JP5616257B2 (en) | 2011-03-08 | 2011-03-08 | Decoding circuit and node |
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