JP2012182722A - デシメーションフィルタ及びデシメーション処理方法 - Google Patents

Abstract

【課題】1つのデシメーションフィルタ回路で、複数のキャリア信号に対してデシメーション処理を行い、回路規模の増大を抑える。
【解決手段】デシメーションフィルタが、時分割多重キャリア信号を受け付け、遅延調整した上で出力するシフトレジスタと、フィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、前記キャリア信号と、前記フィルタ係数を乗算し、当該乗算結果を出力する乗算器と、前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、を有する演算装置を備え、前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行う。
【選択図】図１

Description

本発明は、或る周波数でサンプリングされた入力信号を、より低い周波数に変換する際のデシメーション処理に関し、特にマルチキャリア信号に対してキャリアごとに異なるデシメーション比１／２^ｎのデシメーション処理を行うことに関する。

近年のデジタル高速無線通信システムの分野において、周波数帯域の利用率向上とデータ通信の高レート化が求められている。そしてこの要求に応えるため、高効率な多重方式が広く利用されている。これらの多重方式では、信号の送受信部において複数のキャリア信号を多重化させる処理が行われる。

また、この多重化処理に際して、所定のサンプリング周波数でサンプリングされた信号を、異なるサンプリング周波数でサンプリングされた信号に変換する場合がある。

この周波数変換処理は一般的に、サンプリング周波数変換(sampling frequency conversion)又は標本化周波数変換と呼ばれるものである。

この点、入力された信号をより低いサンプリング周波数の信号に変換する場合は、入力された信号を間引くことでダウンサンプリング（down sampling）を行う。もっとも、ダウンサンプリングされた信号に、そのサンプリング周波数の１／２の周波数（ナイキスト周波数）よりも高い周波数成分が含まれていると折り返し歪み（エリアシング成分）が発生してしまう。

そこで、一般的には上述の間引きを行う前に、所定のフィルタリング処理を行うことによって信号の周波数帯域をナイキスト周波数以下に制限する。そして、このフィルタリング処理で用いられるフィルタをデシメーションフィルタ又は間引きフィルタという。

このようなデシメーションフィルタの一例が特許文献１に記載されている。特許文献１に記載の技術では、信号を多重化するに際しチャネルの数に等しい複数のデシメーションフィルタを設ける構成が記載されている。そして、特許文献１に記載の技術では、この複数のデシメーションフィルタに対して入力サンプルのシーケンスを切換え入力することによりデシメーション処理を実現している。

特表平８−５０２８６８号公報

上述したように、特許文献１に記載された技術等を用いることにより、複数キャリアの入力信号に対してもデシメーション処理を行うことが可能となる。

しかしながらこれらの、一般的な技術には、或る問題があった。それは、複数キャリア信号の多重処理としてデシメーションを行う場合、デシメーションフィルタがキャリア数だけ必要となるという問題である。すなわち、一般的な技術では、回路規模が増大してしまうという問題があった。

そこで、本発明は、1つのデシメーションフィルタ回路で、複数のキャリア信号に対してデシメーション処理を行い、回路規模の増大を抑えることが可能なデシメーションフィルタ及びデシメーション処理方法を提供することを目的とする。

本発明の第１の観点によれば、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーションフィルタにおいて、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するシフトレジスタと、前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、前記シフトレジスタから出力されたキャリア信号と、前記係数メモリから出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算器と、前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、を有する演算装置を備え、前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行うことを特徴とするデシメーションフィルタが提供される。

本発明の第２の観点によれば、デシメーションフィルタが、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーション処理方法において、複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するステップと、
前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力するステップと、前記出力されたキャリア信号と、前記出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算ステップと、前記乗算ステップにおける出力をキャリア信号ごとに積算し、積算結果を出力するステップと、を有する演算装置を備え、前記シフトレジスタが前記乗算ステップにおいて乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行うことを特徴とするデシメーション処理方法が提供される。

本発明によれば、複数のキャリア信号のデシメーション処理を行う場合に、各キャリア信号のデシメーション比に応じたフィルタ係数を用意して、乗算装置にて時分割に信号処理を行うことから、1つのデシメーションフィルタ回路で、複数のキャリア信号に対してデシメーション処理を行い、回路規模の増大を抑えることが可能となる。

本発明の実施形態の基本的構成を表すブロック図である。 本発明の実施形態の基本的動作を表すフローチャートである。 本発明の実施形態におけるシリアルパラレル変換器の入出力を表す概念図である。 本発明の実施例の基本的構成を表すブロック図である。 本発明の実施例における演算装置内の係数メモリの格納方法を示す図である。 本発の明実施例における演算装置乗算器の入出力のタイムチャートである。 本発明の実施例における演算装置内のアキュムレータ出力から加算器までのタイムチャートである。 本発明の実施例におけるフォーマット変換器のタイムチャート図である。

次に、本発明の実施形態について図面を用いて詳細に説明する。

図１は、本発明の実施形態の基本的構成を示す図である。

図１を参照すると本発明の実施形態であるデシメーションフィルタ１００は、パラレルシリアル変換器１０、演算装置２０、加算器３０及びフォーマット変換器４０を含む。

加えて、演算装置２０は、シフトレジスタ２１、係数メモリ２２、乗算器２３及びアキュムレータ２６を含む。更にアキュムレータ２６は、加算器２４及びメモリバッファ２５を含む。以下これら各部の機能についてまず説明する。また、併せて本実施形態の動作について図２のフローチャートを参照して説明する。

パラレルシリアル変換器１０は、複数のキャリア信号を同じサンプリング周波数で時分割多重し、シフトレジスタ２１に対して１つの信号として出力する（ステップＳ１０１）。この時分割多重された１つの信号を以下の説明においては適宜「多重キャリア信号」と呼ぶものとする。なお、パラレルシリアル変換器１０に入力するキャリア信号の数に特に制限はなく、任意の数のキャリア信号を入力することが可能である。図１ではキャリア信号としてＳ１、Ｓ２及びＳｍ（ｍは自然数）を図示する。

また、同様に演算装置２０の数として好ましい数というものはあるが、数の上限に制限はなく、任意の数の演算装置２０を用意することが可能である。図では演算装置２０として演算装置２０−１、演算装置２０−２及び演算装置２０−ｋ（ｋは自然数）を図示する。

シフトレジスタ２１は、パラレルシリアル変換器１０より入力された多重キャリア信号を、乗算器２３で乗算されるフィルタ係数と相関が合うように遅延調整した上で乗算器２３に出力する（ステップＳ１０２）。ここで、シフトレジスタの数は、キャリア信号数とキャリア信号中最小のデシメーション比に応じて決定される。

係数メモリ２２には、キャリア数とキャリア信号中最大のデシメーション比に応じたフィルタ係数が用意されて格納される。そして、係数メモリ２２は自身に格納されているフィルタ計数を乗算器２３に対して順次出力する（ステップＳ１０３）。

乗算器２３は、シフトレジスタ２１より入力されたキャリア信号と、係数メモリ２２から順次出力されたフィルタ係数とを乗算する。乗算後のキャリア信号は乗算器２３の出力として、アキュムレータ２６に出力する（ステップＳ１０４）。

アキュムレータ２６では、加算器２４とメモリバッファ２５を使用して、入力されたキャリア信号ごとに積算を行う（ステップＳ１０５）。この積算は積算回数が最小となる、最小のデシメーション比に合わせた回数だけ行う（ステップＳ１０６においてＮｏ）。

そして、積算回数が最小となる、最小のデシメーション比に合わせた回数だけ積算を行ったら（ステップＳ１０６においてＹｅｓ）、キャリア信号ごとに順に結果を加算器３０に出力する（ステップＳ１０７）。その後、出力したキャリア信号用のメモリをクリアして、次の積算を再開する。

加算器３０は、全ての演算装置２０の出力結果をキャリア信号ごとに全て加算して、フォーマット変換器４０に出力する（ステップＳ１０８）。

フォーマット変換器４０は、加算器３０より入力されたキャリア信号を後段の装置に適した信号フォーマットに変換して出力する（ステップＳ１０９）。

続いて、図面を参照して本実施形態における各部での処理について詳細に説明する。

図３は、複数のキャリア信号を同じサンプリング周波数の1つの多重信号として出力するパラレルシリアル変換器１０の動作を示す。

デシメーション処理の対象とするキャリア信号の数をｍとすると、パラレルシリアル変換器１０には、サンプリング周波数ｆの複数のキャリア信号Ｓ_１〜Ｓ_ｍが入力され、Ｓ_１〜Ｓ_ｍの順に時分割多重処理されたサンプリング周波数ｆのシリアル信号として出力される。

次に、デシメーション処理動作について数式を用いて説明する。

タップ数ｈで構成された、デシメーション比１／２^ｎ（ｎは自然数）のダウンサンプリングを行うデシメーションフィルタの信号処理は、入力信号であるサンプリング周波数ｆｓのキャリア信号をＤ１、Ｄ２、・・・Ｄｈとし、フィルタ係数をＣ_１、Ｃ_２、・・・Ｃ_ｈとすると、サンプリング周波数ｆｓ／２^ｎの出力信号Ｚ_０、Ｚ_１、・・・は、以下の式（１）のように表せる。

Z_n=D_1+2^n*C₁+D_2+2^n*C₂+D_3+2n*C₃+D_4+2^n*C₄+D_5+2^n*C₅+・・・+D_h-1+2^n*C_h-1+D_h+2^n*C_h
．．．式（１）

サンプリング周波数ｆｓのキャリア信号を、デシメーション比１／２^ｎでダウンサンプリングするデシメーション処理を行うと、サンプリング周波数ｆｓ／２^ｎの信号が出力されることから、デシメーションフィルタは１／(ｆｓ／２^ｎ)で示される時間内に1回のデシメーション処理を終わらせることになる。このため、デシメーションフィルタの入力信号は、1回の処理が終わる度に２^ｎ個ずつズレていくことになる。

例えば、デシメーション比１／２のデシメーションフィルタの場合の出力信号Z0、Z1、Z2・・・を式（１）より求める。この場合は、以下のようになる。これより、1回の処理が終わり、出力信号Ｚｎが出力される度に、入力信号は２個ずつズレていくことが分かる。

Z₀=D₁*C₁+D₂*C₂+D₃*C₃+D₄*C₄+D₅*C₅+D₆*C₆+・・・+D_h-1*C_h-1+D_h*C_h
Z₁=D₃*C₁+D₄*C₂+D₅*C₃+D₆*C₄+D₇*C₅+D₈*C₆+・・・+D_h+1*C_h-1+D_h+2*C_h
Z₂=D₅*C₁+D₆*C₂+D₇*C₃+D₈*C₄+D₉*C₅+D₁₀*C₅+・・・+D_h+3*C_h-1+D_h+4*C_h
・・・
同様に、デシメーション比１／４のデシメーションフィルタの場合の出力信号Z0、Z1、Z2・・・を式（１）より求める。この場合は、以下のようになる。これより、1回の処理が終わり、出力信号Ｚｎが出力される度に、入力信号は４個ずつズレていくことが分かる。

Z₀=D₁*C₁+D₂*C₂+D₃*C₃+D₄*C₄+D₅*C₅+D₆*C₆+・・・+D_h-1*C_h-1+D_h*C_h
Z₁=D₅*C₁+D₆*C₂+D₇*C₃+D₈*C₄+D₉*C₅+D₁₀*C₆+・・・+D_h+3*C_h-1+D_h+4*C_h
Z₂=D₉*C₁+D₁₀*C₂+D₁₁*C₃+D₁₂*C₄+D₁₃*C₅+D₁₄*C₅+・・・+D_h+7*C_h-1+D_h+8*C_h
・・・
以上の様に、デシメーション比１／２^ｎのデシメーションフィルタの場合は、1回の処理が終わり、出力信号Ｚｎが出力される度に、入力信号は２^ｎ個ずつズレていく。

この処理を実現するため、キャリア信号数と各キャリアのデシメーション比に応じて、フィルタ係数を係数メモリ２２にセットし、複数の演算装置２０を用いてデシメーション処理を行う。

サンプリング周波数ｆｓのキャリア信号を、デシメーション比１／２^ｎにダウンサンプリングするデシメーション処理を行う場合、式（１）より、２^ｎ個のキャリア信号に２^ｎ個のフィルタ係数を１対１で乗算して積算する。これにより、サンプリング周波数ｆｓのキャリア信号をサンプリング周波数ｆｓ／２^ｎにダウンサンプリングしてデシメーション処理ができる。この結果、デシメーションフィルタは、１／（ｆｓ／２^ｎ）の時間内に1回のデシメーション処理が終わることになる。そのため、各演算装置２０は、この時間内に1回のデシメーション処理を終わらせる必要がある。そこで、1つの演算装置２０は、入力信号のサンプリング周波数ｆｓで動作する２^ｎ個のシフトレジスタと、２^ｎ個のフィルタ係数を持ち、２^ｎ個の入力信号を動作周波数ｆｓでフィルタ係数と乗算してその結果を積算処理する。これにより、１／（ｆｓ／２^ｎ）の時間内にデシメーション比１／２^ｎのデシメーション処理を行う。

本実施形態におけるデシメーションフィルタ１００は、複数のキャリア信号を異なるデシメーション比で多重処理するが、多重キャリア信号のサンプリング周波数が同じであるため、デシメーション比ごとに１回のデシメーション処理にかかる時間が異なる。これに対し、演算装置２０内のシフトレジスタ数はデシメーション比に依らず固定のため、１つの演算装置だけで１回のデシメーション処理を行えるのは、任意の１つのデシメーション比のデシメーション処理のみになる。そこで、１つの演算装置２０のシフトレジスタ数は、１回のデシメーション処理時間が最短となる最小のデシメーション比に合わせ、最小のデシメーション比よりも大きい他のデシメーション比のデシメーション処理に関しては、複数の演算装置２０を1組みにして行う。

以上より、サンプリング周波数ｆｓ、キャリア数ｍのマルチキャリア信号を、最小デシメーション比が１／２^ｎ、最大デシメーション比が１／２^ｋ、これ以外の任意のデシメーション比が１／２^ｌ、（ｎ、ｌ、ｋは、ｎ＜ｌ＜ｋの自然数）の異なるデシメーション比でデシメーション処理する場合の構成は、以下の様になる。

各演算装置２０のシフトレジスタに含まれるレジスタの個数は、処理するキャリア数ｍと１回のデシメーション処理時間が最短である最小のデシメーション比に合わせるためｍ×２^ｎ個になる。これに対して、デシメーション比１／２^ｌが、1回のデシメーション処理に必要なフィルタ係数は１／２^ｌ 個なので、ｍ×２^ｌのシフトレジスタ２１が必要になるため、２^ｌ／２^ｎ＝２^{（ｌ−ｎ）}個の演算装置２０を１組としてデシメーション処理を行うことにする。

１組とする演算装置の数が最大になるデシメーション処理は、最大デシメーション比１／２^ｋの場合なので、各演算装置２０の係数メモリ２２が用意するフィルタ係数の格納数は、最大デシメーション比１／２^ｋが１組の演算装置２０内で１回のデシメーション処理を行うデータ数２^ｋとキャリア数ｍの積、ｍ×１／２^ｋ 個分とする。また、デシメーション処理される各キャリアの入力信号のサンプリング周波数は同じなので、係数メモリに格納されたフィルタ係数が1周する間に、最小デシメーション比１／２^ｋ が２^{ｎ（ｋ−ｎ）}回、最大デシメーション比１／２^ｋ が１回、これ以外の任意のデシメーション比１／２^ｌ が２^{（ｋ−ｌ）} 回、それぞれデシメーション処理が行われる。

各演算装置２０には、各キャリアの係数が、演算装置２０内のシフトレジスタ２１のレジスタ数ｍ×２ｎをキャリア数ｍで割った数の２^ｎ個分それぞれに割り当てられ、係数メモリにキャリア毎にセットされる。係数メモリの格納数は、ｍ×２^ｋ 個なので、各キャリアともに２^{（ｋ−ｎ）}回分のデシメーション処理が行える係数が入る。

しかし、２（ｋ−ｎ） 回分の係数を使用するのは、１回（1データ）分のデシメーション処理を１つの演算装置２０で行えるようにシフトレジスタの数を合わせた最小デシメーション比のみである。これ以外のデシメーション比１／２^ｌは同時間内に２^{（ｋ−ｌ）}回のデシメーション処理しか行えないことになり、この回以外の係数はデシメーション処理に使用されないことになる。そこで、使用されないフィルタ係数は“０”に置き換える。これにより、演算装置２０のアキュムレート２６の出力および加算器２４の出力において、デシメーション処理に使用しない演算結果が“０”になり、余分な回路が不要となる。

係数メモリの格納に関しては、演算装置２０に入力される多重キャリアの入力順やデータフォーマット、デシメーション比に合わせて行う。

1つの演算装置２０に格納されるフィルタ係数が決まると、各デシメーション処理に必要なフィルタ係数に応じて、必要な演算装置２０の数が決まるが、最大のデシメーション比に応じた演算装置数２０になる可能性が高い。一般に、入力信号のサンプリング周波数、演算速度、フィルタ係数が同じであれば、デシメーション比の大きいものほど、演算装置２０は大きくなるが、本実施形態における構成でもそれは変わらない。このため、デシメーション比の小さいものは、フィルタ係数よりも多い演算装置２０が存在する場合があるが、この場合は、余分な演算装置の係数メモリにはフィルタ係数を“０”として格納する。

各キャリア信号とフィルタ係数は、乗算器２３で乗算されて、演算装置２０内のアキュムレータ２６に入力される。アキュムレータ２６では、シフトレジスタ２１若しくはメモリバッファ２５を使用して、入力されたキャリア信号ごとに累積算を行う。累積算は、１回のデシメーション処理ごとに結果を出す必要があるので、１回のデシメーション処理の時間が一番短い、最小のデシメーション比１／２^ｎのデシメーション処理に合わせて２^ｎ回累積算を行ったら、キャリア信号ごとに順に積算結果を加算器２４に出力したのち、出力したキャリア用のメモリをクリアして、次の累積算を再開する。加算器３０は、入力された全演算装置２０の出力結果を、キャリア信号ごとに全加算する。全加算された結果の信号は、デシメーション処理を行われたキャリア出力になる。デシメーション処理された各キャリア信号は、フォーマット変換器４０に入力される。フォーマット変換器４０は、時分割多重処理されたキャリア信号を、後段の装置に適したビット数や信号フォーマットに変換して出力する。

［実施例］
続いて、本発明の具体的な実施例として、３キャリア多重の場合の構成を図４に示す。

なお、図４においては、図１に示した実施形態と同一の構成要素には同一の符号を付してある。また、本実施例では第１のキャリア、第２のキャリア及び第３のキャリアの３つのキャリアを多重する。ここで、各キャリアのデシメーション比は、第１のキャリアはデシメーション比１／２、第２のキャリアはデシメーション比１／４、第３のキャリアはデシメーション比を１／８とする。更に、本願の実施形態においては３つのキャリアを多重することからメモリバッファ２５には第１のキャリアメモリ２８−１、第２のキャリアメモリ２８−２及び第３のキャリアメモリ２８−３を図示する。これらのキャリアメモリは、各キャリアにそれぞれ対応するものである。

また、本実施例では演算装置２０のシフトレジスタ２１内のレジスタ数は、キャリア数３とデシメーション処理時間が最短の最小のデシメーション比１／２より、３×２＝６個になる。そのため、図４ではシフトレジスタ２１内にレジスタ２６を６個図示する。

また、これに対して、最大のデシメーション比１／８のデシメーション処理には３×８＝２４個のレジスタが必要なので、６個のレジスタを有する演算装置２０を４個１組として処理を行う。そのため、図４では演算装置２０を演算装置２０−１、演算装置２０−２、
演算装置２０−３及び演算装置２０−４の４個図示する。

また、各演算装置２０の係数メモリ２２が用意する係数の格納数は、最大デシメーション比１／８が１組の演算装置２０内で１回のデシメーション処理を行うデータ数８とキャリア数３の積である２４個を用意する。

まず、シリアルパラレル変換器１０に入力された第１のキャリア、第２のキャリア及び第３のキャリアの各キャリア信号は、第１のキャリア、第２のキャリア、第３のキャリア順に、同じサンプリング周波数で時分割多重され、シフトレジスタ２１に対して出力される。

ここで、演算装置２０の係数メモリの格納について、図５に示す。

第１のキャリアは、デシメーション比１／２なので、１データのデシメーション処理では２個のキャリア信号に２個のフィルタ係数を使用する。第２のキャリアは、デシメーション比１／４なので、同様に４個のフィルタ係数を使用する。第３のキャリアは、デシメーション比を１／８なので、同様に８個のフィルタ係数を使用する。また、各キャリアの入力信号のサンプリング周波数は同じなので、第１のキャリアが４回のデシメーション処理を行う間に、第２のキャリアは２回、第３のキャリアは１回、それぞれデシメーション処理が行われる。

これを踏まえて、次のように係数メモリの格納を行う。１つの演算装置２０のシフトレジスタ２１のレジスタ数は６個なので、1キャリアあたり２個のフィルタ係数を、係数メモリにキャリア順にセットする。この結果、１回のデシメーション処理で２個のフィルタ係数を使用する第１のキャリアは１つの演算装置で1データ分のデシメーション処理が行える。しかし、第２のキャリアは、１回のデシメーション処理で４個のフィルタ係数を使用するために１つの演算装置で１データ分のデシメーション処理が行えず、２つの演算装置を組として１データ分のデシメーション処理を行う。第３のキャリアも同様で、4つの演算装置組として１データ分のデシメーション処理を行う。また、係数メモリの格納数は、２４個なので、各キャリアともに４回繰り返してフィルタ係数が入る。しかし、４回分の係数を使用するのは、1回のデシメーション処理を１つの演算装置２０で行えるようにレジスタ数を合わせた最小デシメーション比１／２の第１のキャリアのみである。そして、第１のキャリア以外のキャリアは、同時間内にデシメーション比１／４は２回分、デシメーション比１／８は１回分のデシメーション処理しか行なえないので、それぞれの処理を行えない分のフィルタ係数は使用されないため“０”に置き換える。

４組分の演算装置２０の乗算器２３の入出力のタイムチャートを図６に示す。示されているのは、係数メモリが１周する２４データ分で、以降はデータがズレながら、これを繰り返す。なお、構成は図４に示してある。

各演算装置２０には、第１のキャリア（Ｃ１Ｄ＊＊）、第２のキャリア（Ｃ２Ｄ＊＊）、第３のキャリア（Ｃ３Ｄ＊＊）の順に、同じサンプリング周波数で時分割多重されたキャリア信号が入力される。各演算装置のシフトレジスタ２１は、６個のレジスタで構成されているので、各演算装置間には、６データ分の遅延が生じている。この遅延差は、演算装置２０がデシメーション比１／２のデシメーション処理1回分を単位として構成されていることから生じる２データ×３キャリア分の遅延であり、係数メモリにセットされたフィルタ係数とキャリアの相関関係が一致している。この結果、第１のキャリアは、処理時間「１と４」、「７と１０」、「１３と１６」、「１９と２２」の２データを組とする４回、第２のキャリアは、処理時間「２と５」、「１４と１７」の２データを組と２回、第３のキャリアは、処理時間「３と６」の２データを組とする1回分の、それぞれのデシメーション処理用の乗算器データが出力される。これは、各キャリアの、係数メモリに格納されたフィルタ係数で行われるデシメーション処理の回数に一致する。これ以外の時間のデータは、デシメーション処理に使用されないため“０”として出力されている。

続いて、４組分の演算装置２０のアキュムレータ２６の出力から加算器３０で加算されて、フォーマット変換器４０でフォーマット変換されて出力されるまでのタイムチャートを図７に示す。なお、構成は図４に示してある。

各演算装置２０のアキュムレータ２６は、乗算器２３の出力データをキャリア毎にメモリに格納し、乗算器２３から次のそのキャリアの乗算データが出力されたら、メモリに格納していたデータと加算して、再度メモリに格納する、という動作を繰り返すことにより積算を行う。

これを所定回数行ったら、加算器３０へ出力すると同時に、メモリバッファ２５をクリアにして、次の積算を行う。

本実施例では、演算装置２０が、３キャリア入力があり、デシメーション比１／２のデシメーション処理1回分を単位として構成されていることから、上述したようにメモリバッファ２５には３キャリア分のキャリアメモリ２８が用意されている。そして、本実施例では乗算器２３の出力データを２回積算する度に、加算器３０へ出力してメモリをクリアにして次の加算を行う。アキュムレータ２６は、図６で示された、各キャリアの乗算器２３からの出力の２データの組をキャリア毎に積算して、その結果を加算器３０に出力し、メモリバッファ２５をクリアして次の積算を行う。各キャリアは、係数メモリが１周する２４データの間に４回の積算結果を加算器３０に出力するが、デシメーション比１／４のデシメーション処理は２回、デシメーション比１／８のデシメーション処理は１回だけ有意な値が出力され、それ以外は“０”が出力される。これは、各キャリアのデシメーション処理に使用されないデータに対して、フィルタ係数を“０”としているためであり、その積算結果は“０”になる。これにより、本実施例では余分な回路を設けることなく、不要なデータの処理が行える。

その後、加算器３０で加算された出力は、デシメーション処理を完了した出力データになる。この加算器３０で加算された出力データを、フォーマット変換器４０に入力し、ビット数や信号フォーマットを後段の装置に合わせて成形して出力する。

図７及び図８では、シリアルパラレル変換を行い、各キャリアに分離し、デシメーション比１／８の第３のキャリアに合わせて、キャリアを出力している。

なお、上述した実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。

以上説明した本発明の実施形態及び実施例では、複数のキャリア信号のデシメーション処理を行う場合に、1つのデシメーションフィルタ回路で、複数のキャリア信号に対してキャリア毎に任意の１／２^ｎデシメーション処理を行うことが可能となるという効果を奏する。これに伴い、発明の実施形態及び実施例では、回路規模の増大を抑えることが可能となるという効果を奏する。

その理由は、各キャリア信号のデシメーション比に応じたフィルタ係数を用意して、乗算装置にて時分割に信号処理するからである。

続いて、上述した本発明の実施形態を概略としてまとめる。

本発明の実施形態は複数のキャリア信号を同じサンプリング周波数の時分割多重キャリア信号として出力するパラレルシリアル変換器と、乗算器と乗算器出力をキャリア信号ごとに積算する機能を有するアキュムレータとデシメーション処理に使用されるフィルタ係数を格納する係数メモリと乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせるシフトレジスタを含む。また、複数の演算装置と、全演算装置の出力結果を加算する加算器と、加算器の出力を後段装置に合わせた信号フォーマットに変換して出力するフォーマット変換器を含む。多重されたキャリア信号はシフトレジスタに入力され、乗算器で乗算されるキャリア毎のフィルタ係数とのタイミングを合わせるために遅延処理されて乗算器に出力される。乗算器では、キャリア信号と係数メモリから出力されたキャリア信号ごとのデシメーション処理に使用されるフィルタ係数が乗算され、その結果をアキュムレータにてキャリアごとに積算される。全演算装置のアキュムレータ出力結果は、加算器にて加算されてフォーマット変換器出力され、後段装置に合わせた信号フォーマットに変換して出力される。

以上が本願発明の実施形態の概略である。

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１） 多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーションフィルタにおいて、
複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するシフトレジスタと、
前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、
前記シフトレジスタから出力されたキャリア信号と、前記係数メモリから出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算器と、
前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、
を有する演算装置を備え、
前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行うことを特徴とするデシメーションフィルタ。

（付記２） 付記１に記載のデシメーションフィルタにおいて、
前記キャリア信号毎にデシメーション比が異なることに起因する、単位時間あたりに演算処理されるフィルタ係数の差を、演算処理されない時間のフィルタ係数を０に設定することにより調整することを特徴とするデシメーションフィルタ。

（付記３） 付記１又は２に記載のデシメーションフィルタにおいて、
複数の前記演算装置の全ては1つの周波数で同じ処理動作を行うことを特徴とするデシメーションフィルタ。

（付記４） 付記１乃至３の何れか１に記載のデシメーションフィルタにおいて、
前記演算装置の数は少なくとも、全フィルタ係数を最小のデシメーション比で除算した値と等しいことを特徴とするデシメーションフィルタ。

（付記５） 付記１乃至４の何れか１に記載のデシメーションフィルタにおいて、
前記各演算装置が有するシフトレジスタ内のレジスタの個数は、処理するキャリア数をｍ（ｍは自然数）とした場合に、当該ｍと前記ｎを用いたｍ×２^ｎ個であることを特徴とするデシメーションフィルタ。

（付記６） 付記１乃至５の何れか１に記載のデシメーションフィルタにおいて、
複数のキャリア信号を入力され、当該入力された複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として前記シフトレジスタに出力するパラレルシリアル変換器と、
複数の前記演算装置の出力結果を加算し、当該加算結果を出力する加算器と、
前記加算器の出力を所定の信号フォーマットに変換し、当該変換結果を出力するフォーマット変換器と、
を更に備えることを特徴とするデシメーションフィルタ。

（付記７） デシメーションフィルタが、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーション処理方法において、
複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するステップと、
前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力するステップと、
前記出力されたキャリア信号と、前記出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算ステップと、
前記乗算ステップにおける出力をキャリア信号ごとに積算し、積算結果を出力するステップと、
を有する演算装置を備え、
前記シフトレジスタが前記乗算ステップにおいて乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行うことを特徴とするデシメーション処理方法。

本発明は、サンプリング周波数変換を行う機器全般のデシメーションフィルタとして好適である。

１０ パラレルシリアル変換器
２０−１、２０−２、２０−３、２０−４、２０−ｋ 演算装置
２１ シフトレジスタ
２２ 係数メモリ
２３ 乗算器
２４ 加算器
２５ メモリバッファ
２６ アキュムレータ
２７ レジスタ
２８−１ 第１のキャリアメモリ
２８−２ 第２のキャリアメモリ
２８−３ 第３のキャリアメモリ
３０ 加算器
４０ フォーマット変換器
１００ デシメーションフィルタ

Claims (7)

1. 多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーションフィルタにおいて、
   複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するシフトレジスタと、
   前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力する係数メモリと、
   前記シフトレジスタから出力されたキャリア信号と、前記係数メモリから出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算器と、
   前記乗算器の出力をキャリア信号ごとに積算し、積算結果を出力するアキュムレータと、
   を有する演算装置を備え、
   前記シフトレジスタが前記乗算器において乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の前記演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行うことを特徴とするデシメーションフィルタ。
2. 請求項１に記載のデシメーションフィルタにおいて、
   前記キャリア信号毎にデシメーション比が異なることに起因する、単位時間あたりに演算処理されるフィルタ係数の差を、演算処理されない時間のフィルタ係数を０に設定することにより調整することを特徴とするデシメーションフィルタ。
3. 請求項１又は２に記載のデシメーションフィルタにおいて、
   複数の前記演算装置の全ては1つの周波数で同じ処理動作を行うことを特徴とするデシメーションフィルタ。
4. 請求項１乃至３の何れか１項に記載のデシメーションフィルタにおいて、
   前記演算装置の数は少なくとも、全フィルタ係数を最小のデシメーション比で除算した値と等しいことを特徴とするデシメーションフィルタ。
5. 請求項１乃至４の何れか１項に記載のデシメーションフィルタにおいて、
   前記各演算装置が有するシフトレジスタ内のレジスタの個数は、処理するキャリア数をｍ（ｍは自然数）とした場合に、当該ｍと前記ｎを用いたｍ×２^ｎ個であることを特徴とするデシメーションフィルタ。
6. 請求項１乃至５の何れか１項に記載のデシメーションフィルタにおいて、
   複数のキャリア信号を入力され、当該入力された複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として前記シフトレジスタに出力するパラレルシリアル変換器と、
   複数の前記演算装置の出力結果を加算し、当該加算結果を出力する加算器と、
   前記加算器の出力を所定の信号フォーマットに変換し、当該変換結果を出力するフォーマット変換器と、
   を更に備えることを特徴とするデシメーションフィルタ。
7. デシメーションフィルタが、多重されたキャリア信号を対象とし、キャリアごとに異なるデシメーション比のデシメーション処理を行うデシメーション処理方法において、
   複数のキャリア信号をサンプリング周波数の同じ時分割多重キャリア信号として受け付け、当該キャリア信号を遅延調整した上で出力するステップと、
   前記デシメーション処理に使用するフィルタ係数を格納し、当該フィルタ係数を順次出力するステップと、
   前記出力されたキャリア信号と、前記出力されたフィルタ係数を乗算し、当該乗算結果を出力する乗算ステップと、
   前記乗算ステップにおける出力をキャリア信号ごとに積算し、積算結果を出力するステップと、
   を有する演算装置を備え、
   前記シフトレジスタが前記乗算ステップにおいて乗算されるフィルタ係数とキャリア信号の相関遅延を合わせることにより複数の演算装置を組にしてキャリア毎にデシメーション比１／２^ｎ（nは、自然数）のデシメーション処理を行うことを特徴とするデシメーション処理方法。

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