JP2012156833A - 画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な画像データ取込方法等を提供する。
【解決手段】順次送られる画像データを取り込むための画像データ取込方法は、前記画像データが伝送される信号線上のデータをｍ相のデータ取込クロックを用いて取り込む第１の取り込みステップと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをｎ相の取込基準クロックで取り込む基準信号取り込みステップと、前記基準信号取り込みステップにおいて、前記ｎ相の取込基準クロックのうち、前記基準信号が取り込まれた取込基準クロックに応じて、前記第１の取り込みステップにおいて取り込まれたデータを並び替える並び替えステップと、前記並び替えステップにおいて並び替えられたデータを前記画像データとして取り込む第２の取り込みステップとを含む。
【選択図】図８

Description

本発明は、画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等に関する。

従来より、液晶パネルを用いた液晶プロジェクターでは、投射映像の高精細化に対する要求が高い。そのため、液晶パネルの駆動周波数の高速化が必要となり、液晶パネルを駆動する駆動装置に対し、画像データや表示同期信号を高速に供給し続ける必要性が高まっている。そこで、画像データの転送ビット幅を増やし、表示同期信号と共に、高い周波数で、駆動装置に対しデータ転送することが行われている。

また、このような駆動装置に対して画像データ等を高速に送受信する技術については、種々提案されている。例えば特許文献１には、シリアル変換を行って、高速にデータを受信する信号ドライバーが開示されている。更に、例えば特許文献２又は特許文献３には、ＰＬＬ回路を用いて同期をとり、高速にシリアルデータを転送する液晶駆動信号転送装置等が開示されている。

一方、最近の液晶プロジェクターでは、投射画像の高精細化に加えて、投射映像の３Ｄ化に対する要求が高まっている。そこで、ＬＶＤＳ（Low Voltage Differential Signaling）等の規格に従って、高い周波数でデータ転送等が行われている。

特開２００９−１５２０３号公報 特開平１１−２６５１６８号公報 特開平９−１２７９０８号公報

しかしながら、例えばＬＶＤＳの規格では、データパケット中に表示同期信号を組み込んで転送することになり、回路のオーバーヘッドが大きいという問題がある。また、３Ｄ映像の投射を行おうとすると、ＬＶＤＳの規格等で規定された最高転送速度では、十分に画像データ等を転送することが難しくなっている。この最高転送速度を超えて画像データ等の転送を行おうとすると、表示同期信号のパルス幅がより一層短くなり、たとえ特許文献１、特許文献２又は特許文献３に開示された技術を用いたとしても、表示同期信号を正確に取り込むことができないという問題がある。

投射映像の３Ｄ化に限らず、画像サイズの拡大や、より高精細な映像規格への対応の必要性を背景に、上記の画像データ等の高速データ転送に対する要求は、今後も高まることが予想される。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等を提供することができる。

（１）本発明の第１の態様は、順次送られる画像データを取り込むための画像データ取込方法が、前記画像データが伝送される信号線上のデータをｍ（ｍは２以上の整数）相のデータ取込クロックを用いて取り込む第１の取り込みステップと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをｎ（ｎは２以上の整数）相の取込基準クロックで取り込む基準信号取り込みステップと、前記基準信号取り込みステップにおいて、前記ｎ相の取込基準クロックのうち、前記基準信号が取り込まれた取込基準クロックに応じて、前記第１の取り込みステップにおいて取り込まれたデータを並び替える並び替えステップと、前記並び替えステップにおいて並び替えられたデータを前記画像データとして取り込む第２の取り込みステップとを含む。

本態様によれば、画像データを一旦取り込むと共に、基準信号をｎ相の取込基準クロックで取り込み、該基準信号をｎ相の取込基準クロックのうちのどの取込基準クロックかに応じて、画像データを並び替えることができる。従って、画像データや基準信号がこれまで以上に高速に転送される場合であっても、正確に画像データ等を取り込むことができるようになる。

（２）本発明の第２の態様に係る画像データ取込方法は、第１の態様において、前記並べ替えステップでは、前記ｎ相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックに応じて、前記第１の取り込みステップにおいて取り込まれたデータを並び替える。

本態様においては、ｎ相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックを判定することで、基準信号がどの取込基準クロックかを判定するようにしている。これにより、高速に画像データ等が転送される場合でも、より低速で判定し、判定結果に応じて画像データを取り込むことができるようになる。

（３）本発明の第３の態様に係る画像データ取込方法では、第１の態様又は第２の態様において、ｎはｍ以下である。

本態様によれば、高速に画像データ等が転送される場合でも、より低速で画像データを取り込むことができるようになる。

（４）本発明の第４の態様に係る画像データ取込方法では、第１の態様乃至第３の態様のいずれかにおいて、前記ｍ相のデータ取込クロックは、ｍ／２相の取込基準クロックの立ち上がりエッジ及び立ち下がりエッジで、前記画像データが伝送される信号線上のデータを取り込むためのクロックである。

本態様によれば、データ取込クロックの両エッジで画像データを取り込むことができるため、データ取込クロックの周波数をできるだけ低くしながら、上記の効果を有する画像データ取込方法を提供することができるようになる。

（５）本発明の第５の態様に係る画像データ取込方法では、第１の態様乃至第４の態様のいずれかにおいて、前記ｍ相のデータ取込クロック及び前記ｎ相の取込基準クロックの少なくとも１つは、前記画像データに対応した画素クロックを分周したクロックである。

本態様によれば、データ取込クロック又は取込基準クロックを分周回路で生成することができるため、分周回路に余計な制御を行ってヒゲ等の不具合が生ずることなく、安定した回路で、高速に転送される画像データを取り込むことができるようになる。

（６）本発明の第６の態様に係る画像データ取込方法では、第１の態様乃至第５の態様のいずれかにおいて、前記基準信号が伝送される信号線上に前記基準信号と時分割された伝送されるコマンドデータを取り込むコマンドデータ取り込みステップを含み、前記コマンドデータは、前記第２の取り込みステップにおいて取り込まれた前記画像データの表示を制御するためのコマンドデータである。

本態様によれば、上記の効果に加えて、信号線を増やすことなく、きめ細かい表示制御を行うことができるようになる。

（７）本発明の第７の態様に係る画像データ取込方法では、第６の態様において、前記コマンドデータ取り込みステップでは、前記基準信号と時分割で連続して伝送されるコマンドデータの少なくとも１つを取り込む。

本態様によれば、連続してコマンドデータを転送するようにしたので、高速にコマンドデータが転送される場合でも、確実にコマンドデータを取り込むことができるようになる。

（８）本発明の第８の態様に係る画像データ取込方法では、第１の態様乃至第７の態様のいずれかにおいて、前記基準信号は、水平同期信号である。

本態様によれば、水平同期信号のパルス幅が非常に短くなるような高い周波数で水平同期信号を転送する場合でも、正確に水平同期信号を取り込み、これに対応する画像データを確実に取り込むことができるようになる。

（９）本発明の第９の態様は、順次送られる画像データを取り込むための画像データ取込装置が、前記画像データが伝送される信号線上のデータをｍ（ｍは２以上の整数）相のデータ取込クロックを用いて取り込む第１のラッチと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをｎ（ｎは２以上の整数）相の取込基準クロックで取り込む基準信号取込回路と、前記ｎ相の取込基準クロックのうち、前記基準信号取込回路において前記基準信号が取り込まれた取込基準クロックに応じて、前記第１のラッチに取り込まれたデータを並び替える並び替え回路と、前記並び替え回路によって並び替えられたデータを前記画像データとして取り込む第２のラッチとを含む。

本態様によれば、画像データを一旦取り込むと共に、基準信号をｎ相の取込基準クロックで取り込み、該基準信号をｎ相の取込基準クロックのうちのどの取込基準クロックかに応じて、画像データを並び替えることができる。従って、画像データや基準信号がこれまで以上に高速に転送される場合であっても、正確に画像データ等を取り込むことができるようになる。

（１０）本発明の第１０の態様に係る画像データ取込装置では、第９の態様において、前記ｎ相の取込基準クロックにより取り込まれたデータと、前記ｎ相の取込基準クロックのそれぞれが前記基準信号を取り込んだときのパターンと一致するか否かを判定する判定回路を含み、前記並べ替え回路は、前記判定回路の判定結果に基づいて、前記第１のラッチに取り込まれたデータを並び替える。

本態様においては、ｎ相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックを判定することで、基準信号がどの取込基準クロックかを判定するようにしている。これにより、高速に画像データ等が転送される場合でも、より低速で判定し、判定結果に応じて画像データを取り込むことができるようになる。

（１１）本発明の第１１の態様は、電気光学パネルを駆動する駆動装置が、第９の態様又は第１０の態様に記載の画像データ取込装置と、前記画像データ取込装置により取り込まれた前記画像データに基づいて、前記電気光学パネルを駆動する駆動部とを含む。

本態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な駆動装置を提供することができるようになる。

（１２）本発明の第１２の態様は、電気光学装置が、前記電気光学パネルと、前記電気光学パネルを駆動する第１１の態様に記載の駆動装置とを含む。

本態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な駆動装置が適用された電気光学装置を提供することができるようになる。

（１３）本発明の第１３の態様は、電子機器が、第９の態様又は第１０の態様に記載の画像データ取込装置を含む。

本態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な電子機器を提供することができるようになる。

本発明の一実施形態に係る画像データ取込装置が適用された駆動装置を備えた液晶表示装置の構成例を示す図。 本実施形態における表示同期信号の説明図。 画像データ供給装置の構成例のブロック図。 図３のタイミングメモリーに記憶される表示同期信号及びコマンドデータの説明図。 差動信号線を介して送信される送信データの説明図。 図１のソースドライバーの構成例のブロック図。 画像データ取込回路における表示同期データの取込処理のフロー図。 画像データ取込回路における画像データの取込処理のフロー図。 図３の画像データ取込回路の構成例のブロック図。 図９のクロック生成回路の構成例のブロック図。 図１０のクロック生成回路が生成する取込基準クロック、データ取込クロックのタイミングの一例を示す図。 ＳＹＮＣ取込回路の構成例の回路図。 １次ラッチの説明図。 図９のＳＹＮＣ判定回路の構成例のブロック図。 図１５（Ａ）、図１５（Ｂ）はＶＳＹＮＣパターンレジスターと各ＨＳＹＮＣパターンレジスターに設定されるパターンの一例を示す図。 図９の画像データ並び替え回路の動作説明図。 図１７（Ａ）、図１７（Ｂ）は２次ラッチ及び３次ラッチの動作説明図。 図１８（Ａ）、図１８（Ｂ）は２次ラッチ及び３次ラッチの動作説明図。 本実施形態における液晶プロジェクターの構成の概要を示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔液晶表示装置〕
図１に、本発明の一実施形態に係る画像データ取込装置が適用された駆動装置を備えた液晶表示装置の構成例を示す。

液晶表示装置（広義には、電気光学装置）１０は、液晶パネル（電気光学パネル）１２と、駆動装置５０とを備えている。駆動装置５０は、Ｉ／Ｆ部９６と、ソースドライバー２０と、ゲートドライバー４０とを備えている。液晶表示装置１０の外部には、電源回路６０と、画像データ供給装置７０とが設けられている。液晶表示装置１０は、図１の構成に限定されず、電源回路６０又は画像データ供給装置７０の少なくとも一部の機能を内蔵してもよい。

液晶パネル１２は、例えばアクティブマトリクス型の液晶パネルにより構成される。液晶パネル１２を構成する液晶基板には、図１のＹ方向に複数配列され、それぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）が配置される。また、この液晶基板には、Ｘ方向に複数配列され、それぞれＹ方向に伸びるソース線（データ線）Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１Ｎ〜Ｓ８Ｎ（Ｎは２以上の自然数）が配置される。更に、この液晶基板には、ソース信号供給線Ｓ１〜ＳＮ（ソース電圧供給線、又はソース電流供給線）が設けられ、各ソース信号供給線に対応してデマルチプレクサーＤＭＵＸ１〜ＤＭＵＸＮが設けられる。なお、デマルチプレクサーＤＭＵＸ１〜ＤＭＵＸＮは、ソースドライバー２０に内蔵されていてもよい。

この液晶基板には、ゲート線（走査線）Ｇ１〜ＧＭとソース線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１Ｎ〜Ｓ８Ｎとの交差点に対応する位置に、薄膜トランジスターが設けられる。例えば、ゲート線Ｇｊ（ｊはＭ以下の自然数）とソース線Ｓ１ｋ（ｋはＮ以下の自然数）との交差点に対応する位置に、薄膜トランジスターＴｊｋ−１が設けられる。薄膜トランジスターＴｊｋ−１は、ゲート電極がゲート線Ｇｊに接続され、ソース電極がソース線Ｓ１ｋに接続され、ドレイン電極が画素電極ＰＥｊｋ−１に接続される。この画素電極ＰＥｊｋ−１と対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬｊｋ−１（液晶素子、広義には電気光学素子）が形成される。

デマルチプレクサーＤＭＵＸ１〜ＤＭＵＸＮは、ソース信号供給線に供給された時分割のソース電圧をソース線に分割（分離、デマルチプレクス）して供給する。具体的には、デマルチプレクサーＤＭＵＸｋは、各ソース線に対応するスイッチ素子（複数のデマルチプレクス用スイッチング素子）を備える。そして、ソースドライバー２０からのデマルチプレクス用スイッチ信号ＳＥＬ１〜ＳＥＬ８（マルチプレクス制御信号）によってスイッチ素子がオン・オフ制御され、ソース信号供給線Ｓｋに供給されたソース電圧がソース線Ｓ１ｋ〜Ｓ８ｋに分割して供給される。

なお、図１では、説明を簡単にするために、ソース信号供給線Ｓｋに対応するデマルチプレクサーＤＭＵＸｋ及びソース線Ｓ１ｋ〜Ｓ８ｋのみを図示している。また、ソース線Ｓ１ｋ〜Ｓ８ｋとゲート線Ｇｊとの交差点に対応する位置に設けられた薄膜トランジスターのみを図示している。他のソース信号供給線に対応するデマルチプレクサー及びソース線、他のソース線とゲート線との交差点に対応する位置に設けられる薄膜トランジスターについても同様である。

ところで、画像データ供給装置７０から駆動装置５０に対して高速に画像データや表示同期信号を転送する場合、いわゆるＣＭＯＳ−Ｉ／Ｆでは表示同期信号のパルス幅が短くなり過ぎる。また、データパケットの形で転送しようとすると、回路のオーバーヘッドが大きくなる。そこで、本実施形態では、画像データ供給装置７０と駆動装置５０との間には、画像データが転送される１２対の差動信号線と、表示同期信号を含む表示同期データが転送される１対の差動信号線と、画素クロックが転送される１対の差動信号線とが設けられる。そして、Ｉ／Ｆ部９６において、後述するような取り込み制御を行うことで、これまで以上の高い周波数で画像データ等を取り込む。Ｉ／Ｆ部９６において取り込まれた画像データ、表示同期信号及び画素クロックはソースドライバー２０に供給され、表示同期信号はゲートドライバー４０にも供給される。

ソースドライバー２０は、画像データ（階調データ）に基づいて時分割されたソース電圧をソース信号供給線Ｓ１〜ＳＮに出力し、ソース信号供給線Ｓ１〜ＳＮを駆動する。一方、ゲートドライバー４０は、液晶パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。

画像データ供給装置７０は、液晶表示装置１０が表示する画像に対応した画像データを生成し、該画像データを駆動装置５０（具体的にはソースドライバー２０）に供給する。また、画像データ供給装置７０は、駆動装置５０及び電源回路６０を制御する。例えば、画像データ供給装置７０は、駆動装置５０に対して、動作モードの設定や内部で生成した垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣの供給を行う。画像データ供給装置７０は、例えば図示しないホストにより設定された内容に従って、これらの制御を行う。

電源回路６０は、外部から供給される基準電圧（電源電圧）に基づいて、液晶パネル１２の駆動に必要な各種の電圧レベル（例えば、階調電圧生成用の基準電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。

図２に、本実施形態における表示同期信号の説明図を示す。図２は、表示同期信号、画像データ及びこれに対応するデータイネーブル信号ＤＥのタイミングの一例を表す。

本実施形態における表示同期信号は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣにより構成される。垂直同期信号ＶＳＹＮＣは、１垂直走査期間を規定する信号である。水平同期信号ＨＳＹＮＣ（広義には、基準信号）は、１水平走査期間を規定する信号である。画像データの先頭は、水平同期信号ＨＳＹＮＣを基準に予め決められた期間（画素クロック数分）により決められる。画像データの有効期間は、データイネーブル信号ＤＥによって特定される。このデータイネーブル信号ＤＥは、駆動装置５０において生成される。

画像データ供給装置７０から駆動装置５０に対して転送する表示同期信号の取りこぼしが発生すると、画像データの先頭が不明となり、表示画像が乱れる。そのため、表示同期信号等を高速に転送しようとする場合、その取りこぼしを防止する必要がある。本実施形態では、画像データ供給装置７０から駆動装置５０に対して、画像データ、表示同期信号及び画素クロックを高速に転送し、図２のような表示同期信号の取りこぼしを防止し、正確に表示同期信号及び画像データを取り込むことができるようになっている。また、本実施形態では、表示同期データが転送される１対の差動信号線においては、表示同期信号の転送期間以外の空き期間を利用して、駆動装置５０を制御するためのコマンドに対応したコマンドデータを転送することができるようになっている。

〔画像データ供給装置〕
図３に、画像データ供給装置７０の構成例のブロック図を示す。図３では、画像データ供給装置７０と複数種類の差動信号線を介して接続される駆動装置５０もあわせて図示している。なお、図３において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

画像データ供給装置７０は、画像データ生成部７２と、画像メモリー７４と、ラインラッチ７６と、パラレルシリアル変換部７８とを備えている。また、画像データ供給装置７０は、タイミング生成部８０と、コマンド生成部８２と、タイミングメモリー８４と、ラインラッチ８６と、パラレルシリアル変換部８８と、クロック生成部９０とを備えている。更に画像データ供給装置７０は、送信インターフェース（InterFace：以下、Ｉ／Ｆ）回路９２を備えている。

画像データ生成部７２は、液晶表示装置１０が表示する画像に対応した画像データを生成する。具体的には、画像データ生成部７２は、この画像に対応した右目用画像と左目用画像とを生成する。画像メモリー７４は、画像データ生成部７２によって生成された画像データを少なくとも１画面分記憶する。ラインラッチ７６は、画像メモリー７４に記憶された画像データを１水平走査期間分だけラッチする。パラレルシリアル変換部７８は、ラインラッチ７６にラッチされた画像データを、１２ビット幅のシリアルデータに変換する。

タイミング生成部８０は、画像データ生成部７２によって生成される画像の表示タイミングに対応した表示同期信号を生成する。具体的には、タイミング生成部８０は、該表示タイミングに対応した垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを生成する。コマンド生成部８２は、駆動装置５０による画像データに対応した表示を制御するためのコマンドに対応したコマンドデータを生成する。タイミングメモリー８４は、タイミング生成部８０によって生成された表示同期信号とコマンド生成部８２に対応したコマンドデータとを、転送単位毎に予め決められた記憶領域に記憶する。ラインラッチ８６は、タイミングメモリー８４に記憶された表示同期信号及びコマンドデータを、１転送単位分だけラッチする。パラレルシリアル変換部８８は、ラインラッチ８６にラッチされた表示同期信号及びコマンドデータを、１ビット幅のシリアルデータに変換する。

クロック生成部９０は、画像データ生成部７２によって生成される画像に対応した画素クロックを生成する。

送信Ｉ／Ｆ回路９２は、差動送信器ＳＤ_１〜ＳＤ_１４を備えている。差動送信器ＳＤ_１〜ＳＤ_１２のそれぞれは、パラレルシリアル変換部７８によって変換されたシリアルデータの各ビットに対応して設けられる。差動送信器ＳＤ_１〜ＳＤ_１２は、１２対の差動信号線Ｄ０Ｐ、Ｄ０Ｎ、Ｄ１Ｐ、Ｄ１Ｎ、・・・、Ｄ１１Ｐ、Ｄ１１Ｎを介して、画像データを駆動装置５０に対して送信する。差動送信器ＳＤ_１３は、パラレルシリアル変換部８８に対応して設けられる。差動送信器ＳＤ_１３は、１対の差動信号線ＳＹＮＣＰ、ＳＹＮＣＮを介して、表示同期信号及びコマンドデータを含む表示同期データを駆動装置５０に対して送信する。差動送信器ＳＤ_１４は、クロック生成部９０に対応して設けられる。差動送信器ＳＤ_１４は、１対の差動信号線ＣＬＫＰ、ＣＬＫＮを介して、画素クロックを駆動装置５０に対して送信する。

駆動装置５０に設けられるＩ／Ｆ部９６は、受信Ｉ／Ｆ回路９７と、画像データ取込回路（画像データ取込装置）９８とを備えている。受信Ｉ／Ｆ回路９７は、送信Ｉ／Ｆ回路９２の差動送信器に対応して、差動受信器ＲＤ_１〜ＲＤ_１４を備えている。

受信Ｉ／Ｆ回路９７は、差動信号線を介して差動受信器において受信した差動信号を増幅して、対応する受信信号を受信する。具体的には、受信Ｉ／Ｆ回路９７は、画像データの各ビットに対応した差動信号線を介して受信した差動信号を増幅して、１２ビットの画像データＤ０〜Ｄ１１を受信する。また受信Ｉ／Ｆ回路９７は、表示同期データに対応した差動信号線ＳＹＮＣＰ、ＳＹＮＣＮを介して受信した差動信号を増幅して、表示同期データＳＹＮＣを受信する。更に、受信Ｉ／Ｆ回路９７は、画素クロックに対応した差動信号線ＣＬＫＰ、ＣＬＫＮを介して受信した差動信号を増幅して、画素クロックＣＬＫを受信する。

Ｉ／Ｆ部９６では、差動受信器ＲＤ_１〜ＲＤ_１２により受信された画像データが、差動受信器ＲＤ_１３、ＲＤ_１４により受信された表示同期データ及び画素クロックを用いて、画像データ取込回路９８において取り込まれる。

画像データ取込回路９８は、受信Ｉ／Ｆ回路９７において受信された画素クロックＣＬＫに基づき、表示同期データＳＹＮＣに含まれる表示同期信号より規定される画像データＤ０〜Ｄ１１を取り込む。

具体的には、画像データ取込回路９８は、画素クロックＣＬＫを分周して４（＝ｎ）相の取込基準クロックを生成し、各取込基準クロックにおいて取り込んだ表示同期データに含まれる水平同期信号ＨＳＹＮＣを取り込んだ取込基準クロックを判定する。また、画像データ取込回路９８は、画素クロックＣＬＫを分周して８（＝ｍ）相のデータ取込クロックを生成し、各データ取込クロックにより画像データを取り込む（１次ラッチ）。そして、画像データ取込回路９８は、判定された取込基準クロックに応じて、既に取り込まれている画像データを並び替え、並び替えた画像データをラッチする（２次ラッチ）。こうすることで、高い周波数で画像データ供給装置７０から画像データ等が供給される場合であっても、画像データ取込回路９８は、正確に画像データ等を取り込むことができるようになる。

また画像データ取込回路９８は、差動信号線ＳＹＮＣＰ、ＳＹＮＣＮを介して受信された信号線に水平同期信号ＨＳＹＮＣ等と時分割されて挿入されるコマンドデータを取り込むことができる。画像データ取込回路９８は、取り込んだコマンドデータをデコードして、デコード結果に対応した制御信号をソースドライバー２０又はゲートドライバー４０に供給する。これにより、ソースドライバー２０又はゲートドライバー４０は、画像データ供給装置７０からのコマンドに対応した制御が行われる。

図４に、図３のタイミングメモリー８４に記憶される表示同期信号及びコマンドデータの説明図を示す。図４では、図３のラインラッチ８６もあわせて図示している。
図５に、差動信号線ＳＹＮＣＰ、ＳＹＮＣＮを介して送信される送信データの説明図を示す。

図４に示すように、例えば１転送単位内には、水平同期信号ＨＳＹＮＣ（図４では“Ｈ”）、コマンドデータ（図４では“Ｃ”）の格納位置が決められている。また、１画面内には、垂直同期信号ＶＳＹＮＣ（図４では“Ｖ”）の格納位置が決められている。水平同期信号ＨＳＹＮＣの格納位置には、予め決められた例えば２４ビットのデータ“０１１１・・・・・１０”（最上位ビット及び最下位ビットが“０”で、残りが“１”のデータ）が格納される。コマンドデータの格納位置には、格納するコマンドデータに対応した例えば２４ビットのビットデータが格納される。垂直同期信号ＶＳＹＮＣの格納位置には、予め決められた例えば２４ビットのデータ“１１・・・１１”（全ビットが“１”のデータ）が格納される。

また、本実施形態では、１転送単位内に同じコマンドデータを連続して格納し、１転送単位内で連続してコマンドデータを送信するようになっている。こうすることで、高い周波数でコマンドデータを送信した場合に最初のコマンドデータの取りこぼしがあっても、後続のコマンドデータを正確に取り込むことができるようになる。即ち、差動受信器ＲＤ_１３を構成する差動増幅器内の所定のノードが長期間に固定されることで差動信号線上の信号の微小変化に対する応答性が悪くなった場合でも、コマンドデータの取りこぼしを防止することができるようになる。

また、例えば図４の縦１列単位でラインラッチ８６にラッチされて転送されるものとすると、１水平走査期間毎にコマンドデータを送信し、駆動装置５０を制御することができるようになる。また、コマンドデータの格納次第で任意の時間間隔で駆動装置５０を制御することができ、例えば１垂直走査期間毎にコマンドデータを送信し、駆動装置５０を制御することも可能である。

タイミングメモリー８４には、図４の水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及びコマンドデータ以外の格納位置には、ダミーコマンドが格納される。そして、図５に示すように、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣのそれぞれの前後にダミーコマンドが挿入される。更に、連続する２つのコマンドデータの前後もまた、ダミーコマンドが送信される。ダミーコマンドを適切なビットデータとすることで、差動受信器ＲＤ_１３を構成する差動増幅器内の所定のノードが長期間に固定されることなく、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及びコマンドデータの取りこぼしを防止することが可能となる。

〔ソースドライバー〕
図３に示すＩ／Ｆ部９６において取り込まれた画像データや表示同期信号はソースドライバー２０に供給される。
図６に、図１のソースドライバー２０の構成例のブロック図を示す。

ソースドライバー２０は、データラッチ２２と、ラインラッチ２４と、多重化回路２６とを備えている。更にソースドライバー２０は、基準電圧発生回路（階調電圧発生回路）２８と、ＤＡＣ（Digital-to-Analog Converter、広義にはデータ電圧生成回路）３０と、ソース線駆動回路（駆動部）３２と、駆動制御部３４とを備えている。駆動制御部３４は、スイッチ信号生成回路３６を有する。

データラッチ２２は、Ｉ／Ｆ部９６において取り込まれた画像データをラッチする。具体的には、Ｉ／Ｆ部９６において取り込まれた画像データのうちデータイネーブル信号ＤＥにより有効な画像データをラッチする。このデータイネーブル信号ＤＥは、画像データ取込回路９８において生成される。

ラインラッチ２４は、Ｉ／Ｆ部９６において取り込まれた表示同期信号のうち水平同期信号ＨＳＹＮＣに対応した表示用のラッチパルスＬＰに基づいて、データラッチ２２にラッチされた１水平走査期間分の画像データをラッチする。

多重化回路２６は、ラインラッチ２４にラッチされた各ソース線に対応する画像データを受け、８本分のソース線に対応する画像データを時分割多重し、各ソース信号供給線に対応する時分割多重された画像データを出力する。多重化回路２６は、駆動制御部３４からのデマルチプレクス用スイッチ信号ＳＥＬ１〜ＳＥＬ８に基づいて、画像データを多重化する。

駆動制御部３４は、スイッチ信号生成回路３６において、ソース電圧の時分割タイミングを規定するデマルチプレクス用スイッチ信号ＳＥＬ１〜ＳＥＬ８を生成する。そして、スイッチ信号生成回路３６は、デマルチプレクス用スイッチ信号ＳＥＬ１〜ＳＥＬ８をデマルチプレクサーＤＭＵＸ１〜ＤＭＵＸＮに供給する。

また駆動制御部３４は、画像データ取込回路９８によって取り込まれたコマンドデータに対応した制御信号に基づいて、ソースドライバー２０の各部を制御し、ソースドライバー２０の駆動タイミングを制御することができる。

基準電圧発生回路２８は、複数の基準電圧（階調電圧）を生成し、ＤＡＣ３０に供給する。基準電圧発生回路２８は、例えば電源回路６０から供給される電圧レベルに基づいて、複数の基準電圧を生成する。

ＤＡＣ３０は、デジタルの画像データに基づいて、各ソース線に供給すべきアナログの階調電圧を生成する。具体的には、ＤＡＣ３０は、多重化回路２６からの時分割多重された画像データと、基準電圧発生回路２８からの複数の基準電圧を受けて、時分割多重された画像データに対応する時分割多重された階調電圧を生成する。

ソース線駆動回路３２は、ＤＡＣ３０からの階調電圧をバッファリング（広義にはインピーダンス変換）してソース信号供給線Ｓ１〜ＳＮにソース電圧を出力し、ソース線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１Ｎ〜Ｓ８Ｎを駆動する。例えば、ソース線駆動回路３２は、各ソース信号供給線に設けられたボルテージフォロワー接続の演算増幅器により、階調電圧をバッファリングする。

〔画像データ取込回路〕
本実施形態では、画像データ取込回路９８は、一旦、ｍ（ｍは２以上の整数）相のデータ取込クロックで画像データを取り込む。それと共に、画像データ取込回路９８は、ｎ（ｎは２以上の整数、但し、ｎ≦ｍ）相の取込基準クロックで、該画像データの先頭を規定する水平同期信号ＨＳＹＮＣを取り込む構成を有する。そして、次のような制御をすることで、正確に表示同期信号及び画像データを取り込む。

図７に、画像データ取込回路９８における表示同期データＳＹＮＣの取込処理のフロー図を示す。図７は、表示同期データＳＹＮＣを４（＝ｎ）相の取込基準クロックで取り込む例を表す。

まず、画像データ取込回路９８は、４相の取込基準クロックで表示同期データＳＹＮＣを取り込む（ステップＳＴ１０）。表示同期データＳＹＮＣには、画像データの先頭を規定する水平同期信号ＨＳＹＮＣ及びコマンドデータが含まれるため、ステップＳＴ１０が、基準信号取り込みステップ又はコマンドデータ取り込みステップに対応する。

次に、画像データ取込回路９８は、ステップＳＴ１０で取り込んだ信号パターンが、予め決められたＶＳＹＮＣパターン又はＨＳＹＮＣパターンと一致するか否かを判定する。こうすることで、ステップＳＴ１０において取り込まれた表示同期信号（特に、水平同期信号ＨＳＹＮＣ）が、どの取込基準クロックで取り込まれたかを判定することができる。

具体的には、画像データ取込回路９８は、ステップＳＴ１０で取り込んだ信号パターンが、ＶＳＹＮＣパターンと一致するか否かを判定する（ステップＳＴ１２）。

ステップＳＴ１０で取り込んだ信号パターンがＶＳＹＮＣパターンと一致すると判定されたとき（ステップＳＴ１２：Ｙ）、画像データ取込回路９８は、垂直同期信号ＶＳＹＮＣが転送されてきたと判定する（ステップＳＴ１４、エンド）。

ステップＳＴ１０で取り込んだ信号パターンが第１のＨＳＹＮＣパターンと一致しないと判定されたとき（ステップＳＴ１４：Ｎ）、画像データ取込回路９８は、信号パターンが、第１のＨＳＹＮＣパターンと一致するか否かを判定する（ステップＳＴ１６）。

信号パターンが第１のＨＳＹＮＣパターンと一致すると判定されたとき（ステップＳＴ１６：Ｙ）、画像データ取込回路９８は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ１で取り込まれたと判定する（ステップＳＴ１８、エンド）。

ステップＳＴ１０で取り込んだ信号パターンが第１のＨＳＹＮＣパターンと一致しないと判定されたとき（ステップＳＴ１６：Ｎ）、画像データ取込回路９８は、上記の信号パターンが第２のＨＳＹＮＣパターンと一致するか否かを判定する（ステップＳＴ２０）。

信号パターンが第２のＨＳＹＮＣパターンと一致すると判定されたとき（ステップＳＴ２０：Ｙ）、画像データ取込回路９８は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ２で取り込まれたと判定する（ステップＳＴ２２、エンド）。

ステップＳＴ１０で取り込んだ信号パターンが第２のＨＳＹＮＣパターンと一致しないと判定されたとき（ステップＳＴ２０：Ｎ）、画像データ取込回路９８は、上記の信号パターンが第３のＨＳＹＮＣパターンと一致するか否かを判定する（ステップＳＴ２４）。

信号パターンが第３のＨＳＹＮＣパターンと一致すると判定されたとき（ステップＳＴ２４：Ｙ）、画像データ取込回路９８は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ３で取り込まれたと判定する（ステップＳＴ２６、エンド）。

ステップＳＴ１０で取り込んだ信号パターンが第３のＨＳＹＮＣパターンと一致しないと判定されたとき（ステップＳＴ２４：Ｎ）、画像データ取込回路９８は、上記の信号パターンが第４のＨＳＹＮＣパターンと一致するか否かを判定する（ステップＳＴ２８）。

信号パターンが第４のＨＳＹＮＣパターンと一致すると判定されたとき（ステップＳＴ２８：Ｙ）、画像データ取込回路９８は、水平同期信号ＨＳＹＮＣを取込基準クロックＣＬＫ４で取り込まれたと判定する（ステップＳＴ３０、エンド）。

ステップＳＴ１０で取り込んだ信号パターンが第４のＨＳＹＮＣパターンと一致しないと判定されたとき（ステップＳＴ２８：Ｎ）、画像データ取込回路９８は、上記の信号パターンがコマンドデータと一致するか否かを判定する（ステップＳＴ３２）。

ステップＳＴ１０で取り込んだ信号パターンがコマンドデータと一致すると判定されたとき（ステップＳＴ３２：Ｙ）、画像データ取込回路９８は、該コマンドデータをデコードする（ステップＳＴ３４、エンド）。

ステップＳＴ１０で取り込んだ信号パターンがコマンドデータと一致しないと判定されたとき（ステップＳＴ３２：Ｎ）、画像データ取込回路９８は、そのまま一連の処理を終了する（エンド）。

図８に、画像データ取込回路９８における画像データの取込処理のフロー図を示す。図８は、画像データＤ０〜Ｄ１１を８（＝ｍ）相のデータ取込クロックで取り込む例を表す。

順次送られる画像データについては、画像データ取込回路９８は、８相のデータ取込クロックを用いて画像データを一旦取り込む（ステップＳＴ４０、第１の取り込みステップ）。即ち、画像データ取込回路９８は、８相のデータ取込クロックで画像データを１次ラッチする。

次に、画像データ取込回路９８は、図７のステップＳＴ１８、ステップＳＴ２２、ステップＳＴ２６、又はステップＳＴ３０における判定結果を用いて、ステップＳＴ４０で取り込んだ画像データを並び替える（ステップＳＴ４２、並び替えステップ）。即ち、４相の取込基準クロックのうち水平同期信号ＨＳＹＮＣが取り込まれた取込基準クロックに応じて、ステップＳＴ４０において取り込まれた画像データを並び替える。ステップＳＴ４２では、ｎ相の取込基準クロックにより取り込まれたデータが水平同期信号ＨＳＹＮＣに対応したパターンと一致する取込基準クロックに応じて、ステップＳＴ１０において取り込まれたデータを並び替える。

そして、画像データ取込回路９８は、ステップＳＴ４２において並び替えられた画像データを、２次ラッチし（ステップＳＴ４４、第２の取り込みステップ）、一連の処理を終了する（エンド）。

以上のような処理を行う画像データ取込回路９８は、次のような構成により実現することができる。

図９に、図３の画像データ取込回路９８の構成例のブロック図を示す。

画像データ取込回路９８は、クロック生成回路１００と、ＳＹＮＣ取込回路（基準信号取込回路）１１０と、１次ラッチ（第１のラッチ）１２０と、ＳＹＮＣ判定回路１３０と、クロック切替回路１４０とを備えている。また画像データ取込回路９８は、画像データ並び替え回路（並び替え回路）１５０と、データイネーブル発生回路１６０と、２次ラッチ（第２のラッチ）１７０と、３次ラッチ１８０と、コマンドデータ取込回路１９０と、コマンドデコーダー２００とを備えている。

クロック生成回路１００は、受信Ｉ／Ｆ回路９７で受信された画素クロックＣＬＫを分周して４相の取込基準クロックＣＬＫ１〜ＣＬＫ４と、８相のデータ取込クロックＣＬＫＡ〜ＣＬＫＨとを生成する。

図１０に、図９のクロック生成回路１００の構成例のブロック図を示す。
図１１に、図１０のクロック生成回路１００が生成する取込基準クロックＣＬＫ１〜ＣＬＫ４、データ取込クロックＣＬＫＡ〜ＣＬＫＨのタイミングの一例を示す。

クロック生成回路１００は、ｎ相クロック生成部１０２と、ｍ相クロック生成部１０４とを備えている。ｎ相クロック生成部１０２は、画素クロックＣＬＫを分周して４（＝ｎ）相の取込基準クロックＣＬＫ１〜ＣＬＫ４を生成する。取込基準クロックＣＬＫ１は、取込基準クロックＣＬＫ３と逆相のクロックである。取込基準クロックＣＬＫ２は、取込基準クロックＣＬＫ４と逆相のクロックである。取込基準クロックＣＬＫ２は、取込基準クロックＣＬＫ１に対して画素クロックＣＬＫの１クロック分だけ遅延させたクロックである。

ｍ相クロック生成部１０４は、４相の取込基準クロックＣＬＫ１〜ＣＬＫ４を分周して８（＝ｍ）相のデータ取込クロックＣＬＫＡ〜ＣＬＫＨを生成する。本実施形態では、４相の取込基準クロックＣＬＫ１〜ＣＬＫ４の立ち上がりエッジ及び立ち下がりエッジで画像データを取り込む。そのため、ｍ相クロック生成部１０４は、図１１に示すように、４相の取込基準クロックＣＬＫ１〜ＣＬＫ４の立ち上がりエッジ及び立ち下がりエッジに同期した８相のデータ取込クロックＣＬＫＡ〜ＣＬＫＨを生成している。即ち、ｍ相のデータ取込クロックは、ｍ／２相の取込基準クロックの立ち上がりエッジ及び立ち下がりエッジで、画像データが伝送される信号線上のデータを取り込むクロックである。また、ｍ相のデータ取込クロックＣＬＫＡ〜ＣＬＫＨ及びｎ相の取込基準クロックＣＬＫ１〜ＣＬＫ４の少なくとも１つは、画像データに対応した画素クロックＣＬＫを分周したクロックである。

図９におけるＳＹＮＣ取込回路１１０は、４相の取込基準クロックＣＬＫ１〜ＣＬＫ４により、表示同期データＳＹＮＣを取り込む。各取込基準クロックＣＬＫ１〜ＣＬＫ４のいずれかの取込基準クロックにより、画像データの先頭を示す水平同期信号ＨＳＹＮＣが取り込まれることになる。

図１２に、ＳＹＮＣ取込回路１１０の構成例の回路図を示す。

ＳＹＮＣ取込回路１１０は、２４ビット分のフリップフロップＱＦＦ_１１〜ＱＦＦ_４６を備え、取込基準クロック毎に表示同期データＳＹＮＣをシフトするシフトレジスターにより構成される。具体的には、取込基準クロックＣＬＫ１がクロック入力されるフリップフロップＱＦＦ_１１〜ＱＦＦ_１６により第１のシフトレジスターが構成され、第１のシフトレジスターの初段のフリップフロップＱＦＦ_１６のデータ入力に表示同期データＳＹＮＣが供給される。取込基準クロックＣＬＫ２がクロック入力されるフリップフロップＱＦＦ_２１〜ＱＦＦ_２６により第２のシフトレジスターが構成され、第２のシフトレジスターの初段のフリップフロップＱＦＦ_２６のデータ入力に表示同期データＳＹＮＣが供給される。取込基準クロックＣＬＫ３がクロック入力されるフリップフロップＱＦＦ_３１〜ＱＦＦ_３６により第３のシフトレジスターが構成され、第３のシフトレジスターの初段のフリップフロップＱＦＦ_３６のデータ入力に表示同期データＳＹＮＣが供給される。取込基準クロックＣＬＫ４がクロック入力されるフリップフロップＱＦＦ_４１〜ＱＦＦ_４６により第４のシフトレジスターが構成され、第４のシフトレジスターの初段のフリップフロップＱＦＦ_４６のデータ入力に表示同期データＳＹＮＣが供給される。

これにより、フリップフロップＱＦＦ_１１〜ＱＦＦ_４６には、各取込基準クロックにより表示同期データの各ビットが格納される。フリップフロップＱＦＦ_１１〜ＱＦＦ_４６に格納された各ビットのデータは、ＳＹＮＣ判定回路１３０に供給される。

図９における１次ラッチ１２０は、クロック生成回路１００によって生成された８相のデータ取込クロックＣＬＫＡ〜ＣＬＫＨにより、画像データＤ０〜Ｄ１１を取り込む。

図１３に、１次ラッチ１２０の説明図を示す。

１次ラッチ１２０は、データ取込クロックＣＬＫＡ、ＣＬＫＢにより画像データＤ０〜Ｄ１１を取り込んだラッチデータを、ラッチデータＬＤ１として画像データ並び替え回路１５０に出力する。同様に、１次ラッチ１２０は、データ取込クロックＣＬＫＣ、ＣＬＫＤにより画像データＤ０〜Ｄ１１を取り込んだラッチデータを、ラッチデータＬＤ２として画像データ並び替え回路１５０に出力する。また、１次ラッチ１２０は、データ取込クロックＣＬＫＥ、ＣＬＫＦにより画像データＤ０〜Ｄ１１を取り込んだラッチデータを、ラッチデータＬＤ３として画像データ並び替え回路１５０に出力する。更に、１次ラッチ１２０は、データ取込クロックＣＬＫＧ、ＣＬＫＨにより画像データＤ０〜Ｄ１１を取り込んだラッチデータを、ラッチデータＬＤ４として画像データ並び替え回路１５０に出力する。

図９において、ＳＹＮＣ判定回路１３０は、ＳＹＮＣ取込回路１１０において各取込基準クロックにより取り込まれたビットのデータから、水平同期信号ＨＳＹＮＣを取り込んだ取込基準クロックを判定する。具体的には、ＳＹＮＣ判定回路１３０は、ｎ相の取込基準クロックにより取り込まれたデータと、ｎ相の取込基準クロックのそれぞれが水平同期信号ＨＳＹＮＣを取り込んだときのパターンと一致するか否かを判定する。

図１４に、図９のＳＹＮＣ判定回路１３０の構成例のブロック図を示す。

ＳＹＮＣ判定回路１３０は、判定回路１３２と、ＶＳＹＮＣパターンレジスター１３４と、複数のＨＳＹＮＣパターンレジスターとを備える。ＶＳＹＮＣパターンレジスター１３４には、垂直同期信号ＶＳＹＮＣに対応したパターン（本実施形態では全ビットが「１」）が、画像データ供給装置７０等によって予め設定される。各ＨＳＹＮＣパターンレジスターについても、水平同期信号ＨＳＹＮＣに対応したパターンが、予め画像データ供給装置７０等によって設定される。本実施形態では、取込基準クロックＣＬＫ１〜ＣＬＫ４によりＳＹＮＣ取込回路１１０に取り込まれるパターンが４種類であるため、ＳＹＮＣ判定回路１３０は、４種類のＨＳＹＮＣパターンレジスターを有する。そのため、ＳＹＮＣ判定回路１３０は、第１のＨＳＹＮＣパターンレジスター１３６_１と、第２のＨＳＹＮＣパターンレジスター１３６_２と、第３のＨＳＹＮＣパターンレジスター１３６_３と、第４のＨＳＹＮＣパターンレジスター１３６_４とを備える。

図１５（Ａ）、図１５（Ｂ）に、ＶＳＹＮＣパターンレジスター１３４と、各ＨＳＹＮＣパターンレジスターに設定されるパターンの一例を示す。図１５（Ａ）は、ＶＳＹＮＣパターンレジスター１３４に設定されるＶＳＹＮＣパターンの一例を表す。図１５（Ｂ）は、各ＨＳＹＮＣパターンレジスターに設定されるＨＳＹＮＣパターンの一例を表す。図１５（Ａ）、図１５（Ｂ）では、各ビットの並びが図１２のフリップフロップＱＦＦ_１１〜ＱＦＦ_４６の並びに対応して示している。

図１４における判定回路１３２は、ＳＹＮＣ取込回路１１０からの２４ビットのデータと、ＶＳＹＮＣパターンレジスター１３４に設定されたＶＳＹＮＣパターンとが一致したとき、垂直同期信号ＶＳＹＮＣを受信したと判定する。また、判定回路１３２は、ＳＹＮＣ取込回路１１０からの２４ビットのデータと、第１のＨＳＹＮＣパターンレジスター１３６_１に設定されたＨＳＹＮＣパターンとが一致したとき、水平同期信号ＨＳＹＮＣを取込基準クロックＣＬＫ１で取り込んだと判定する。判定回路１３２は、ＳＹＮＣ取込回路１１０からの２４ビットのデータと、第２のＨＳＹＮＣパターンレジスター１３６_２に設定されたＨＳＹＮＣパターンとが一致したとき、水平同期信号ＨＳＹＮＣを取込基準クロックＣＬＫ２で取り込んだと判定する。判定回路１３２は、ＳＹＮＣ取込回路１１０からの２４ビットのデータと、第３のＨＳＹＮＣパターンレジスター１３６_３に設定されたＨＳＹＮＣパターンとが一致したとき、水平同期信号ＨＳＹＮＣを取込基準クロックＣＬＫ３で取り込んだと判定する。判定回路１３２は、ＳＹＮＣ取込回路１１０からの２４ビットのデータと、第４のＨＳＹＮＣパターンレジスター１３６_４に設定されたＨＳＹＮＣパターンとが一致したとき、水平同期信号ＨＳＹＮＣを取込基準クロックＣＬＫ４で取り込んだと判定する。このような判定回路１３２の判定結果は、画像データ取込回路９８の各部に供給される。

図９において、クロック切替回路１４０は、クロック生成回路１００によって生成された取込基準クロックＣＬＫ１〜ＣＬＫ４を、ＳＹＮＣ判定回路１３０の判定結果に応じてクロックを切り替える。画像データ並び替え回路１５０は、クロック切替回路１４０によって切り替えられたクロックを用いて、１次ラッチ１２０において取り込まれた画像データの並び替えを行う。即ち、画像データ並び替え回路１５０は、ＳＹＮＣ取込回路１１０において水平同期信号ＨＳＹＮＣがどの取込基準クロックで取り込まれたかに応じて、１次ラッチ１２０にラッチされた画像データを並び替える。

図１６に、図９の画像データ並び替え回路１５０の動作説明図を示す。

画像データ並び替え回路１５０は、ＳＹＮＣ判定回路１３０において水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ１により取り込まれた判定されたとき、１次ラッチ１２０からのラッチデータＬＤ１〜ＬＤ４の並びのまま２次ラッチ１７０に出力する。また、画像データ並び替え回路１５０は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ２により取り込まれた判定されたとき、ラッチデータＬＤ１〜ＬＤ４を、ラッチデータＬＤ２、ＬＤ３、ＬＤ４、ＬＤ１の順序に並び替えて２次ラッチ１７０に出力する。更に、画像データ並び替え回路１５０は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ３により取り込まれた判定されたとき、ラッチデータＬＤ１〜ＬＤ４を、ラッチデータＬＤ３、ＬＤ４、ＬＤ１、ＬＤ２の順序に並び替えて２次ラッチ１７０に出力する。更に、画像データ並び替え回路１５０は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ４により取り込まれた判定されたとき、ラッチデータＬＤ１〜ＬＤ４を、ラッチデータＬＤ４、ＬＤ１、ＬＤ２、ＬＤ３の順序に並び替えて２次ラッチ１７０に出力する。

図９においてデータイネーブル発生回路１６０は、ＳＹＮＣ判定回路１３０において水平同期信号ＨＳＹＮＣがどの取込基準クロックで取り込まれたかに応じて、画像データＤ０〜Ｄ１１の有効期間を示すデータイネーブル信号を発生する。このデータイネーブル信号は、ソースドライバー２０に供給される。

２次ラッチ１７０は、画像データ並び替え回路１５０によって並び替えられた画像データを、取込基準クロックＣＬＫ１〜ＣＬＫ４のいずれかでラッチする。このとき、２次ラッチ１７０は、取込基準クロックＣＬＫ１〜ＣＬＫ４のいずれかにより、並び替え後の画像データをラッチする。

３次ラッチ１８０は、２次ラッチ１７０でラッチされた並び替え後の画像データのうち、取込基準クロックの位相を揃えるために、２次ラッチ１７０でラッチされた画像データの一部を再度ラッチする。

図１７（Ａ）、図１７（Ｂ）に、２次ラッチ１７０及び３次ラッチ１８０の動作説明図を示す。図１７（Ａ）は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ１により取り込まれた判定されたときの２次ラッチ１７０及び３次ラッチ１８０の動作説明図を表す。図１７（Ｂ）は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ２により取り込まれた判定されたときの２次ラッチ１７０及び３次ラッチ１８０の動作説明図を表す。
図１８（Ａ）、図１８（Ｂ）に、２次ラッチ１７０及び３次ラッチ１８０の動作説明図を示す。図１８（Ａ）は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ３により取り込まれた判定されたときの２次ラッチ１７０及び３次ラッチ１８０の動作説明図を表す。図１８（Ｂ）は、水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ４により取り込まれた判定されたときの２次ラッチ１７０及び３次ラッチ１８０の動作説明図を表す。

水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ１により取り込まれた判定されたとき、２次ラッチ１７０は、ラッチデータＬＤ２、ＬＤ３を取込基準クロックＣＬＫ１で取り込み、ラッチデータＬＤ１、ＬＤ３を取込基準クロックＣＬＫ３で取り込む。３次ラッチ１８０は、２次ラッチ１７０にラッチされたラッチデータＬＤ２、ＬＤ３のみを取込基準クロックＣＬＫ３で取り込む。これにより、図１７（Ａ）に示すように、２次ラッチ１７０及び３次ラッチ１８０は、取込基準クロックＣＬＫ３に同期して画像データを出力することができる。

水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ２により取り込まれた判定されたとき、２次ラッチ１７０は、ラッチデータＬＤ３、ＬＤ４を取込基準クロックＣＬＫ２で取り込み、ラッチデータＬＤ２、ＬＤ１を取込基準クロックＣＬＫ４で取り込む。３次ラッチ１８０は、２次ラッチ１７０にラッチされたラッチデータＬＤ３、ＬＤ４のみを取込基準クロックＣＬＫ４で取り込む。これにより、図１７（Ｂ）に示すように、２次ラッチ１７０及び３次ラッチ１８０は、取込基準クロックＣＬＫ４に同期して画像データを出力することができる。

水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ３により取り込まれた判定されたとき、２次ラッチ１７０は、ラッチデータＬＤ４、ＬＤ１を取込基準クロックＣＬＫ３で取り込み、ラッチデータＬＤ３、ＬＤ２を取込基準クロックＣＬＫ１で取り込む。３次ラッチ１８０は、２次ラッチ１７０にラッチされたラッチデータＬＤ４、ＬＤ１のみを取込基準クロックＣＬＫ１で取り込む。これにより、図１８（Ａ）に示すように、２次ラッチ１７０及び３次ラッチ１８０は、取込基準クロックＣＬＫ１に同期して画像データを出力することができる。

水平同期信号ＨＳＹＮＣが取込基準クロックＣＬＫ２により取り込まれた判定されたとき、２次ラッチ１７０は、ラッチデータＬＤ１、ＬＤ２を取込基準クロックＣＬＫ４で取り込み、ラッチデータＬＤ４、ＬＤ３を取込基準クロックＣＬＫ２で取り込む。３次ラッチ１８０は、２次ラッチ１７０にラッチされたラッチデータＬＤ１、ＬＤ２のみを取込基準クロックＣＬＫ２で取り込む。これにより、図１８（Ｂ）に示すように、２次ラッチ１７０及び３次ラッチ１８０は、取込基準クロックＣＬＫ２に同期して画像データを出力することができる。

図９において、コマンドデータ取込回路１９０は、表示同期データＳＹＮＣに含まれるコマンドデータを取り込む。具体的には、ＳＹＮＣ判定回路１３０によってどの取込基準クロックで水平同期信号ＨＳＹＮＣが取り込まれたかがわかる。そのため、コマンドデータ取込回路１９０では、表示同期データＳＹＮＣ中のコマンドデータの位置がわかる。コマンドデータ取込回路１９０は、１転送単位内に連続するコマンドデータを同一レジスターに上書きして取り込むことで、確実にコマンドデータの取り込みを行うことができる。コマンドデコーダー２００は、コマンドデータ取込回路１９０によって取り込まれたコマンドデータをデコードして、コマンドデータに対応した制御信号を駆動制御部３４に供給する。

これにより、画像データ供給装置７０は、１水平走査期間毎、又は１垂直走査期間毎に、コマンドデータを駆動装置５０に対して出力することができる。この結果、駆動装置５０では、１水平走査期間毎、又は１垂直走査期間毎に、駆動タイミング等を変更することが可能となる。

以上説明したように、本実施形態では、画像データをｍ相のデータ取込クロックで一旦取り込む一方、ｎ相の取込基準クロックで水平同期信号ＨＳＹＮＣを含む表示同期データを取り込む。そして、水平同期信号ＨＳＹＮＣを取り込んだ取込基準クロックに応じて、一旦取り込んだ画像データを並べ替えて、並べ替え後の画像データをラッチする。

こうすることで、高速に表示同期データが転送されて水平同期信号ＨＳＹＮＣのパルス幅が非常に短くなった場合でも、正確に水平同期信号ＨＳＹＮＣと、これに対応する画像データとを取り込むことができるようになる。この際、画素クロックＣＬＫを分周して得られるｍ相のデータ取込クロック及びｎ相の取込基準クロックを用いたので、高速に動作する分周回路等に余分な制御を行う必要がなく、この制御に伴う動作不具合（例えばヒゲの発生）の可能性をなくすこともできる。

更に、水平同期信号ＨＳＹＮＣの転送の空き期間に、コマンドデータを挿入するようにしたため、高速に表示同期データを転送する場合でも、１水平走査期間毎又は１垂直走査期間毎に駆動装置５０のきめ細かい制御を行うことができるようになる。

〔電子機器〕
本実施形態における液晶表示装置１０、駆動装置５０又は画像データ取込回路９８は、次のような電子機器に適用することができる。以下、本実施形態における液晶表示装置１０が、電子機器としての液晶プロジェクターに適用される例を説明する。

図１９に、本実施形態における液晶プロジェクターの構成の概要を示す。図１９では、本実施形態における液晶プロジェクターが、いわゆる３板式の液晶プロジェクターにより構成されるものとして説明するが、これに限定されるものではない。

液晶プロジェクター３００は、光源装置３１０と、画像形成ユニット３２０と、投射光学系３４０とを備えている。

光源装置３１０は、光源３１２と、一対のレンズアレイ３１４と、重畳レンズ３１６とを含んで構成される。画像形成ユニット３２０は、ダイクロイックミラー３２２、３２４、反射ミラー３２６、３２８、３３０、リレーレンズ３３２、３３４、光変調装置としての液晶表示装置３３６Ｒ、３３６Ｇ、３３６Ｂ、クロスダイクロイックプリズム３３８を含む。液晶表示装置３３６Ｒ、３３６Ｇ、３３６Ｂのそれぞれは、本実施形態における液晶表示装置１０が適用された透過型の液晶表示装置であり、入射された光を変調する。ダイクロイックミラー３２２は、光源装置３１０からの光を、赤色光（Ｒ）とそれ以外の色成分の光（緑色光（Ｇ）及び青色光（Ｂ））とに分離する。ダイクロイックミラー３２２によって分離された赤色光は、反射ミラー３２６によって液晶表示装置３３６Ｒに入射面に導かれる。ダイクロイックミラー３２２によって分離された緑色光及び青色光は、ダイクロイックミラー３２４によって緑色光と青色光とに分離される。ダイクロイックミラー３２４によって分離された緑色光は、液晶表示装置３３６Ｇの入射面に入射される。ダイクロイックミラー３２４によって分離された青色光は、リレーレンズ３３２、３３４を介して、反射ミラー３２８、３３０によって液晶表示装置３３６Ｂの入射面に導かれる。

液晶表示装置３３６Ｒは、赤色光を変調する。液晶表示装置３３６Ｇは、緑色光を変調する。液晶表示装置３３６Ｂは、青色光を変調する。これらの液晶表示装置３３６Ｒ、３３６Ｇ、３３６Ｂによって変調される各色光は、クロスダイクロイックプリズム３３８によって合成される。

投射光学系３４０は、クロスダイクロイックプリズム３３８によって合成された光により形成される画像を拡大してスクリーン上で結像する。

図１９に示す構成において、図示しない画像データ生成装置では、右目用画像及び左目用画像が生成される。そして、右目用画像の各色成分の画像に対応した画像データに基づいて、液晶表示装置３３６Ｒ、３３６Ｇ、３３６Ｂが一斉に駆動される。その後、左目用画像の各色成分の画像に対応した画像データに基づいて、液晶表示装置３３６Ｒ、３３６Ｇ、３３６Ｂが一斉に駆動される。このとき、本実施形態によれば、従来よりも高い周波数で、画像データ生成装置から画像データ等を各液晶表示装置に高速に転送することができるため、液晶プロジェクター３００は、３Ｄ映像をスクリーンに投射することができる。

なお、本実施形態における液晶表示装置１０、駆動装置５０又は画像データ取込回路９８が適用される電子機器として、図１９に示すものに限定されるものではない。例えば、携帯電話機、パーソナルコンピューター、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

以上、本発明に係る画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記の実施形態では、液晶パネルを駆動する駆動装置を例に説明したが、本発明はこれに限定されるものではない。例えば、有機ＥＬパネルを駆動する駆動装置であってもよい。

（２）上記の実施形態では、液晶表示装置１０の構成を図１に示す構成を例に説明したが、本発明はこれに限定されるものではない。また、上記の実施形態では、駆動装置５０の構成を図６に示す構成を例に説明したが、本発明はこれに限定されるものではない。更に、上記の実施形態では、画像データ取込回路９８の構成を図９に示す構成を例に説明したが、本発明はこれに限定されるものではない。

（３）上記の実施形態において、画像データのビット幅が１２ビット、表示同期データが２４ビット単位であるものとして説明したが、本発明は、画像データのビット幅や表示同期データのビット数に限定されるものではない。また、本発明は、ＶＳＹＮＣパターンやＨＳＹＮＣパターンの内容に限定されるものではない。

（４）上記の実施形態において、本発明を画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態における画像データ取込方法で取り込まれた画像データを用いた画像表示方法等であってもよい。

１０,３３６Ｂ,３３６Ｇ,３３６Ｒ…液晶表示装置、 １２…液晶パネル、
２０…ソースドライバー、 ２２…受信Ｉ／Ｆ回路、
２４…画像データ取込回路（画像データ取込装置）、 ２６…多重化回路、
２８…基準電圧発生回路、 ３０…ＤＡＣ、 ３２…ソース線駆動回路（駆動部）、
３４…駆動制御部、 ３６…スイッチ信号生成回路、 ４０…ゲートドライバー、
５０…駆動装置、 ６０…電源回路、 ７０…画像データ供給装置、
７２…画像データ生成部、 ７４…画像メモリー、 ７６,８６…ラインラッチ、
７８,８８…パラレルシリアル変換部、 ８０…タイミング生成部、
８２…コマンド生成部、 ８４…タイミングメモリー、 ９０…クロック生成部、
９２…送信Ｉ／Ｆ回路、 １００…クロック生成回路、 １０２…ｎ相クロック生成部、
１０４…ｍ相クロック生成部、 １１０…ＳＹＮＣ取込回路、 １２０…１次ラッチ、
１３０…ＳＹＮＣ判定回路、 １３２…判定回路、 １３４…ＶＳＹＮＣパターンレジスター、 １３６_１…第１のＨＳＹＮＣパターンレジスター、
１３６_２…第２のＨＳＹＮＣパターンレジスター、 １３６_３…第３のＨＳＹＮＣパターンレジスター、 １３６_４…第４のＨＳＹＮＣパターンレジスター、
１４０…クロック切替回路、 １５０…画像データ並び替え回路（並び替え回路）、
１６０…データイネーブル発生回路、 １７０…２次ラッチ、 １８０…３次ラッチ、
１９０…コマンドデータ取込回路、 ２００…コマンドデコーダー、
３００…液晶プロジェクター、 ３１０…光源装置、 ３１２…光源、
３１４…レンズアレイ、 ３１６…重畳レンズ、 ３２０…画像形成ユニット、
３２２,３２４…ダイクロイックミラー、 ３２６,３２８,３３０…反射ミラー、
３３２,３３４…リレーレンズ、 ３３８…クロスダイクロイックプリズム、
３４０…投射光学系、 ＣＥ…対向電極、 ＣＬｊｋ−１…液晶容量、
ＣＬＫ…画素クロック、 ＣＬＫ１〜ＣＬＫ４…取込基準クロック、
ＣＬＫＡ〜ＣＬＫＨ…取込クロック、 ＣＬＫＮ,ＣＬＫＰ,Ｄ０Ｎ〜Ｄ１１Ｎ,Ｄ０Ｐ〜Ｄ１１Ｐ,ＳＹＮＣＮ,ＳＹＮＣＰ…差動信号線、 Ｄ０〜Ｄ１１…画像データ、
ＤＭＵＸｋ…デマルチプレクサー、 Ｇ１〜ＧＭ…ゲート線、
ＬＤ１〜ＬＤ４…ラッチデータ、 ＰＥｊｋ−１…画素電極、
ＱＦＦ_１１〜ＱＦＦ_４６…フリップフロップ、 ＲＤ_１〜ＲＤ_１４…差動受信器、
Ｓ１〜ＳＮ…ソース信号供給線、 Ｓ１ｋ〜Ｓ８ｋ…ソース線、
ＳＤ_１〜ＳＤ_１４…差動送信器、 ＳＥＬ１〜ＳＥＬ８…デマルチプレクス用スイッチ信号、 ＳＹＮＣ…表示同期データ、 Ｔｊｋ−１…薄膜トランジスター

Claims (13)

1. 順次送られる画像データを取り込むための画像データ取込方法であって、
   前記画像データが伝送される信号線上のデータをｍ（ｍは２以上の整数）相のデータ取込クロックを用いて取り込む第１の取り込みステップと、
   前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをｎ（ｎは２以上の整数）相の取込基準クロックで取り込む基準信号取り込みステップと、
   前記基準信号取り込みステップにおいて、前記ｎ相の取込基準クロックのうち、前記基準信号が取り込まれた取込基準クロックに応じて、前記第１の取り込みステップにおいて取り込まれたデータを並び替える並び替えステップと、
   前記並び替えステップにおいて並び替えられたデータを前記画像データとして取り込む第２の取り込みステップとを含むことを特徴とする画像データ取込方法。
2. 請求項１において、
   前記並べ替えステップでは、
   前記ｎ相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックに応じて、前記第１の取り込みステップにおいて取り込まれたデータを並び替えることを特徴とする画像データ取込方法。
3. 請求項１又は２において、
   ｎはｍ以下であることを特徴とする画像データ取込方法。
4. 請求項１乃至３のいずれかにおいて、
   前記ｍ相のデータ取込クロックは、
   ｍ／２相の取込基準クロックの立ち上がりエッジ及び立ち下がりエッジで、前記画像データが伝送される信号線上のデータを取り込むためのクロックであることを特徴とする画像データ取込方法。
5. 請求項１乃至４のいずれかにおいて、
   前記ｍ相のデータ取込クロック及び前記ｎ相の取込基準クロックの少なくとも１つは、前記画像データに対応した画素クロックを分周したクロックであることを特徴とする画像データ取込方法。
6. 請求項１乃至５のいずれかにおいて、
   前記基準信号が伝送される信号線上に前記基準信号と時分割された伝送されるコマンドデータを取り込むコマンドデータ取り込みステップを含み、
   前記コマンドデータは、
   前記第２の取り込みステップにおいて取り込まれた前記画像データの表示を制御するためのコマンドデータであることを特徴とする画像データ取込方法。
7. 請求項６において、
   前記コマンドデータ取り込みステップでは、
   前記基準信号と時分割で連続して伝送されるコマンドデータの少なくとも１つを取り込むことを特徴とする画像データ取込方法。
8. 請求項１乃至７のいずれかにおいて、
   前記基準信号は、水平同期信号であることを特徴とする画像データ取込方法。
9. 順次送られる画像データを取り込むための画像データ取込装置であって、
   前記画像データが伝送される信号線上のデータをｍ（ｍは２以上の整数）相のデータ取込クロックを用いて取り込む第１のラッチと、
   前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをｎ（ｎは２以上の整数）相の取込基準クロックで取り込む基準信号取込回路と、
   前記ｎ相の取込基準クロックのうち、前記基準信号取込回路において前記基準信号が取り込まれた取込基準クロックに応じて、前記第１のラッチに取り込まれたデータを並び替える並び替え回路と、
   前記並び替え回路によって並び替えられたデータを前記画像データとして取り込む第２のラッチとを含むことを特徴とする画像データ取込装置。
10. 請求項９において、
    前記ｎ相の取込基準クロックにより取り込まれたデータと、前記ｎ相の取込基準クロックのそれぞれが前記基準信号を取り込んだときのパターンと一致するか否かを判定する判定回路を含み、
    前記並べ替え回路は、
    前記判定回路の判定結果に基づいて、前記第１のラッチに取り込まれたデータを並び替えることを特徴とする画像データ取込装置。
11. 電気光学パネルを駆動する駆動装置であって、
    請求項９又は１０記載の画像データ取込装置と、
    前記画像データ取込装置により取り込まれた前記画像データに基づいて、前記電気光学パネルを駆動する駆動部とを含むことを特徴とする駆動装置。
12. 前記電気光学パネルと、
    前記電気光学パネルを駆動する請求項１１記載の駆動装置とを含むことを特徴とする電気光学装置。
13. 請求項９又は１０記載の画像データ取込装置を含むことを特徴とする電子機器。

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