JP2012138456A - Wiring structure, semiconductor device, and method of identifying defective portion - Google Patents
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Abstract
Description
本発明は、配線構造、半導体装置及び不良箇所特定方法に関する。 The present invention relates to a wiring structure, a semiconductor device, and a defect location specifying method.
半導体装置の高集積化に伴い、多層配線構造が用いられるようになっている。 With the high integration of semiconductor devices, a multilayer wiring structure has been used.
複数の配線が重なり合っている多層配線構造においては、重なり合っている下側の配線に不良解析用のレーザビームや電子ビーム等を照射することは極めて困難である。 In a multilayer wiring structure in which a plurality of wirings are overlapped, it is extremely difficult to irradiate the overlapping lower wiring with a laser beam, an electron beam, or the like for failure analysis.
このため、不良が存在する層が露出するまで、研磨や剥離等が行われる。 For this reason, polishing, peeling, or the like is performed until a layer having a defect is exposed.
しかしながら、不良が存在する層がどの層であるのかを特定するのは必ずしも容易ではない。また、研磨や剥離等を行うのには膨大な工数が必要となる。また、研磨や剥離を行う際に試料にダメージが加わってしまう場合もある。 However, it is not always easy to specify which layer has a defect. In addition, enormous man-hours are required to perform polishing and peeling. In addition, the sample may be damaged when polishing or peeling.
本発明の目的は、不良箇所の特定の容易化を実現し得る配線構造及びその配線構造を有する半導体装置、並びに、不良箇所特定方法を提供することにある。 An object of the present invention is to provide a wiring structure, a semiconductor device having the wiring structure, and a method for identifying a defective portion that can facilitate the identification of the defective portion.
実施形態の一観点によれば、基板上に形成された第１の配線と、前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有することを特徴とする配線構造が提供される。 According to one embodiment of the present invention, the first wiring formed on the substrate and the second wiring formed on the first wiring and overlapping the first wiring in the first region are provided. In addition, a wiring structure is provided in which the first wiring has a first tab portion protruding outside the first region.
実施形態の他の観点によれば、基板上に形成された第１の配線と、前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有する配線構造を有することを特徴とする半導体装置が提供される。 According to another aspect of the embodiment, the first wiring formed on the substrate and the second wiring formed on the first wiring and overlapping the first wiring in the first region are provided. The semiconductor device is provided, wherein the first wiring has a wiring structure having a first tab portion protruding outside the first region.
実施形態の更に他の観点によれば、基板上に形成された第１の配線と、前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有する試料の不良箇所特定方法であって、前記第１のタブ部にエネルギービームを照射した際に取得される検出値に基づいて、前記第１の配線における不良箇所を特定することを特徴とする不良箇所特定方法が提供される。 According to still another aspect of the embodiment, a first wiring formed on the substrate, and a second wiring formed on the first wiring and overlapping the first wiring in the first region, And the first wiring has a first tab portion that protrudes outside the first region, and is a method for identifying a defective portion of a sample, wherein the first tab portion is irradiated with an energy beam. A defective part specifying method is provided, wherein a defective part in the first wiring is specified based on the detected value obtained in step (b).
開示の配線構造によれば、各配線が互いに重なり合っている領域の外に突出するタブ部が、各配線に形成されている。このため、タブ部にエネルギービームを照射することにより、重なり合っている下側の配線をも加熱等することができる。従って、各配線が互いに重なり合っているにもかかわらず、不良箇所を容易に特定することができる。 According to the disclosed wiring structure, a tab portion that protrudes outside the region where the wirings overlap each other is formed in each wiring. For this reason, by irradiating the tab portion with the energy beam, the overlapping lower wiring can be heated. Therefore, it is possible to easily identify the defective portion even though the wirings overlap each other.
［第１実施形態］
第１実施形態による配線構造及びその配線構造を有する半導体装置並びに不良箇所特定方法を図１乃至図１２を用いて説明する。
[First Embodiment]
A wiring structure according to the first embodiment, a semiconductor device having the wiring structure, and a defect location specifying method will be described with reference to FIGS.
（配線構造及び半導体装置）
まず、本実施形態による配線構造及び半導体装置について図１を用いて説明する。図１は、本実施形態による半導体装置を示す平面図及び断面図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面図である。図２は、各層の配線を示す平面図である。図２（ａ）は、第１層目の配線を示す平面図である。図２（ｂ）は、第２層目の配線を示す平面図である。図２（ｃ）は、第３層目の配線を示す平面図である。図２（ｄ）は、第４層目の配線を示す平面図である。図２（ｅ）は、第５層目の配線を示す平面図である。
(Wiring structure and semiconductor device)
First, the wiring structure and semiconductor device according to the present embodiment will be explained with reference to FIG. 1A and 1B are a plan view and a cross-sectional view showing the semiconductor device according to the present embodiment. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. FIG. 2 is a plan view showing wiring of each layer. FIG. 2A is a plan view showing a first layer wiring. FIG. 2B is a plan view showing the second layer wiring. FIG. 2C is a plan view showing the third layer wiring. FIG. 2D is a plan view showing the fourth layer wiring. FIG. 2E is a plan view showing the fifth layer wiring.
なお、ここでは、本実施形態による配線構造２が半導体装置の一部である場合を例に説明するが、本実施形態による配線構造２は、半導体装置の一部であることに限定されるものではない。例えば、配線構造２が、ＴＥＧ（Test Element Group、試料群）であってもよい。この場合には、半導体基板１０にトランジスタ等が形成されていなくてもよい。
Here, the case where the
図１に示すように、例えばＰ型シリコンの半導体基板１０上には、例えば膜厚４５０ｎｍのシリコン酸化膜の層間絶縁膜１２が形成されている。半導体基板１０には、例えばトランジスタ等が形成されている。
As shown in FIG. 1, an interlayer
層間絶縁膜１２上には、例えば膜厚４５０ｎｍの層間絶縁膜１３（図２（ａ）参照）が形成されている。層間絶縁膜１３には、配線１４を埋め込むための溝１５（図２（ａ）参照）が形成されている。溝１５内には、例えばＣｕ（銅）の配線１４が埋め込まれている。配線１４の幅は、例えば１４０ｎｍ程度とする。配線１４の高さは、例えば２２０ｎｍ程度とする。
On the
配線１４は、配線１４の長手方向に交差する方向に突出するタブ状の突出部（タブ部）１６を有している。タブ部１６は、配線１４と配線１４の上層に位置する配線２０，２６，３２，３８とが重なり合っている領域の外に突出している。タブ部１６は、周期的に設けられている。タブ部１６は、配線１４と一体に形成されている。タブ部１６は、タブ部１６を介して配線１４にエネルギービームを供給するためのものであり、配線１４を他の構成要素に電気的に接続するためのものではない。
The
配線１４が埋め込まれた層間絶縁膜上には、例えば膜厚４５０ｎｍの層間絶縁膜１８が形成されている。
An interlayer insulating
層間絶縁膜１８には、配線２０を埋め込むための溝１９（図２（ｂ）示せず）が形成されている。溝１９内には、例えばＣｕの配線２０が埋め込まれている。配線２０の幅は、例えば１４０ｎｍ程度とする。配線２０の高さは、例えば２２０ｎｍ程度とする。
A groove 19 (not shown in FIG. 2B) for embedding the
配線２０は、配線２０の長手方向に交差する方向に突出するタブ状の突出部（タブ部）２２を有している。タブ部２２は、配線２０と配線２０の上層に位置する配線２６，３２，３８とが重なり合っている領域の外に突出している。タブ部２２は、周期的に設けられている。タブ部２２は、配線２０と一体に形成されている。タブ部２２は、タブ部２２を介して配線２０にエネルギービームを供給するためのものであり、配線２０を他の構成要素に電気的に接続するためのものではない。タブ部２２は、タブ部１６と重なり合わないように配されている。タブ部２２が、タブ部１６と重なり合わないように配されているため、エネルギービームをタブ部１６に照射することが可能である。
The
配線２０が埋め込まれた層間絶縁膜１８上には、例えば膜厚４５０ｎｍの層間絶縁膜２４が形成されている。
On the
層間絶縁膜２４には、配線２６を埋め込むための溝２３（図２（ｃ）参照）が形成されている。溝２３内には、例えばＣｕの配線２６が埋め込まれている。配線２６の幅は、例えば１４０ｎｍ程度とする。配線２６の高さは、例えば２２０ｎｍ程度とする。
In the
配線２６は、配線２６の長手方向に交差する方向に突出するタブ状の突出部（タブ部）２８を有している。タブ部２８は、配線２６と配線２６の上層に位置する配線３２，３８とが重なり合っている領域の外に突出している。タブ部２８は、周期的に設けられている。タブ部２８は、配線２６と一体に形成されている。タブ部２８は、タブ部２８を介して配線２６にエネルギービームを供給するためのものであり、配線２６を他の構成要素に電気的に接続するためのものではない。タブ部２８は、タブ部２２、１６と重なり合わないように配されている。タブ部２８が、タブ部２２、１６と重なり合わないように配されているため、エネルギービームをタブ部２２，１６に照射することが可能である。
The
配線２６が埋め込まれた層間絶縁膜２４上には、例えば膜厚４５０ｎｍの層間絶縁膜３０が形成されている。
On the
層間絶縁膜３０には、配線３２を埋め込むための溝３１（図２（ｄ）参照）が形成されている。溝３１内には、例えばＣｕの配線３２が埋め込まれている。配線３２の幅は、例えば１４０ｎｍ程度とする。配線３２の高さは、例えば２２０ｎｍ程度とする。
In the
配線３２は、配線３２の長手方向に交差する方向に突出するタブ状の突出部（タブ部）３４を有している。タブ部３４は、配線３２と配線３２の上層に位置する配線３８とが重なり合っている領域から突出している。タブ部３４は、周期的に設けられている。タブ部３４は、配線２６と一体に形成されている。タブ部３４は、タブ部３４を介して配線３２にエネルギービームを供給するためのものであり、配線３２を他の構成要素に電気的に接続するためのものではない。タブ部３４は、タブ部２８、２２、１６と重なり合わないように配されている。タブ部３４が、タブ部２８、２２、１６と重なり合わないように配されているため、エネルギービームをタブ部２８，２２，１６に照射することが可能である。
The
配線３２が埋め込まれた層間絶縁膜３０上には、例えば膜厚４５０ｎｍの層間絶縁膜３６が形成されている。
On the
層間絶縁膜３６には、配線３８を埋め込むための溝３５（図２（ｅ）参照）が形成されている。溝３５内には、例えばＣｕの配線３８が埋め込まれている。配線３８の幅は、例えば１４０ｎｍ程度とする。配線３８の高さは、例えば２２０ｎｍ程度とする。
In the
配線３８が埋め込まれた層間絶縁膜３６上には、例えば膜厚４５０ｎｍの絶縁膜４０が形成されている。
On the
こうして、本実施形態による配線構造２を有する半導体装置が形成されている。
Thus, the semiconductor device having the
本実施形態によれば、配線１４，２０，２６，３２，３８が互いに重なり合っている領域の外に突出するようにタブ部１６，２２，２８，３４が形成されている。このため、本実施形態によれば、タブ部１６，２２，２８，３４を介して各配線１４，２０，２６，３２にエネルギービームを供給することができる。即ち、本実施形態によれば、タブ部１６，２２，２８，３４にレーザビーム等を照射することにより、各配線１４，２０，２６，３２の加熱等を行うことができる。また、本実施形態によれば、タブ部１６，２２，２８，３４に電子ビームを照射することにより、各配線１４，２０，２６，３２に流れる吸収電流や二次電子等を測定することもができる。このため、本実施形態によれば、配線１４，２０，２６，３２，３８が互いに重なり合っているにもかかわらず、不良箇所を特定することが可能となる。
According to the present embodiment, the
（不良箇所特定方法（その１））
次に、本実施形態による不良箇所特定方法（その１）について図３乃至図５を用いて説明する。
(Defect location identification method (1))
Next, the defect location specifying method (part 1) according to the present embodiment will be described with reference to FIGS.
まず、本実施形態において用いられる解析装置の例について、図３を用いて説明する。 First, an example of an analysis apparatus used in the present embodiment will be described with reference to FIG.
図３は、本実施形態による不良箇所特定方法において用いられる解析装置の例（その１）を示すブロック図である。 FIG. 3 is a block diagram illustrating an example (part 1) of the analysis apparatus used in the defect location specifying method according to the present embodiment.
ここでは、ＩＲ−ＯＢＩＲＣＨ解析装置を用いる場合を例に説明する。かかるＩＲ−ＯＢＩＲＣＨ解析装置としては、例えば浜松ホトニクス株式会社製のＩＲ−ＯＢＩＲＣＨ解析装置（製品名：μＡＭＯＳ（登録商標）−２００）等を用いることができる。 Here, a case where an IR-OBIRCH analyzer is used will be described as an example. As such an IR-OBIRCH analyzer, for example, an IR-OBIRCH analyzer (product name: μAMOS (registered trademark) -200) manufactured by Hamamatsu Photonics Co., Ltd. can be used.
ここで、ＩＲ−ＯＢＩＲＣＨ法について説明する。 Here, the IR-OBIRCH method will be described.
電流が流れている配線にレーザ光を照射すると、配線が加熱されるため配線の電気抵抗が変化し、その結果、配線に流れる電流が増減する。バイアス電圧を印加した配線にレーザ光を走査しながら照射し、走査と同期して配線に流れる電流を観測すれば、各照射箇所における抵抗変化を画像化することができる。このようにして像を得る方法は、レーザ光（Optical Beam）による（Induced）抵抗変化（Resistance CHange）を捉える方法であるため、ＯＢＩＲＣＨ（Optical Beam Induced Resistance Change、光加熱抵抗変化）法と称される。特に、レーザ光として赤外レーザ（Infra Red）を用いる場合には、ＩＲ−ＯＢＩＲＣＨ法と称される。ＯＢＩＲＣＨ法により得られた画像は、ＯＢＩＲＣＨ画像と称される。 When a laser beam is applied to a wiring through which a current flows, the wiring is heated and the electrical resistance of the wiring changes, and as a result, the current flowing through the wiring increases or decreases. By irradiating the wiring to which the bias voltage is applied while scanning with laser light, and observing the current flowing through the wiring in synchronization with the scanning, it is possible to image the resistance change at each irradiation location. The method of obtaining an image in this way is a method of capturing (Induced) resistance change (Resistance CHange) due to laser light (Optical Beam), and is therefore referred to as an OBIRCH (Optical Beam Induced Resistance Change) method. The In particular, when an infrared laser (Infra Red) is used as the laser light, it is referred to as an IR-OBIRCH method. An image obtained by the OBIRCH method is referred to as an OBIRCH image.
本実施形態において用いられる解析装置（その１）は、制御処理部１００と、レーザ照射部１０２と、載置台１０４と、電源１０６と、アンプ１０８と、表示部１１０と、入力部１１１と、記憶部１１２とを有している。
The analysis apparatus (part 1) used in this embodiment includes a
制御処理部（システム制御部）１００は、解析装置全体を制御するとともに、所定の処理を行うものである。制御処理部１００としては、例えばパーソナルコンピュータ等が用いられている。
The control processing unit (system control unit) 100 controls the entire analysis apparatus and performs predetermined processing. As the
制御処理部１００には、操作者が命令を入力するための入力部１１１が接続されている。入力部１１１としては、例えば、キーボードやマウス等を用いることができる。
An
制御処理部１００には、記憶部１１２が接続されている。記憶部１１２には、測定結果等の様々なデータが一時的又は継続的に記憶される。記憶部１１２は、例えばハードディスクやＲＡＭ等により構成することができる。記憶部１１２には、制御処理部１００に所定の制御や処理を行わせるためのプログラムがインストールされている。
A
レーザ照射部１０２は、レーザ発生部１１４と、レーザ走査部１１６と、顕微鏡部１１８とを有している。レーザ発生部１１４は、レーザビームを発生するものである。レーザ走査部１１６は、レーザ発生部１１４により発生されたレーザビームを、光路に直交する二次元方向にラスタスキャンさせるものである。顕微鏡部１１８は、レーザ走査部１１６により走査されるレーザビームを微小スポット径に集光させるものである。レーザ照射部１０２によるレーザビームの走査は、制御処理部１００により制御される。
The
載置台１０４上には、試料（供試体）１２０が載置される。試料１２０としては、図１及び図２を用いて上述した本実施形態による半導体装置等が用いられる。試料１２０には、電極パッド１２２ａ、１２２ｂが形成されている。電極パッド１２２ａ、１２２ｂは、解析対象となる配線に電気的に接続されている。例えば、解析対象が配線１４である場合には、配線１４の一方の端部に、例えば電極パッド１２２ａが電気的に接続されており、配線１４の他方の端部に、例えば電極パッド１２２ｂが電気的に接続されている。
A sample (specimen) 120 is placed on the mounting table 104. As the
電源（電圧供給源）１０６は、試料１２０にバイアス電圧Ｖｂｉａｓを印加するためのものである。電源１０６の正側の出力端子は、試料１２０に設けられた電極パッド１２２ａに電気的に接続される。電源１０６の負側の出力端子は、接地電位ＧＮＤに接続される。
The power source (voltage supply source) 106 is for applying a bias voltage V bias to the
アンプ（電流検出／増幅部）１０８の正側の入力端子は、試料１２０に設けられた電極パッド１２２ｂに電気的に接続されている。アンプ１０８の負側の入力端子は、接地電位ＧＮＤに接続されている。
The positive input terminal of the amplifier (current detection / amplification unit) 108 is electrically connected to an
電源１０６によりバイアス電圧Ｖｂｉａｓを印加するため、解析対象の配線には、配線の電気抵抗に応じた電流が流れる。解析対象の配線に流れる電流は、アンプ１０８により増幅される。
Since the bias voltage V bias is applied by the
アンプ１０８により増幅された信号は、制御処理部１００に入力される。
The signal amplified by the
制御処理部１００は、制御処理部１００に入力される信号に基づいて、解析対象の配線に流れる電流を求めることができる。
Based on the signal input to the
制御処理部１００は、解析対象の配線に流れる電流に関するデータと、レーザビームが照射されている箇所のＸＹ座標に関する情報とに基づいて、電流変化の大きさに応じた明暗の二次元コントラスト像であるＯＢＩＲＣＨ像を生成する。
The
制御処理部１００は、ＯＢＩＲＣＨ像を表示部１１２の表示画面に表示する。また、制御処理部１００は、別途取得される試料１２０の反射パターン像を、ＯＢＩＲＣＨ像に対応するように表示部１１０の表示画面に表示する。表示部１１０としては、例えばＣＲＴや液晶ディスプレイ等が用いられる。また、ＯＢＩＲＣＨ像等は、プリンタ（図示せず）により印刷表示することも可能である。
The
こうして、本実施形態において用いられる解析装置（その１）が形成されている。 Thus, an analysis apparatus (part 1) used in the present embodiment is formed.
次に、ＯＢＩＲＣＨ法を用いた本実施形態による不良箇所特定方法について図３を用いて説明する。 Next, the defect location specifying method according to the present embodiment using the OBIRCH method will be described with reference to FIG.
まず、試料１２０を用意する。試料１２０としては、例えば、図１及び図２を用いて上述した本実施形態による半導体装置を用いる。試料１２０には、電極パッド１２２ａ、１２２ｂが形成されている。電極パッド１２２ａ、１２２ｂは、解析対象となる配線に電気的に接続されている。例えば、解析対象が配線１４である場合には、配線１４の一方の端部に、例えば電極パッド１２２ａが電気的に接続されており、配線１４の他方の端部に、例えば電極パッド１２２ｂが電気的に接続されている。
First, a
次に、載置台１０４上に試料１２０を載置する。
Next, the
次に、試料１２０の電極パッド１２２ａから引き出された配線１２１ａを、電源１０６の出力端子に接続する。
Next, the
次に、試料１２０の電極パッド１２２ｂから引き出された配線１２１ｂを、アンプ１０８の入力端子に接続する。
Next, the
こうして、試料１２０に対して測定を行うための準備が完了する。
In this way, the preparation for measuring the
次に、試料１２０に対しての測定を開始する。
Next, measurement for the
試料１２０に対しての測定を開始する際には、操作者（図示せず）が、試料１２０の測定を開始すべき旨の命令を入力部１１１から入力する。
When starting measurement on the
制御処理部１００は、操作者による命令に基づいて、以下のような処理を行う。
The
まず、電源１０６により、電極パッド１２２ａにバイアス電圧Ｖｂｉａｓを印加する。電源１０６は、制御処理部１００により制御される。バイアス電圧Ｖｂｉａｓの大きさは、測定対象に応じて適宜設定すればよい。ここでは、バイアス電圧Ｖｂｉａｓの大きさを、例えば１．０Ｖとする。
First, the bias voltage V bias is applied to the
次に、レーザ照射部１０２により、試料１２０にレーザビームを走査しながら照射する。レーザビームの走査は、制御処理部１００により制御される。制御処理部１００は、解析対象である配線に流れる電流に応じた信号を、ＸＹ座標に関連付けて取得し、電流変化の大きさに応じた明暗の二次元コントラスト像であるＯＢＩＲＣＨ像を生成する。
Next, the
次に、制御処理部１００は、こうして取得したＯＢＩＲＣＨ像と、別途取得した試料１２０の反射パターン像とを、表示部１１０の表示画面上に表示する。ＯＢＩＲＣＨ像と反射パターン像とは対応するように表示される。制御処理部１００は、ＯＢＩＲＣＨ像に関するデータと反射パターン像に関するデータとを記憶部１１２に記憶させる。
Next, the
こうして、ＯＢＩＲＣＨ像の取得が完了する。 Thus, the acquisition of the OBIRCH image is completed.
電流が流れている配線にレーザ光を照射すると、上述したように、配線が加熱されて抵抗値が増大し、その結果、配線に流れる電流が減少する。しかし、配線にボイドや欠陥等の不良箇所が存在している場合には、かかる不良箇所における熱伝導率は正常箇所よりも小さい。このため、不良箇所においては、レーザ光を照射した際における温度上昇が正常箇所よりも大きくなる。従って、不良箇所の近傍にレーザ光を照射した際における抵抗上昇は、正常箇所にレーザ光を照射した際における抵抗上昇よりも大きくなる。本実施形態では、タブ部を介して配線が加熱されるが、加熱されたタブ部の近傍に不良箇所が存在する場合と存在しない場合とでは、配線の抵抗値の変化は異なったものとなる。即ち、タブ部の近傍に不良箇所が存在する場合には、タブ部の近傍に不良箇所が存在しない場合と比較して、配線の抵抗値の上昇が大きくなる。このため、タブ部の近傍に不良箇所が存在する場合には、ＯＢＩＲＣＨ像における当該タブ部の輝度は、正常な場合とは異なったものとなる。電流値が大きいほどＯＢＩＲＣＨ像における輝度が高くなる場合には、当該タブ部の輝度は正常な場合よりも低くなる。一方、タブ部の近傍に不良箇所が存在しない場合には、ＯＢＩＲＣＨ像における当該タブ部の輝度は正常な輝度となる。 When the laser beam is irradiated to the wiring through which the current flows, the wiring is heated and the resistance value increases as described above, and as a result, the current flowing through the wiring decreases. However, when a defective portion such as a void or a defect exists in the wiring, the thermal conductivity at the defective portion is smaller than that of a normal portion. For this reason, in a defective location, the temperature rise when irradiating a laser beam becomes larger than a normal location. Therefore, the resistance increase when the laser beam is irradiated in the vicinity of the defective portion is larger than the resistance increase when the normal portion is irradiated with the laser beam. In the present embodiment, the wiring is heated via the tab portion, but the change in the resistance value of the wiring is different between the case where the defective portion exists near the heated tab portion and the case where the defective portion does not exist. . That is, when there is a defective portion in the vicinity of the tab portion, the resistance value of the wiring increases more than in the case where there is no defective portion in the vicinity of the tab portion. For this reason, when a defective part exists in the vicinity of a tab part, the brightness | luminance of the said tab part in an OBIRCH image differs from the normal case. When the luminance in the OBIRCH image is higher as the current value is larger, the luminance of the tab portion is lower than that in the normal case. On the other hand, when there is no defective portion in the vicinity of the tab portion, the luminance of the tab portion in the OBIRCH image is normal.
図４は、本実施形態によるＯＢＩＲＣＨ像の例を示す平面図（その１）である。図４（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図４（ｂ）は、図４（ａ）に対応するＯＢＩＲＣＨ像の例を示す平面図である。図５は、本実施形態によるＯＢＩＲＣＨ像の例を示す平面図（その２）である。図５（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図５（ｂ）は、図５（ａ）に対応するＯＢＩＲＣＨ像の例を示す平面図である。実際のＯＢＩＲＣＨ像においては、検出された電流の大きさを輝度の高低により示しているが、ここでは、ＯＢＩＲＣＨ像における輝度の高低をドットの粗密により示している。具体的には、ＯＢＩＲＣＨ像における輝度が低くなるほど、図４，図５におけるドットが密になっており、ＯＢＩＲＣＨ像における輝度が高くなるほど、図４，図５におけるドットが疎になっている。 FIG. 4 is a plan view (part 1) illustrating an example of the OBIRCH image according to the present embodiment. FIG. 4A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 4B is a plan view showing an example of the OBIRCH image corresponding to FIG. FIG. 5 is a plan view (part 2) illustrating an example of the OBIRCH image according to the present embodiment. FIG. 5A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 5B is a plan view showing an example of an OBIRCH image corresponding to FIG. In the actual OBIRCH image, the magnitude of the detected current is indicated by the level of brightness. Here, the level of brightness in the OBIRCH image is indicated by the density of the dots. Specifically, the dots in FIGS. 4 and 5 are denser as the luminance in the OBIRCH image is lower, and the dots in FIGS. 4 and 5 are sparser as the luminance in the OBIRCH image is higher.
図４及び図５に示すＯＢＩＲＣＨ像を得る際には、解析対象である配線１４の図１における紙面左側の端部に電極パッド１２２ａを電気的に接続し、配線１４の図１における紙面右側の端部に電極パッド１２２ｂを電気的に接続した。そして、配線１４に流れる電流の変化を検出することによりＯＢＩＲＣＨ像を得た。解析対象の配線１４以外の配線２０，２６，３２，３８に流れる電流については、検出していない。
When obtaining the OBIRCH image shown in FIG. 4 and FIG. 5, the
図４（ｂ）に示すＯＢＩＲＣＨ像では、タブ部１６（１）の輝度は正常な輝度よりも低くなっており、他のタブ部１６（２）〜１６（ｎ）の輝度は正常な輝度となっている。タブ部１６（１）の輝度が正常な輝度よりも低くなるのは、タブ部１６（１）にレーザビームを照射すると、配線１４の抵抗値が通常よりも大きく上昇するためである。従って、この場合には、タブ部１６（１）の近傍における配線１４に不良箇所が存在していると判断することができる。なお、タブ部１６（２）〜１６（ｎ）の輝度が正常な輝度となるのは、タブ部１６（２）〜１６（ｎ）にレーザビームを照射した際の抵抗値の上昇が、通常通りであるためである。
In the OBIRCH image shown in FIG. 4B, the luminance of the
図５（ｂ）に示すＯＢＩＲＣＨ像では、タブ部１６（２）の輝度は正常な輝度よりも低くなっており、他のタブ部１６（１）、１６（３）〜１６（ｎ）の輝度は正常な輝度となっている。タブ部１６（２）の輝度が正常な輝度よりも低くなるのは、タブ部１６（２）にレーザビームを照射すると、配線１４の抵抗値が通常よりも大きく上昇するためである。従って、この場合には、タブ部１６（２）の近傍における配線１４に不良箇所が存在していると判断することができる。
In the OBIRCH image shown in FIG. 5B, the brightness of the
このように、例えばＯＢＩＲＣＨ法により、不良箇所を特定することが可能である。 In this way, it is possible to identify a defective portion by, for example, the OBIRCH method.
なお、図４及び図５において、タブ部２２（ｎ）、２８（ｎ）、３４（ｎ）や配線３８にレーザビームを照射した際に電流が変化していないのは、配線１４にのみ電流を流し、配線１４に流れる電流の変化のみを検出しているためである。配線２０、２６、３２、３８に流れる電流を検出していないため、配線２０、２６、３２、３８が加熱されて抵抗値が大きくなっても、ＯＢＩＲＣＨ像には表れない。
4 and 5, the current does not change when the
また、上記では、解析対象が配線１４である場合を例に説明したが、解析対象は配線１４に限定されるものではない。例えば、解析対象が例えば配線２０の場合には、解析対象である配線２０の図１における紙面左側の端部に電気的に接続された電極パッド（図示せず）に、配線１２１ａを介して電源１０６を接続すればよい。そして、配線２０の図１における紙面右側の端部に電気的に接続された電極パッド（図示せず）に、配線１２１ｂを介してアンプ１０８を接続すればよい。
In the above description, the case where the analysis target is the
また、上記では、配線１４にのみ電流を流す場合を例に説明したが、配線１４のみならず、配線２０、２６、３２、３８にも電流を流すようにしてもよい。この場合には、各配線１４、２０、２６、３２、３８を一括して解析することが可能である。
In the above description, the case where current is supplied only to the
このように、本実施形態によれば、配線１４，２０，２６，３２，３８が互いに重なり合っている領域の外に突出するようにタブ部１６，２２，２８，３４が形成されている。このため、本実施形態によれば、タブ部１６，２２，２８，３４にレーザビームを照射して、各配線１４，２０，２６，３２を加熱することができる。このため、配線１４，２０，２６，３２，３８が互いに重なり合っているにもかかわらず、不良箇所を特定することが可能となる。
Thus, according to the present embodiment, the
（不良箇所特定方法（その２））
次に、本実施形態による不良箇所特定方法（その２）について図６乃至図１２を用いて説明する。
(Defect location identification method (2))
Next, the defect location specifying method (part 2) according to the present embodiment will be described with reference to FIGS.
まず、本実施形態において用いられる解析装置の例について、図６を用いて説明する。 First, an example of an analysis apparatus used in this embodiment will be described with reference to FIG.
図６は、本実施形態による不良箇所特定方法において用いられる解析装置の例（その２）を示すブロック図である。 FIG. 6 is a block diagram illustrating an example (part 2) of the analysis apparatus used in the defect location identification method according to the present embodiment.
図６に示す解析装置（その２）は、電子ビームを用いた解析装置であり、主として、制御処理部２００と、電子ビーム照射部２０２と、載置台２０４と、二次電子検出器２０６と、アンプ２０８と、表示部２１０と、入力部２１１と、記憶部２１２とを有している。
The analysis apparatus (part 2) shown in FIG. 6 is an analysis apparatus using an electron beam, and mainly includes a
制御処理部２００は、解析装置全体を制御するとともに、所定の処理を行うものである。制御処理部２００としては、例えばパーソナルコンピュータ等が用いられている。
The
制御処理部２００には、操作者が命令を入力するための入力部２１１が接続されている。入力部２１１としては、例えば、キーボードやマウス等を用いることができる。
Connected to the
制御処理部２００には、記憶部２１２が接続されている。記憶部２１２には、測定結果等の様々なデータが一時的又は継続的に記憶される。記憶部２１２は、例えばハードディスクやＲＡＭ等により構成することができる。記憶部２１２には、制御処理部２００に所定の制御や処理を行わせるためのプログラムがインストールされている。
A
電子ビーム照射部２０２は、電子ビームを走査しながら照射するものである。電子ビームの走査は、走査コイル２０３を用いて行われる。電子ビーム照射部２０２による電子ビームの走査は、制御処理部２００により制御される。
The electron
載置台２０４上には、試料（供試体）２２０が載置される。試料２２０としては、図１及び図２を用いて上述した本実施形態による半導体装置等が用いられる。試料２２０には、電極パッド２２２が形成されている。電極パッド２２２は、解析対象となる配線１４，２０，２６，３２，３８の一方の端部に電気的に接続されている。
A sample (specimen) 220 is placed on the mounting table 204. As the
二次電子検出器２０６は、試料２２０から放出される二次電子を検出するためのものである。二次電子検出器２０６の出力端子は、制御処理部２００に接続されている。
The
アンプ２０８の入力端子は、試料２２０に設けられた電極パッド２２２にプローブ２２３を介して電気的に接続されている。
An input terminal of the
解析対象である配線１４，２０，２６，３２，３８に電子ビームを照射すると、プローブ２２３に電流（吸収電流）が流れる。プローブ２２３に流れる電流は、アンプ２０８により増幅される。
When the
アンプ２０８により増幅された信号は、制御処理部２００に入力される。
The signal amplified by the
制御処理部２００は、制御処理部２００に入力される信号に基づいて、解析対象の配線に１４，２０，２６，３２，３８流れる電流を求めることができる。
Based on the signal input to the
制御処理部２００は、解析対象の配線１４，２０，２６，３２，３８に流れる電流に関するデータと、電子ビームが照射されている箇所のＸＹ座標に関する情報とに基づいて、電流像を生成する。
The
また、制御処理部２００は、二次電子検出器２０６により検出された二次電子量に関するデータと、電子ビームが照射されている箇所のＸＹ座標に関する情報とに基づいて、二次電子像を生成する。
Further, the
処理部２００は、電流像や二次電子像を表示部２１２の表示画面に表示する。また、処理部２００は、別途取得される試料２２０の反射パターン像を、電流像や二次電子像に対応するように表示部２１０の表示画面に表示する。表示部２１０としては、例えばＣＲＴや液晶ディスプレイ等が用いられる。また、電流像や二次電子像等は、プリンタ（図示せず）により印刷表示することも可能である。
The
こうして、本実施形態において用いられる解析装置（その２）が形成されている。 Thus, the analysis device (part 2) used in the present embodiment is formed.
次に、電子ビーム解析装置を用いた不良箇所特定方法について図６を用いて説明する。 Next, a defect location specifying method using the electron beam analyzer will be described with reference to FIG.
まず、試料２２０を用意する。試料２２０としては、例えば、図１及び図２を用いて上述した本実施形態による半導体装置を用いる。試料２２０には、電極パッド２２２が形成されている。電極パッド２２２は、解析対象となる配線１４、２０、２６、３２、３８の一方の端部に電気的に接続されている。
First, a
次に、載置台２０４上に試料２２０を載置する。
Next, the
次に、アンプ２０８の入力端子に電気的に接続されたプローブ２２３を、試料２２０に形成された電極パッド２２２に接続する。
Next, the
こうして、試料２２０に対して測定を行うための準備が完了する。
In this way, the preparation for measuring the
次に、試料２２０に対しての測定を開始する。
Next, measurement on the
試料２２０に対しての測定を開始する際には、操作者（図示せず）が、試料２２０の測定を開始すべき旨の命令を入力部２１１から入力する。
When starting measurement on the
制御処理部２００は、操作者による命令に基づいて、以下のような処理を行う。
The
まず、電子ビーム照射部２０２により、試料２２０に電子ビームを走査しながら照射する。電子ビームの走査は、制御処理部２００により制御される。制御処理部２００は、解析対象である配線１４，２０，２６，３２，３８に流れる電流に応じた信号を、ＸＹ座標に関連付けて取得し、電流像（吸収電流像）を生成する。また、制御処理部２００は、二次電子検出器２０６により検出された二次電子量に関する信号を、ＸＹ座標に関連付けて取得し、二次電子像を生成する。
First, the electron
次に、制御処理部１００は、こうして取得した電流像や二次電子像を、表示部２１０の表示画面上に表示する。電流像は二次電子像と対応するように表示される。制御処理部２００は、電流像や二次電子像に関するデータを記憶部２１２に記憶させる。
Next, the
こうして、電流像や二次電子像の取得が完了する。 Thus, the acquisition of the current image and the secondary electron image is completed.
解析対象である配線１４，２０，２６，３２，３８に電子ビームを照射すると、プローブ２２３に電流が流れる。しかし、解析対象となる配線１４，２０，２６，３２，３８にボイド、欠陥、断線等の不良箇所が存在している場合には、プローブ２２３に流れる電流が正常な場合より小さくなる。より具体的には、電子ビームを照射した箇所とプローブ２２３との間に不良箇所が存在する場合には、プローブ２２３に流れる電流が正常な場合より小さくなる。電流値が大きいほど電流像における輝度が高くなるようになっている場合、電子ビームを照射した箇所とプローブ２２３との間に不良箇所が存在すると、電流像における輝度は正常な輝度より低くなる。一方、電子ビームを照射した箇所とプローブ２２３との間に不良箇所が存在しない場合には、電流像における輝度は正常な輝度となる。
When an electron beam is irradiated to the
図７は、本実施形態による電流像の例を示す平面図（その１）である。図７（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図７（ｂ）は、図７（ａ）に対応する電流像の例を示す平面図である。図８は、本実施形態による電流像の例を示す平面図（その２）である。図８（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図８（ｂ）は、図８（ａ）に対応する電流像の例を示す平面図である。図９は、本実施形態による電流像の例を示す平面図（その３）である。図９（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図９（ｂ）は、図９（ａ）に対応する電流像の例を示す平面図である。実際の電流像においては、検出された電流の大きさを輝度の高低により示しているが、ここでは、電流像における輝度の高低をドットの粗密により示している。具体的には、電流像における輝度が低くなるほど、図７乃至図９におけるドットが密になっており、電流像における輝度が高くなるほど、図７乃至図９におけるドットが疎になっている。 FIG. 7 is a plan view (part 1) illustrating an example of a current image according to the present embodiment. FIG. 7A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 7B is a plan view showing an example of a current image corresponding to FIG. FIG. 8 is a plan view (part 2) illustrating an example of a current image according to the present embodiment. FIG. 8A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 8B is a plan view showing an example of a current image corresponding to FIG. FIG. 9 is a plan view (part 3) illustrating an example of a current image according to the present embodiment. FIG. 9A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 9B is a plan view showing an example of a current image corresponding to FIG. In the actual current image, the magnitude of the detected current is indicated by the brightness level, but here, the brightness level in the current image is indicated by the density of the dots. Specifically, the dots in FIGS. 7 to 9 are denser as the luminance in the current image is lower, and the dots in FIGS. 7 to 9 are sparser as the luminance in the current image is higher.
図７乃至図９に示す電流像を得る際には、解析対象である配線１４、２０、２６、３２、３８の図１における紙面右側の端部に電気的に接続された電極パッド２２２にプローブ２２３を接続した。そして、プローブ２２３に流れる電流の変化を検出することにより連流像を得た。
When the current images shown in FIGS. 7 to 9 are obtained, the probe is connected to the
図７（ｂ）に示す電流像では、タブ部１６（１）の輝度は正常な輝度よりも低くなっており、他のタブ部１６（２）〜１６（ｎ）、２２（１）〜２２（ｎ）、２８（１）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）の輝度が低くなっているのは、タブ部１６（１）に電子ビームを照射した際に、プローブ２２３に電流があまり流れないためである。タブ部１６（２）の輝度が正常な輝度となっているのは、タブ部１６（２）に電子ビームを照射した際に、プローブ２２３に電流が正常に流れるためである。従って、このような場合には、タブ部１６（１）とタブ部１６（２）との間における配線１４に不良箇所が存在すると判断することができる。
In the current image shown in FIG. 7B, the brightness of the
図８（ｂ）に示す電流像では、タブ部１６（１）、１６（２）の輝度は正常な輝度よりも低くなっており、他のタブ部１６（３）〜１６（ｎ）、２２（１）〜２２（ｎ）、２８（１）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）、１６（２）の輝度が低くなっているのは、タブ部１６（１）、１６（２）に電子ビームを照射した際に、プローブ２２３に電流があまり流れないためである。タブ部１６（３）の輝度が正常な輝度となっているのは、タブ部１６（３）に電子ビームを照射した際には、プローブ２２３に電流が正常に流れるためである。従って、このような場合には、タブ部１６（２）とタブ部１６（３）との間における配線１４に不良箇所が存在すると判断することができる。
In the current image shown in FIG. 8B, the brightness of the
図９（ｂ）に示す電流像では、タブ部１６（１）、１６（２）、２８（１）の輝度は正常な輝度よりも低くなっており、他のタブ部１６（３）〜１６（ｎ）、２２（１）〜２２（ｎ）、２８（２）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）、１６（２）の輝度が低くなっているのは、タブ部１６（１）、１６（２）に電子ビームを照射した際に、プローブ２２３に電流があまり流れないためである。タブ部１６（３）の輝度が正常な輝度となっているのは、タブ部１６（３）に電子ビームを照射した際には、プローブ２２３に電流が正常に流れるためである。従って、このような場合には、タブ部１６（２）とタブ部１６（３）との間における配線１４に不良箇所が存在すると判断することができる。また、タブ部２８（１）の輝度が低くなっているのは、タブ部２８（１）に電子ビームを照射した際に、プローブ２２３に電流があまり流れないためである。タブ部２８（２）の輝度が正常な輝度となっているのは、タブ部２８（２）に電子ビームを照射した際には、プローブ２２３に電流が正常に流れるためである。従って、このような場合には、タブ部２８（１）とタブ部２８（２）との間における配線２６に不良箇所が存在すると判断することができる。
In the current image shown in FIG. 9B, the brightness of the
このように、電子ビームを用いて電流像を取得することにより、不良箇所を特定することも可能である。 Thus, it is also possible to specify a defective part by acquiring a current image using an electron beam.
図１０は、本実施形態による二次電子像の例を示す平面図（その１）である。図１０（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図１０（ｂ）は、図１０（ａ）に対応する二次電子像の例を示す平面図である。図１１は、本実施形態による二次電子像の例を示す平面図（その２）である。図１１（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図１１（ｂ）は、図１１（ａ）に対応する二次電子像の例を示す平面図である。図１２は、本実施形態による二次電子像の例を示す平面図（その３）である。図１２（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図１２（ｂ）は、図１２（ａ）に対応する二次電子像の例を示す平面図である。実際の二次電子像においては、検出された二次電子量の大きさを輝度の高低により示しているが、ここでは、二次電子像における輝度の高低をドットの粗密により示している。具体的には、二次電子像における輝度が低くなるほど、図１０乃至図１２におけるドットが密になっており、二次電子像における輝度が高くなるほど、図１０乃至図１２におけるドットが疎になっている。 FIG. 10 is a plan view (part 1) illustrating an example of a secondary electron image according to the present embodiment. FIG. 10A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG.10 (b) is a top view which shows the example of the secondary electron image corresponding to Fig.10 (a). FIG. 11 is a plan view (part 2) illustrating an example of a secondary electron image according to the present embodiment. FIG. 11A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG.11 (b) is a top view which shows the example of the secondary electron image corresponding to Fig.11 (a). FIG. 12 is a plan view (part 3) illustrating an example of a secondary electron image according to the present embodiment. FIG. 12A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 12B is a plan view showing an example of a secondary electron image corresponding to FIG. In the actual secondary electron image, the magnitude of the detected secondary electrons is indicated by the level of brightness, but here the level of brightness in the secondary electron image is indicated by the density of the dots. Specifically, the dots in FIGS. 10 to 12 are denser as the luminance in the secondary electron image is lower, and the dots in FIGS. 10 to 12 are sparser as the luminance in the secondary electron image is higher. ing.
図１０乃至図１２に示す二次電子像は、解析対象である配線１４、２０、２６、３２、３８の図１における紙面右側の端部に電気的に接続された電極パッド２２２にプローブ２２３を接続した状態で得られたものである。
The secondary electron images shown in FIGS. 10 to 12 are obtained by attaching the
図１０（ｂ）に示す二次電子像では、タブ部１６（１）の輝度は正常な輝度よりも高くなっており、他のタブ部１６（２）〜１６（ｎ）、２２（１）〜２２（ｎ）、２８（１）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）の輝度が高くなっているのは、タブ部１６（１）に電子ビームを照射した際に、タブ部１６（１）に接続されている部分の配線１４に照射された電子の逃げ場がなく、大量の電子がチャージされるためである。一方、タブ部１６（２）の輝度が正常な輝度になっているのは、タブ部１６（２）に電子ビームを照射した際に、タブ部１６（２）に接続されている部分の配線１４に大量の電子がチャージされないためである。タブ部１６（１）に接続されている部分の配線１４に大量の電子がチャージされる一方、タブ部１６（２）に接続されている部分の配線１４には大量の電子がチャージされないため、タブ部１６（１）とタブ部１６（２）との間における配線１４に不良箇所が存在すると判断することができる。
In the secondary electron image shown in FIG. 10B, the brightness of the
図１１（ｂ）に示す二次電子像では、タブ部１６（１）、１６（２）の輝度は正常な輝度よりも高くなっており、他のタブ部１６（３）〜１６（ｎ）、２２（１）〜２２（ｎ）、２８（１）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）、１６（２）の輝度が高くなっているのは、タブ部１６（１）、１６（２）に電子ビームを照射した際に、タブ部１６（１）、１６（２）に接続されている部分の配線１４に大量の電子がチャージされるためである。一方、タブ部１６（３）の輝度が正常な輝度になっているのは、タブ部１６（３）に電子ビームを照射した際に、タブ部１６（３）に接続されている部分の配線１４に大量の電子がチャージされないためである。タブ部１６（１）、１６（２）に接続されている部分の配線１４に大量の電子がチャージされる一方、タブ部１６（３）に接続されている部分の配線１４には大量の電子がチャージされない。従って、タブ部１６（２）とタブ部１６（３）との間における配線１４に不良箇所が存在すると判断することができる。
In the secondary electron image shown in FIG. 11B, the
図１２（ｂ）に示す二次電子像では、タブ部１６（１）、１６（２）、２８（１）の輝度は正常な輝度よりも高くなっており、他のタブ部１６（３）〜１６（ｎ）、２２（１）〜２２（ｎ）、２８（２）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）、１６（２）の輝度が高くなっているのは、タブ部１６（１）、１６（２）に電子ビームを照射した際に、タブ部１６（１）、１６（２）に接続されている部分の配線１４に大量の電子がチャージされるためである。一方、タブ部１６（３）の輝度が正常な輝度になっているのは、タブ部１６（３）に電子ビームを照射した際に、タブ部１６（３）に接続されている部分の配線１４に大量の電子がチャージされないためである。タブ部１６（１）、１６（２）に接続されている部分の配線１４に大量の電子がチャージされる一方、タブ部１６（３）に接続されている部分の配線１４には大量の電子がチャージされない。従って、タブ部１６（２）とタブ部１６（３）との間における配線１４に不良箇所が存在すると判断することができる。また、タブ部２８（１）の輝度が高くなっているのは、タブ部２８（１）に電子ビームを照射した際に、タブ部２８（１）に接続されている部分の配線２６に大量の電子がチャージされるためである。一方、タブ部２８（２）の輝度が正常な輝度になっているのは、タブ部１６（２）に電子ビームを照射した際に、タブ部２８（２）に接続されている部分の配線２６に大量の電子がチャージされないためである。タブ部２８（１）に接続されている部分の配線２６に大量の電子がチャージされる一方、タブ部２８（２）に接続されている部分の配線２６には大量の電子がチャージされない。従って、タブ部２８（１）とタブ部２８（２）との間における配線２６に不良箇所が存在すると判断することができる。
In the secondary electron image shown in FIG. 12B, the brightness of the
このように、電子ビームを用いて二次電子像を取得することにより、不良箇所を特定することも可能である。 Thus, it is also possible to specify a defective part by acquiring a secondary electron image using an electron beam.
このように、本実施形態によれば、配線１４，２０，２６，３２，３８が互いに重なり合っている領域の外に突出するタブ部１６，２２，２８，３４が形成されている。このため、本実施形態によれば、タブ部１６，２２，２８，３４を介して各配線１４，２０，２６，３２に電子ビームを供給することができる。このため、配線１４，２０，２６，３２，３８が互いに重なり合っているにもかかわらず、不良箇所を特定することが可能となる。
As described above, according to the present embodiment, the
（変形例（その１））
本実施形態の変形例による配線構造及び半導体装置について図１３を用いて説明する。図１３は、本変形例による半導体装置を示す平面図である。
(Modification (Part 1))
A wiring structure and a semiconductor device according to a modification of this embodiment will be described with reference to FIG. FIG. 13 is a plan view showing a semiconductor device according to this modification.
本変形例による配線構造及び半導体装置は、複数の配線構造２が並行するように形成されているものである。
The wiring structure and the semiconductor device according to this modification are formed such that a plurality of
図１３に示すように、複数の配線構造２が互いに並行するように形成されている。
As shown in FIG. 13, a plurality of
互いに隣接する配線構造２のタブ部１６、２２、２８、３４どうしの間隔ｄ１は、設計ルールに規定された最小配線間隔の値より大きく設定されている。具体的には、互いに隣接する配線１４のタブ部１６どうしの間隔ｄ１は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線２０のタブ部２２どうしの間隔ｄ１は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線２６のタブ部２８どうしの間隔ｄ１は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線３２のタブ部３４どうしの間隔ｄ１は、設計ルールに規定された最小配線間隔の値より大きく設定されている。
The distance d 1 between the
互いに隣接する配線構造２のタブ部１６、２２、２８、３４どうしの間隔ｄ１を、設計ルールに規定された最小配線間隔の値より大きく設定しているのは、互いに隣接する配線構造２どうしが短絡するのを防止するためである。
The distance d 1 between the
このように、複数の配線構造２が並行するように形成されていてもよい。
Thus, the plurality of
（変形例（その２））
本実施形態の変形例（その２）による配線構造及び半導体装置について図１４乃至図１９を用いて説明する。図１４は、本変形例による半導体装置を示す平面図である。図１５は、第１層目の配線を示す平面図である。図１６は、第２層目の配線を示す平面図である。図１７は、第３層目の配線を示す平面図である。図１８は、第４層目の配線を示す平面図である。図１９は、第５層目の配線を示す平面図である。
(Modification (Part 2))
A wiring structure and a semiconductor device according to a modification (No. 2) of the present embodiment will be described with reference to FIGS. FIG. 14 is a plan view showing a semiconductor device according to this modification. FIG. 15 is a plan view showing the first layer wiring. FIG. 16 is a plan view showing the second-layer wiring. FIG. 17 is a plan view showing the third-layer wiring. FIG. 18 is a plan view showing the fourth layer wiring. FIG. 19 is a plan view showing a fifth layer wiring.
本変形例による配線構造及び半導体装置は、複数の配線構造２が並行するように形成されており、互いに隣接する配線構造２のタブ部１６、２２、２８、３４どうしが、配線１４，２０，２６，３２の長手方向にずらして配されているものである。
The wiring structure and the semiconductor device according to this modification are formed so that a plurality of
図１４に示すように、複数の配線構造２が互いに並行するように形成されている。
As shown in FIG. 14, a plurality of
図１５に示すように、互いに隣接する配線１４におけるタブ部１６どうしの間隔ｄ２は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線１４どうしにおける配線１４とタブ部１６との間隔ｄ３は、設計ルールに規定された最小配線間隔の値より大きく設定されている。
As shown in FIG. 15, the distance d 2 of and how the
図１６に示すように、互いに隣接する配線２０におけるタブ部２２どうしの間隔ｄ２は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線２０どうしにおける配線２０とタブ部２２との間隔ｄ３は、設計ルールに規定された最小配線間隔の値より大きく設定されている。
As shown in FIG. 16, the distance d 2 between the
図１７に示すように、互いに隣接する配線２６におけるタブ部２８どうしの間隔ｄ２は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線２６どうしにおける配線２６とタブ部２８との間隔ｄ３は、設計ルールに規定された最小配線間隔の値より大きく設定されている。
As shown in FIG. 17, the distance d 2 between the
図１８に示すように、互いに隣接する配線３２におけるタブ部３４どうしの間隔ｄ２は、設計ルールに規定された最小配線間隔の値より大きく設定されている。また、互いに隣接する配線３２どうしにおける配線３２とタブ部３４との間隔ｄ３は、設計ルールに規定された最小配線間隔の値より大きく設定されている。
As shown in FIG. 18, the distance d 2 of and how the
図１９に示すように、互いに隣接する配線３８どうしの間隔ｄ４は、設計ルールに規定された最小配線間隔の値より大きく設定されている。 As shown in FIG. 19, the distance d 4 between the wirings 38 adjacent to each other is set larger than the value of the minimum wiring distance defined in the design rule.
このように、互いに隣接する配線１４，２０，２６，３２のタブ部１６，２２，２８，３４どうしを、配線１４，２０，２６，３２の長手方向にずらして配してもよい。本変形例によれば、互いに隣接する配線１４，２０，２６，３２のタブ部１６，２２，２８，３４どうしが配線１４，２０，２６，３２の長手方向にずらして配されているため、互いに隣接する配線３８どうしの間隔ｄ４を小さくすることが可能となる。従って、本変形例によれば、高集積化を図ることができる。
In this way, the
［第２実施形態］
第２実施形態による配線構造及びその配線構造を有する半導体装置並びに不良箇所特定方法を図１３乃至図２４を用いて説明する。図１乃至図１９に示す第１実施形態による配線構造及び半導体装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[Second Embodiment]
A wiring structure according to the second embodiment, a semiconductor device having the wiring structure, and a defect location specifying method will be described with reference to FIGS. The same components as those in the wiring structure and semiconductor device according to the first embodiment shown in FIGS. 1 to 19 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
（配線構造及び半導体装置）
まず、本実施形態による配線構造及び半導体装置について図２０及び図２１を用いて説明する。図２０は、本実施形態による半導体装置を示す平面図及び断面図である。図２０（ａ）は平面図であり、図２０（ｂ）は図２０（ａ）のＡ−Ａ′線断面図である。図２１は、本実施形態による半導体装置の各層の配線を示す平面図である。図２１（ａ）は、第１層目の配線を示す平面図である。図２１（ｂ）は、第２層目の配線を示す平面図である。図２１（ｃ）は、第３層目の配線を示す平面図である。図２１（ｄ）は、第４層目の配線を示す平面図である。図２１（ｅ）は、第５層目の配線を示す平面図である。図２１（ｆ）は、第６層目の配線を示す平面図である。
(Wiring structure and semiconductor device)
First, the wiring structure and semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 20 is a plan view and a cross-sectional view showing the semiconductor device according to the present embodiment. FIG. 20A is a plan view, and FIG. 20B is a cross-sectional view taken along line AA ′ in FIG. FIG. 21 is a plan view showing wiring of each layer of the semiconductor device according to the present embodiment. FIG. 21A is a plan view showing the first layer wiring. FIG. 21B is a plan view showing the second layer wiring. FIG. 21C is a plan view showing the third layer wiring. FIG. 21D is a plan view showing the fourth layer wiring. FIG. 21E is a plan view showing the fifth layer wiring. FIG. 21F is a plan view showing a sixth layer wiring.
図２０に示すように、例えばＰ型シリコンの半導体基板１０上には、例えばシリコン酸化膜の層間絶縁膜１２が形成されている。半導体基板１０には、例えばトランジスタ等が形成されている。
As shown in FIG. 20, an
層間絶縁膜１２上には、層間絶縁膜１３が形成されている。層間絶縁膜１３には、配線１４を埋め込むための溝１５が形成されている。溝１５内には、例えばＣｕの配線１４がそれぞれ埋め込まれている。
An interlayer insulating
複数の配線１４は、所定の間隔で互いに離間するように配されている。配線１４は、配線１４の長手方向に交差する方向に突出するタブ部１６をそれぞれ有している。タブ部１６は、配線１４と配線１４の上層に位置する配線２０，２６，３２とが重なり合っている領域の外に突出している。
The plurality of
配線１４が埋め込まれた層間絶縁膜１３上には、層間絶縁膜１８が形成されている。
An interlayer insulating
層間絶縁膜１８には、配線２０を埋め込むための溝１９が複数形成されている。また、層間絶縁膜１８には、導体プラグ２１を埋め込むためのコンタクトホール１１が形成されている。コンタクトホール１１は、配線１４にそれぞれ達するように形成されている。溝１９内には、例えばＣｕの配線２０がそれぞれ埋め込まれている。コンタクトホール１１内には、例えばＣｕの導体プラグ２１がそれぞれ埋め込まれている。配線２０と導体プラグ２１とは、一体に形成されている。配線１４と配線２０とは、交互に配されている。交互に配された配線１４と配線２０とは、導体プラグ２１を介して互いに接続されている。導体プラグ２１を介して交互に接続された配線１４と配線２０とにより、チェーンパターン１７が形成されている。
In the
チェーンパターン１７における導体プラグ２１間には、タブ部１６又はタブ部２２が少なくとも１つずつ存在している。チェーンパターン１７における導体プラグ２１間にタブ部１６又はタブ部２２が少なくとも１つずつ存在しているため、高い精度で不良箇所を特定し得る。
Between the conductor plugs 21 in the
なお、配線２０と導体プラグ２１とが別個に形成されていてもよい。
In addition, the
各々の配線２０は、配線２０の長手方向に交差する方向に突出するタブ部２２を有している。タブ部２２は、配線２０と配線２０の上層に位置する配線２６，３２とが重なり合っている領域の外に突出している。タブ部２２は、タブ部１６と重なり合わないように配されている。
Each
配線２０及び導体プラグ２１が埋め込まれた層間絶縁膜１８上には、層間絶縁膜２４が形成されている。
An interlayer insulating
層間絶縁膜２４上には、層間絶縁膜２５が形成されている。層間絶縁膜２５には、配線２６を埋め込むための溝２３が形成されている。溝２３内には、例えばＣｕの配線２６が埋め込まれている。
An interlayer insulating
複数の配線２６は、所定の間隔で互いに離間するように配されている。配線２６は、配線２６の長手方向に交差する方向に突出するタブ部２８をそれぞれ有している。
The plurality of
配線２６が埋め込まれた層間絶縁膜２５上には、層間絶縁膜３０が形成されている。
An interlayer insulating
層間絶縁膜３０には、配線３２を埋め込むための溝３１が複数形成されている。また、層間絶縁膜３０には、導体プラグ３３を埋め込むためのコンタクトホール２９が形成されている。コンタクトホール２９は、配線２６にそれぞれ達するように形成されている。溝３１内には、例えばＣｕの配線３２がそれぞれ埋め込まれている。コンタクトホール２９内には、例えばＣｕの導体プラグ３３がそれぞれ埋め込まれている。配線３２と導体プラグ３３とは、一体に形成されている。配線２６と配線３２とは、交互に配されている。交互に配された配線２６と配線３２とは、導体プラグ３３を介して互いに接続されている。導体プラグ３３を介して交互に接続された配線２６と配線３２とにより、チェーンパターン２７が形成されている。
A plurality of
チェーンパターン２７における導体プラグ３３間には、タブ部２８又はタブ部３４が少なくとも１つずつ存在している。チェーンパターン２７における導体プラグ３３間にタブ部２８又はタブ部３４が少なくとも１つずつ存在しているため、高い精度で不良箇所を特定し得る。
At least one
なお、配線３２と導体プラグ３３とが別個に形成されていてもよい。
Note that the
複数の配線３２は、配線３２の長手方向に交差する方向に突出するタブ部３４をそれぞれ有している。
Each of the plurality of
配線３２及び導体プラグ３３が埋め込まれた層間絶縁膜３０上には、例えばシリコン酸化膜の層間絶縁膜３６が形成されている。
On the
層間絶縁膜３６上には、層間絶縁膜３７が形成されている。層間絶縁膜３７には、配線３８を埋め込むための溝３５が形成されている。溝３５内には、例えばＣｕの配線３８が埋め込まれている。
An interlayer insulating
複数の配線３８は、所定の間隔で互いに離間するように配されている。
The plurality of
配線３８が埋め込まれた層間絶縁膜３７上には、例えばシリコン酸化膜の層間絶縁膜４２が形成されている。
On the
層間絶縁膜４２には、配線４４を埋め込むための溝４３が複数形成されている。また、層間絶縁膜４２には、導体プラグ４５を埋め込むためのコンタクトホール４７が形成されている。コンタクトホール４７は、配線３８にそれぞれ達するように形成されている。溝４３内には、例えばＣｕの配線４４がそれぞれ埋め込まれている。コンタクトホール４７内には、例えばＣｕの導体プラグ４５がそれぞれ埋め込まれている。配線４４と導体プラグ４５とは、一体に形成されている。配線３８と配線４４とは、交互に配されている。交互に配された配線３８と配線４４とは、導体プラグ４５を介して互いに接続されている。導体プラグ４５を介して交互に接続された配線３８と配線４４とにより、チェーンパターン３９が形成されている。
A plurality of
なお、配線４４と導体プラグ４５とが別個に形成されていてもよい。
The
配線４４及び導体プラグ４５が埋め込まれた層間絶縁膜４２上には、層間絶縁膜４８が形成されている。
An interlayer insulating film 48 is formed on the
こうして、本実施形態による配線構造２ａを有する半導体装置が形成されている。
Thus, the semiconductor device having the
本実施形態においても、配線１４、２０、２６、３２、３８、４４が互いに重なり合っている領域の外に突出するようにタブ部１６、２２、２８、３４が形成されている。このため、タブ部１６、２２、２８、３４を介して配線１４、２０、２６、３２にエネルギービームを供給することができる。このため、配線１４、２０、２６、３２、３８、４４が互いに重なり合っているにもかかわらず、不良箇所を容易に特定することが可能である。
Also in this embodiment, the
（不良箇所特定方法（その１））
次に、本実施形態による不良箇所特定方法（その１）について図３及び図２２を用いて説明する。
(Defect location identification method (1))
Next, the defect location specifying method (part 1) according to the present embodiment will be described with reference to FIGS.
本実施形態による不良箇所特定方法（その１）は、ＯＢＩＲＣＨ法を用いて不良箇所を特定するものである。 The defective part specifying method (No. 1) according to the present embodiment specifies a defective part using the OBIRCH method.
本実施形態では、試料１２０として、例えば、図２０及び図２１を用いて上述した本実施形態による半導体装置を用いる。試料１２０には、電極パッド１２２ａ、１２２ｂ（図３参照）が形成されている。電極パッド１２２ａ、１２２ｂは、解析対象に電気的に接続されている。解析対象がチェーンパターン１７である場合には、チェーンパターン１７の図２０における紙面左側の端部に電極パッド１２２ａが電気的に接続されており、チェーンパターン１７の図２０における紙面右側の端部に電極パッド１２２ｂが電気的に接続されている。
In the present embodiment, as the
本実施形態による不良箇所特定方法（その１）は、図３を用いて上述した第１実施形態による不良箇所特定方法（その１）と同様であるため、説明を省略する。 The defective part specifying method (part 1) according to the present embodiment is the same as the defective part specifying method (part 1) according to the first embodiment described above with reference to FIG.
図２２は、本実施形態によるＯＢＩＲＣＨ像の例を示す平面図である。図２２（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図２２（ｂ）は、図２２（ａ）に対応するＯＢＩＲＣＨ像の例を示す平面図である。実際のＯＢＩＲＣＨ像においては、検出された電流の大きさを輝度の高低により示しているが、ここでは、ＯＢＩＲＣＨ像における輝度の高低をドットの粗密により示している。具体的には、ＯＢＩＲＣＨ像における輝度が低くなるほど、図２２におけるドットが密になっており、ＯＢＩＲＣＨ像における輝度が高くなるほど、図２２におけるドットが疎になっている。 FIG. 22 is a plan view showing an example of an OBIRCH image according to the present embodiment. FIG. 22A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 22B is a plan view showing an example of an OBIRCH image corresponding to FIG. In the actual OBIRCH image, the magnitude of the detected current is indicated by the level of brightness. Here, the level of brightness in the OBIRCH image is indicated by the density of the dots. Specifically, the dots in FIG. 22 are denser as the luminance in the OBIRCH image is lower, and the dots in FIG. 22 are sparser as the luminance in the OBIRCH image is higher.
なお、図２２に示すＯＢＩＲＣＨ像を取得する際には、解析対象のチェーンパターン１７に流れる電流を検出しており、チェーンパターン１７以外のチェーンパターン２７，３９に流れる電流については検出していない。
When the OBIRCH image shown in FIG. 22 is acquired, the current flowing in the
図２２（ｂ）に示すＯＢＩＲＣＨ像では、タブ部２２（１）の輝度が正常な輝度よりも低くなっており、他のタブ部１６（２）〜１６（ｎ）、２２（２）〜２２（ｎ）及び配線３８（１）〜３８（ｎ）、４４（１）〜４４（ｎ）の輝度は正常な輝度となっている。タブ部２２（１）の輝度が正常な輝度よりも低くなるのは、タブ部２２（１）にレーザビームを照射すると、チェーンパターン１７の抵抗値が通常よりも大きく上昇するためである。従って、この場合には、タブ部２２（１）の近傍におけるチェーンパターン１７に不良箇所が存在していると判断することができる。
In the OBIRCH image shown in FIG. 22B, the brightness of the
このように、例えばＯＢＩＲＣＨ法により、不良箇所を特定することが可能である。 In this way, it is possible to identify a defective portion by, for example, the OBIRCH method.
なお、図２２において、タブ部２８（ｎ）、３４（ｎ）や配線３８（ｎ）、４４（ｎ）にレーザビームを照射した際に電流が変化していないのは、チェーンパターン１７にのみ電流を流し、チェーンパターン１７に流れる電流の変化のみを検出しているためである。チェーンパターン２７，３９に流れる電流を検出していないため、チェーンパターン２７，３９が加熱されて抵抗値が大きくなっても、ＯＢＩＲＣＨ像には表れない。
In FIG. 22, it is only the
また、上記では、解析対象がチェーンパターン１７である場合を例に説明したが、解析対象はチェーンパターン１７に限定されるものではない。例えば、解析対象が例えばチェーンパターン２７の場合には、解析対象のチェーンパターン２７の図２０における紙面左側の端部に電気的に接続された電極パッド（図示せず）に、配線１２１ａを介して電源１０６を接続すればよい。そして、チェーンパターン２７の図２０における紙面右側の端部に電気的に接続された電極パッド（図示せず）に、配線１２１ｂを介してアンプ１０８を接続すればよい。
In the above description, the case where the analysis target is the
また、上記では、チェーンパターン１７にのみ電流を流す場合を例に説明したが、配線１７のみならず、チェーンパターン２７，３９にも電流を流すようにしてもよい。この場合には、各チェーンパターン１７，２７，３９を一括して解析することが可能である。
In the above description, the case where the current is supplied only to the
（不良箇所特定方法（その２））
次に、本実施形態による不良箇所特定方法（その２）について図６、図２３及び図２４を用いて説明する。
(Defect location identification method (2))
Next, the defect location specifying method (part 2) according to the present embodiment will be described with reference to FIGS.
本実施形態による不良箇所特定方法（その２）では、図６を用いて上述した解析装置を用いて不良箇所を特定する。 In the defective part specifying method (part 2) according to the present embodiment, the defective part is specified using the analysis apparatus described above with reference to FIG.
本実施形態では、試料２２０として、例えば、図２０及び図２１を用いて上述した本実施形態による半導体装置を用いる。試料２２０には、電極パッド２２２が形成されている。電極パッド２２２は、解析対象となるチェーンパターン１７，２７，３９の図２０における紙面右側の端部に電気的に接続されている。
In the present embodiment, as the
本実施形態による不良箇所特定方法（その１）は、図６を用いて上述した第１実施形態による不良箇所特定方法（その２）と同様であるため、説明を省略する。 The defect location specifying method (part 1) according to the present embodiment is the same as the defect location specifying method (part 2) according to the first embodiment described above with reference to FIG.
図２３は、本実施形態による電流像の例を示す平面図である。図２３（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図２３（ｂ）は、図２３（ａ）に対応する電流像の例を示す平面図である。実際の電流像においては、検出された電流の大きさを輝度の高低により示しているが、ここでは、電流像における輝度の高低をドットの粗密により示している。具体的には、電流像における輝度が低くなるほど、図２３におけるドットが密になっており、電流像における輝度が高くなるほど、図２３におけるドットが疎になっている。 FIG. 23 is a plan view showing an example of a current image according to the present embodiment. FIG. 23A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 23B is a plan view showing an example of a current image corresponding to FIG. In the actual current image, the magnitude of the detected current is indicated by the brightness level, but here, the brightness level in the current image is indicated by the density of the dots. Specifically, the dots in FIG. 23 are denser as the luminance in the current image is lower, and the dots in FIG. 23 are sparser as the luminance in the current image is higher.
図２３に示す電流像を取得する際には、解析対象であるチェーンパターン１７，２７，３９の図２０における紙面右側の端部に電気的に接続された電極パッド２２２にプローブ２２３を接続した。そして、プローブ２２３に流れる電流の変化を検出することにより電流像を得た。
When acquiring the current image shown in FIG. 23, the
図２３（ｂ）に示す電流像では、タブ部１６（１）、２２（１）の輝度は正常な輝度よりも低くなっており、他のタブ部１６（２）〜１６（ｎ）、２２（２）〜２２（ｎ）、２８（１）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８の輝度は正常な輝度となっている。タブ部１６（１）、２２（１）の輝度が低くなっているのは、タブ部１６（１）、２２（１）に電子ビームを照射した際に、プローブ２２３に電流があまり流れないためである。タブ部１６（２）の輝度が正常な輝度となっているのは、タブ部１６（２）に電子ビームを照射した際に、プローブ２２３に電流が正常に流れるためである。従って、このような場合には、タブ部２２（１）とタブ部１６（２）との間におけるチェーンパターン１７に不良箇所が存在すると判断することができる。
In the current image shown in FIG. 23B, the brightness of the
このように、電子ビームを用いて電流像を取得することにより、不良箇所を特定することも可能である。 Thus, it is also possible to specify a defective part by acquiring a current image using an electron beam.
図２４は、本実施形態による二次電子像の例を示す平面図である。図２４（ａ）は、本実施形態による半導体装置の配線構造を示す平面図である。図２４（ｂ）は、図２４（ａ）に対応する二次電子像の例を示す平面図である。実際の二次電子像においては、検出された二次電子量の大きさを輝度の高低により示しているが、ここでは、二次電子像における輝度の高低をドットの粗密により示している。具体的には、二次電子像における輝度が低くなるほど、図２４におけるドットが密になっており、二次電子像における輝度が高くなるほど、図２４におけるドットが疎になっている。 FIG. 24 is a plan view showing an example of a secondary electron image according to the present embodiment. FIG. 24A is a plan view showing the wiring structure of the semiconductor device according to the present embodiment. FIG. 24B is a plan view showing an example of a secondary electron image corresponding to FIG. In the actual secondary electron image, the magnitude of the detected secondary electrons is indicated by the level of brightness, but here the level of brightness in the secondary electron image is indicated by the density of the dots. Specifically, the dots in FIG. 24 are denser as the luminance in the secondary electron image is lower, and the dots in FIG. 24 are sparser as the luminance in the secondary electron image is higher.
図２４に示す二次電子像は、解析対象であるチェーンパターン１７、２７，３９の図２０における紙面右側の端部に電気的に接続された電極パッド２２２にプローブ２２３を接続した状態で得られたものである。
The secondary electron image shown in FIG. 24 is obtained in a state where the
図２４（ｂ）に示す二次電子像では、タブ部１６（１）、２２（１）の輝度は正常な輝度よりも高くなっている。一方、他のタブ部１６（２）〜１６（ｎ）、２２（２）〜２２（ｎ）、２８（１）〜２８（ｎ）、３４（１）〜３４（ｎ）及び配線３８（ｎ）〜３８（ｎ）、４４（２）〜４４（ｎ）の輝度は正常な輝度となっている。タブ部１６（１）、２２（１）の輝度が高くなっているのは、タブ部１６（１）、２２（１）に電子ビームを照射した際に、タブ部１６（１）、２２（１）に接続されている部分のチェーンパターン１７に大量の電子がチャージされるためである。一方、タブ部１６（２）の輝度が正常な輝度になっているのは、タブ部１６（２）に電子ビームを照射した際に、タブ部１６（２）に接続されている部分のチェーンパターン１７に大量の電子がチャージされないためである。このように、タブ部１６（１）、２２（１）に接続されている部分のチェーンパターン１７に大量の電子がチャージされる一方、タブ部１６（２）に接続されている部分のチェーンパターン１７には大量の電子がチャージされない。従って、タブ部２２（１）とタブ部１６（２）との間におけるチェーンパターン１７に不良箇所が存在すると判断することができる。
In the secondary electron image shown in FIG. 24B, the
このように、電子ビームを用いて二次電子像を取得することにより、不良箇所を特定することも可能である。 Thus, it is also possible to specify a defective part by acquiring a secondary electron image using an electron beam.
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.
例えば、上記実施形態では、配線１４，２０，２６，３２の両側にタブ部１６、２２、２８、３４が形成されている場合を例に説明したが、配線１４，２０，２６，３２の片側のみにタブ部１６、２２、２８、３４が形成されていてもよい。
For example, in the above embodiment, the case where the
上記実施形態に関し、更に以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
（付記１）
基板上に形成された第１の配線と、
前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、
前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有する
ことを特徴とする配線構造。
(Appendix 1)
A first wiring formed on the substrate;
A second wiring formed on the first wiring and overlapping the first wiring in the first region;
The first wiring has a first tab portion that protrudes outside the first region. A wiring structure, wherein:
（付記２）
付記１記載の配線構造において、
前記第２の配線上に形成され、前記第１の領域において前記第１の配線及び前記第２の配線と重なり合う第３の配線を更に有し、
前記第２の配線は、前記第１の領域外に突出する第２のタブ部を有し、
前記第１のタブ部と前記第２のタブ部とが、重なり合わないように形成されている
ことを特徴とする配線構造。
(Appendix 2)
In the wiring structure described in
A third wiring formed on the second wiring and overlapping the first wiring and the second wiring in the first region;
The second wiring has a second tab portion protruding outside the first region,
The wiring structure, wherein the first tab portion and the second tab portion are formed so as not to overlap each other.
（付記３）
付記１又は２記載の配線構造において、
前記第１のタブ部は、周期的に形成されている
ことを特徴とする配線構造。
(Appendix 3)
In the wiring structure according to
The wiring structure according to
（付記４）
付記１記載の配線構造において、
前記第１の配線は、前記基板上の第１の層に複数形成されており、
前記第２の配線は、前記第１の層と異なる第２の層に形成されており、
前記第１の層及び前記第２の層と異なる第３の層に形成された複数の第３の配線を更に有し、
前記複数の第３の配線は、前記第３の配線の長手方向に交差する方向に突出する第２のタブ部をそれぞれ更に有し、
交互に配された前記第１の配線と前記第３の配線とが導体プラグを介して接続されており、
各々の前記導体プラグ間に前記第１のタブ部又は前記第２のタブ部が存在している
ことを特徴とする配線構造。
(Appendix 4)
In the wiring structure described in
A plurality of the first wirings are formed in the first layer on the substrate;
The second wiring is formed in a second layer different from the first layer,
A plurality of third wirings formed on a third layer different from the first layer and the second layer;
Each of the plurality of third wirings further includes a second tab portion protruding in a direction intersecting with a longitudinal direction of the third wiring,
The first wiring and the third wiring that are alternately arranged are connected via a conductor plug,
The wiring structure, wherein the first tab portion or the second tab portion exists between the conductor plugs.
（付記５）
付記１記載の配線構造において、
複数の前記第１の配線が、並行するように形成されており、
互いに隣接する前記第１の配線の前記第１のタブ部どうしの間隔は、設計ルールに規定された最小配線間隔の値より大きい
ことを特徴とする配線構造。
(Appendix 5)
In the wiring structure described in
A plurality of the first wirings are formed in parallel;
The wiring structure, wherein an interval between the first tab portions of the first wirings adjacent to each other is larger than a value of a minimum wiring interval defined in a design rule.
（付記６）
付記５記載の配線構造において、
互いに隣接する前記第１の配線の前記第１のタブ部どうしが、前記第１の配線の長手方向にずらして配されている
ことを特徴とする配線構造。
(Appendix 6)
In the wiring structure described in Appendix 5,
The wiring structure, wherein the first tab portions of the first wirings adjacent to each other are arranged so as to be shifted in the longitudinal direction of the first wiring.
（付記７）
基板上に形成された第１の配線と、前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有する配線構造を有する
ことを特徴とする半導体装置。
(Appendix 7)
A first wiring formed on the substrate; and a second wiring formed on the first wiring and overlapping the first wiring in the first region, wherein the first wiring is A semiconductor device having a wiring structure having a first tab portion protruding outside the first region.
（付記８）
基板上に形成された第１の配線と、前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有する試料の不良箇所特定方法であって、
前記第１のタブ部にエネルギービームを照射した際に取得される検出値に基づいて、前記第１の配線における不良箇所を特定する
ことを特徴とする不良箇所特定方法。
(Appendix 8)
A first wiring formed on the substrate; and a second wiring formed on the first wiring and overlapping the first wiring in the first region, wherein the first wiring is A method for identifying a defective portion of a sample having a first tab portion protruding outside the first region,
A failure location specifying method, wherein a failure location in the first wiring is specified based on a detection value acquired when the first tab portion is irradiated with an energy beam.
（付記９）
付記８記載の不良箇所特定方法において、
前記エネルギービームは、レーザビームであり、
前記試料に前記レーザビームを走査しながら照射し、各箇所に前記レーザビームを照射した際に前記第１の配線を流れる電流値に基づいて、前記電流値の変化を示す二次元画像を生成し、
前記二次元画像に基づいて、前記第１の配線における前記不良箇所を特定する
ことを特徴とする不良箇所特定方法。
(Appendix 9)
In the defect location identification method described in appendix 8,
The energy beam is a laser beam;
The sample is irradiated with the laser beam while scanning, and a two-dimensional image showing a change in the current value is generated based on a current value flowing through the first wiring when the laser beam is irradiated to each portion. ,
The defective part specifying method, wherein the defective part in the first wiring is specified based on the two-dimensional image.
（付記１０）
付記８記載の不良箇所特定方法において、
前記エネルギービームは、電子ビームであり、
前記試料に前記電子ビームを走査しながら照射し、各箇所に前記レーザビームを照射した際に前記第１の配線を流れる電流値に基づいて電流像を生成し、
前記電流像に基づいて、前記第１の配線における前記不良箇所を特定する
ことを特徴とする不良箇所特定方法。
(Appendix 10)
In the defect location identification method described in appendix 8,
The energy beam is an electron beam;
Irradiating the sample while scanning the electron beam, and generating a current image based on a current value flowing through the first wiring when the laser beam is irradiated to each location,
The defective part specifying method, wherein the defective part in the first wiring is specified based on the current image.
（付記１１）
付記８記載の不良箇所特定方法において、
前記エネルギービームは、電子ビームであり
前記試料に前記電子ビームを走査しながら照射し、各箇所に前記電子ビームを照射した際に検出される二次電子量に基づいて二次電子像を生成し、
前記二次電子像に基づいて、前記第１の配線における前記不良箇所を特定する
ことを特徴とする不良箇所特定方法。
(Appendix 11)
In the defect location identification method described in appendix 8,
The energy beam is an electron beam, irradiates the sample while scanning the electron beam, and generates a secondary electron image based on the amount of secondary electrons detected when the portion is irradiated with the electron beam. ,
The defective part specifying method, wherein the defective part in the first wiring is specified based on the secondary electron image.
１０…半導体基板
１１…コンタクトホール
１２…層間絶縁膜
１３…層間絶縁膜
１４…配線
１５…溝
１６…タブ部
１７…チェーンパターン
１８…層間絶縁膜
１９…溝
２０…配線
２１…導体プラグ
２２…タブ部
２３…溝
２４…層間絶縁膜
２５…層間絶縁膜
２６…配線
２７…チェーンパターン
２８…タブ部
２９…コンタクトホール
３０…層間絶縁膜
３１…溝
３２…配線
３３…導体プラグ
３４…タブ部
３５…溝
３６…層間絶縁膜
３７…層間絶縁膜
３８…配線
３９…チェーンパターン
４０…絶縁膜
４２…層間絶縁膜
４３…溝
４４…配線
４５…導体プラグ
４７…コンタクトホール
４８…絶縁膜
１００…制御処理部
１０２…レーザ照射部
１０４…載置台
１０６…電源
１０８…アンプ
１１０…表示部
１１１…入力部
１１２…記憶部
１１４…レーザ発生部
１１６…レーザ走査部
１１８…顕微鏡部
１２０…試料
１２１ａ、１２１ｂ…配線
１２２ａ、１２２ｂ…電極パッド
２００…制御処理部
２０２…電子ビーム照射部
２０３…走査コイル
２０４…載置台
２０６…二次電子検出器
２０８…アンプ
２１０…表示部
２１１…入力部
２１２…記憶部
２２０…試料
２２２…電極パッド
２２３…プローブ
DESCRIPTION OF
Claims (6)
前記第１の配線上に形成され、第１の領域において前記第１の配線と重なり合う第２の配線とを有し、
前記第１の配線は、前記第１の領域外に突出する第１のタブ部を有する
ことを特徴とする配線構造。 A first wiring formed on the substrate;
A second wiring formed on the first wiring and overlapping the first wiring in the first region;
The first wiring has a first tab portion that protrudes outside the first region. A wiring structure, wherein:
前記第２の配線上に形成され、前記第１の領域において前記第１の配線及び前記第２の配線と重なり合う第３の配線を更に有し、
前記第２の配線は、前記第１の領域外に突出する第２のタブ部を有し、
前記第１のタブ部と前記第２のタブ部とが、重なり合わないように形成されている
ことを特徴とする配線構造。 The wiring structure according to claim 1,
A third wiring formed on the second wiring and overlapping the first wiring and the second wiring in the first region;
The second wiring has a second tab portion protruding outside the first region,
The wiring structure, wherein the first tab portion and the second tab portion are formed so as not to overlap each other.
ことを特徴とする半導体装置。 A first wiring formed on the substrate; and a second wiring formed on the first wiring and overlapping the first wiring in the first region, wherein the first wiring is A semiconductor device having a wiring structure having a first tab portion protruding outside the first region.
前記第１のタブ部にエネルギービームを照射した際に取得される検出値に基づいて、前記第１の配線における不良箇所を特定する
ことを特徴とする不良箇所特定方法。 A first wiring formed on the substrate; and a second wiring formed on the first wiring and overlapping the first wiring in the first region, wherein the first wiring is A method for identifying a defective portion of a sample having a first tab portion protruding outside the first region,
A failure location specifying method, wherein a failure location in the first wiring is specified based on a detection value acquired when the first tab portion is irradiated with an energy beam.
前記エネルギービームは、レーザビームであり、
前記試料に前記レーザビームを走査しながら照射し、各箇所に前記レーザビームを照射した際に前記第１の配線を流れる電流値に基づいて、前記電流値の変化を示す二次元画像を生成し、
前記二次元画像に基づいて、前記第１の配線における前記不良箇所を特定する
ことを特徴とする不良箇所特定方法。 In the defect location identification method of Claim 4,
The energy beam is a laser beam;
The sample is irradiated with the laser beam while scanning, and a two-dimensional image showing a change in the current value is generated based on a current value flowing through the first wiring when the laser beam is irradiated to each portion. ,
The defective part specifying method, wherein the defective part in the first wiring is specified based on the two-dimensional image.
前記エネルギービームは、電子ビームであり、
前記試料に前記電子ビームを走査しながら照射し、各箇所に前記電子ビームを照射した際に前記第１の配線を流れる電流値、又は、各箇所に前記電子ビームを照射した際に検出される二次電子量に基づいて、前記電流値又は前記二次電子量の変化を示す二次元画像を生成し、
前記二次元画像に基づいて、前記第１の配線における前記不良箇所を特定する
ことを特徴とする不良箇所特定方法。 In the defect location identification method of Claim 4,
The energy beam is an electron beam;
The sample is irradiated with the electron beam while being scanned, and the current value flowing through the first wiring when the electron beam is irradiated to each location, or detected when the electron beam is irradiated to each location Based on the amount of secondary electrons, a two-dimensional image showing a change in the current value or the amount of secondary electrons is generated,
The defective part specifying method, wherein the defective part in the first wiring is specified based on the two-dimensional image.
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